KR102517567B1 - 반도체 장치 - Google Patents

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KR102517567B1
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권대진
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 기판, 상기 기판 상에 배치되는 제1 패턴으로, 상기 기판의 상면과 수직인 제1 방향으로 연장되고, 제1 내지 제3 부분을 포함하는 제1 패턴으로, 상기 제1 내지 제3 부분은 상기 기판으로부터 순차적으로 배치되는 제1 패턴, 상기 제2 부분과 연결되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 및 상기 기판 상에 배치되는 제2 패턴으로, 상기 제1 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 상기 제1 부분과 연결되는 제2 패턴을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
집적 회로 장치의 밀도의 높이기 위한 스케일링(scaling) 기술 중 하나로서, 수직 채널을 갖는 버티칼 모스펫(vertical MOSFET)이 제안되었다.
이러한 버티칼 모스펫은 종래 수평 채널을 갖는 트랜지스터와 대비하여, 적은 면적의 SRAM 셀을 구성할 수 있다. 또한 수직 채널의 넓이(width)와 길이(length)를 조절함으로써 각 트랜지스터 간의 전류 비율을 용이하게 조절할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 미세한 셀 크기를 갖는 SRAM 셀을 위해 버터칼 모스펫으로 구성된 SRAM 셀을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 배치되는 제1 패턴으로, 상기 기판의 상면과 수직인 제1 방향으로 연장되고, 제1 내지 제3 부분을 포함하는 제1 패턴으로, 상기 제1 내지 제3 부분은 상기 기판으로부터 순차적으로 배치되는 제1 패턴, 상기 제2 부분과 연결되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 게이트 전극, 및 상기 기판 상에 배치되는 제2 패턴으로, 상기 제1 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 상기 제1 부분과 연결되는 제2 패턴을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극 상에 형성된 제1 게이트 컨택을 더 포함하되, 상기 제1 게이트 컨택과, 상기 제1 패턴과, 상기 제2 패턴은 상기 제2 방향을 따라 순차적으로 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극 상에 형성된 제1 게이트 컨택을 더 포함하되, 상기 제1 패턴과, 상기 제1 게이트 컨택과, 상기 제2 패턴은 상기 제2 방향을 따라 순차적으로 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 배치되는 제3 패턴으로, 상기 제1 방향으로 연장되고, 상기 기판으로부터 순차적으로 배치되는 제4 내지 제6 부분을 포함하는 제3 패턴, 상기 제5 부분의 측면을 감싸는 제2 게이트 전극, 및 상기 기판 상에 배치되는 제4 패턴으로, 상기 제2 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 상기 제4 부분과 연결되는 제4 패턴을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 패턴의 두께와 상기 제3 패턴의 두께는 서로 다를 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상에 형성되는 제1 풀업 트랜지스터와, 제1 풀다운 트랜지스터와, 제1 패스 트랜지스터를 포함하는 SRAM 셀을 포함하고, 상기 제1 풀다운 트랜지스터는, 상기 기판의 상면과 수직인 제1 방향으로 연장되는 제1 패턴과, 상기 제1 패턴의 일부를 감싸는 제1 게이트 전극과, 상기 제1 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 제1 공유 드레인이 형성된 제2 패턴을 포함하고, 상기 제1 풀업 트랜지스터와, 상기 제1 풀다운 트랜지스터와, 상기 제1 패스 트랜지스터는 상기 제2 패턴을 공유한다.
본 발명의 몇몇 실시예에서, 상기 제1 풀업 트랜지스터는, 상기 제1 방향으로 연장되는 제3 패턴과, 상기 제3 패턴의 일부를 감싸는 제2 게이트 전극을 포함하고, 상기 제1 패스 트랜지스터는, 상기 제1 방향으로 연장되는 제4 패턴과, 상기 제4 패턴의 일부를 감싸는 제3 게이트 전극을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 풀업 트랜지스터와, 상기 제1 풀다운 트랜지스터는 상기 제2 패턴의 일측에 배치되고, 상기 제1 패스 트랜지스터는 상기 제2 패턴의 일측에 대향되는 상기 제2 패턴의 타측에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제2 풀업 트랜지스터, 제2 풀다운 트랜지스터 및 제2 패스 트랜지스터를 더 포함하고, 상기 제2 풀다운 트랜지스터는, 상기 제1 방향으로 연장되는 제3 패턴과, 상기 제3 패턴의 일부를 감싸는 제2 게이트 전극과, 상기 제2 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 제2 공유 드레인이 형성된 제4 패턴을 포함하고, 상기 제2 풀업 트랜지스터와, 상기 제2 풀다운 트랜지스터와, 상기 제2 패스 트랜지스터는 상기 제4 패턴을 공유할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 풀업 트랜지스터 및 상기 제2 풀다운 트랜지스터는 상기 제4 패턴의 일측에 배치되고, 상기 제4 패턴은 상기 제2 패턴과 최인접하고, 상기 제2 패턴이 상기 제1 방향과 수직인 제2 방향으로 연장된 직선 영역 상에 상기 제4 패턴이 배치될 수 있다.
도 1 및 도2는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도와 회로도이다.
도 3은 도 1의 A - A' 를 따라서 절단한 단면도이다.
도 4는 도 1의 B - B', C - C'를 따라서 절단한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 6 및 도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 9는 도 8의 D - D'를 따라서 절단한 단면도이다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 회로도이다.
설명의 편의를 위하여, 도 1에서 비트라인 및 상보 비트라인 노드(도 2의 BL, /BL), 전원 및 접지 노드(도 2의 VCC, VSS), 워드라인(도 2의 WL)과 이들과 연결된 컨택들의 도시는 생략하였다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 SRAM 셀을 포함할 수 있으며, 특히, 반도체 장치(1)는 전원 노드(VCC)와 접지 노드(VSS) 사이에 연결된 한 쌍의 인버터(inverter)(350, 351)와, 각각의 인버터(350, 531)의 출력 노드에 연결된 제1 패스 트랜지스터(302)와 제2 패스 트랜지스터(301)를 포함할 수 있다. 제1 패스 트랜지스터(302)와 제2 패스 트랜지스터(305)는 각각 비트 라인과 상보 비트 라인(BL, /BL)과 연결될 수 있다. 제1 패스 트랜지스터(302)와 제2 패스 트랜지스터(305)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(350)는 직렬로 연결된 제1 풀업 트랜지스터(301)와 제1 풀다운 트랜지스터(300)를 포함하고, 제2 인버터(351)는 직렬로 연결된 제2 풀업 트랜지스터(304)와 제2 풀다운 트랜지스터(303)를 포함한다. 제1 풀업 트랜지스터(301)와 제2 풀업 트랜지스터(304)는 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(300)와 제2 풀다운 트랜지스터(303)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(350) 및 제2 인버터(351)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(350)의 입력 노드가 제2 인버터(351)의 출력 노드와 연결되고, 제2 인버터(351)의 입력 노드는 제1 인버터(350)의 출력 노드와 연결된다.
제1 패스 트랜지스터(302)와 제1 인버터(350)는 제1 공유 드레인(41)을 공유할 수 있다. 제1 풀다운 트랜지스터(300)는 제2 패턴을 포함하고, 제1 풀업 트랜지스터(301)와 제1 패스 트랜지스터(302)가 제2 패턴을 동일한 드레인 영역으로 포함하도록 형성할 수 있다. 제2 패턴이 제1 공유 드레인(41)으로 공유됨으로써, 반도체 장치(1)의 면적이 감소할 수 있다. 여기서, 제1 공유 드레인(41)은 제2 패턴으로 지칭될 수 있으며, 본 명세서에서 "공유 드레인"과 "패턴"은 서로 교차되어 사용될 수 있다.
제1 패스 트랜지스터(302)의 소오스 전극(22) 상에 소오스 컨택(111)이 형성될 수 있다. 소오스 컨택(111)은 비트라인 노드와 제1 패스 트랜지스터(302)의 소오스 전극(22)을 전기적으로 연결시킬 수 있다.
한편, 제2 패스 트랜지스터(305)의 소오스 전극(25) 상에는 소오스 컨택(113)이 형성될 수 있다. 소오스 컨택(113)은 상보 비트라인 노드와 제2 패스 트랜지스터(305)의 소오스 전극(25)을 전기적으로 연결시킬 수 있다.
제1 공유 드레인(41)과 제2 공유 드레인(42)은 실질적으로 일직선으로 배치될 수 있다. 즉, 제1 공유 드레인(41)이 연장된 직선 영역 상에 제2 공유 드레인(42)이 배치될 수 있다.
제1 풀다운 트랜지스터(300)의 제1 게이트 전극(30)은 게이트 컨택(70)을 통해 제2 공유 드레인(42)과 전기적으로 연결될 수 있으며, 제1 풀업 트랜지스터(301)의 제2 게이트 전극(31)은 게이트 컨택(110)을 통해 제2 공유 드레인(42)과 전기적으로 연결될 수 있다.
제2 풀업 트랜지스터(304)의 소오스 전극(24)은 소오스 컨택(112)을 통해 전원 노드(VCC)와 전기적으로 연결될 수 있다.
도 3는 도 1의 A - A'를 따라서 절단한 단면도이다.
도 3을 참조하면, 제1 풀다운 트랜지스터(300)는 수직 채널을 갖는 트랜지스터일 수 있으며, 제1 풀다운 트랜지스터(300)는 기판(10), 층간 절연막(15), 제1 소오스 전극(20), 제1 게이트 전극(30), 제1 패턴(50) 및 제2 패턴(41) 및 도전 영역(60)을 포함할 수 있다. 제1 게이트 전극(30)은 제2 방향(Y)으로 연장될 수 있다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은, 베이스 기판 상에 에피층이 형성된 것일 수도 있으나 본 발명이 이에 제한되는 것은 아니다. 본 발명의 일 실시예에 따른 반도체 장치에서, 기판(10)은 실리콘 기판인 것으로 설명한다.
제1 패턴(50)은 기판의 상면과 실질적으로 수직인 제1 방향(X)으로 연장될 수 있다. 제1 패턴(50)은 제1 패턴(50) 기판의 상면으로부터 가까운 순서로, 제1 부분(50a), 제2 부분(50b) 및 제3 부분(50c)으로 구분될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 패턴(50)이 직육면체 필러(pillar) 형상인 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 제1 패턴(50)의 상면은 원형으로 형성될 수 있다.
제2 부분(51b)은 제1 게이트 전극(30)과 전기적으로 연결될 수 있다. 제1 게이트 전극(30)에 문턱 전압 이상의 전압이 인가되면 제2 부분(51b)에 채널 영역이 형성될 수 있다.
본 발명의 일 실시예에서, 제2 부분(51b)은 제1 게이트 전극(30)에 의해 둘러싸이는 게이트 올 어라운드 구조를 가지므로, 제2 부분(51b)과 제1 게이트 전극(30)이 접촉하는 모든 면 상에 채널 영역이 형성되어 숏 채널 이펙트(short channel effect)를 감소시킬 수 있다.
제3 부분(51a)에는 불순물이 도핑되어 불순물 영역이 형성될 수 있다. 불순물 영역이 형성된 제3 부분(51a)에는 소오스/드레인이 형성될 수 있다.
제1 풀다운 트랜지스터(300)는 NMOS 트랜지스터이므로, 제1 패턴(50)은 기판(10)과 동일 물질 또는 인장 스트레스 물질일 수 있다. 예를 들어, 기판(10)이 Si일 때, 제1 패턴(50)은 Si이거나 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 소오스 전극(20)은 제1 패턴(50) 상에 형성될 수 있다. 제1 소오스 전극(20)은 제1 패턴(50)과 비트 라인(BL)을 전기적으로 연결할 수 있다.
제1 소오스 전극(20)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 도전성 물질로는 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 게이트 전극(30)은 제1 패턴(50)과 연결되고, 제1 방향(X)과 다른 제2 방향으로 연장되도록 형성될 수 있다. 예를 들어, 제1 게이트 전극(30)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있으며, 제2 방향(Y)은 제1 방향(X)과 실질적으로 수직일 수 있다. 제1 게이트 전극(30)은 제1 패턴(50)의 제2 부분(51b)과 연결될 수 있다. 제1 게이트 전극(30)이 제2 부분(51b)과 연결되고, 문턱 전압(threshold voltage) 이상의 전압이 제1 게이트 전극(30)에 인가되는 경우, 제2 부분(51b) 상에 채널이 형성될 수 있다.
제1 게이트 전극(30)은 예를 들어, 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 이용하여 형성될 수 있으나 이에 제한되는 것은 아니다.
제1 게이트 전극(30)은 제2 부분(51b)과 연결되면서, 제2 부분(51b) 및 이에 형성되는 채널을 둘러싸는 게이트 올 어라운드(gate-all-around) 구조를 가질 수 있다.
반도체 소자의 집적도가 증가함에 따라 특히 게이트 길이가 감소되고 이에 따라 채널의 길이가 감소되는 경향이 있다. 트랜지스터의 채널 길이 감소는 숏 채널 이펙트(short channel effect)를 증가시켜 트랜지스터의 특성을 나쁘게 할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)에서 제1 게이트 전극(30)이 게이트 올 어라운드 구조를 갖는 경우, 제2 부분(51b)의 모든 면을 채널 영역으로 이용할 수 있다. 이는 기존의 플래너 트랜지스터(planar transistor)가 단면의 채널만을 갖는 단점이나, 핀펫(FinFET)이 핀의 하부를 채널로 사용하지 못하는 단점을 개선할 수 있으며, 따라서 본 발명의 실시예에 따른 반도체 장치의 동작 특성을 좋게 한다.
제1 게이트 전극(30)과 제2 부분(50b) 사이에는 게이트 절연막이 배치될 수 있으며, 이러한 게이트 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막은 HfO2, ZrO2 또는 Ta2O5를 포함할 수 있다.
제2 패턴(41)은 기판(10) 상에 배치될 수 있으며, 기판(10)으로부터 제1 방향(X)으로 연장될 수 있다. 제2 패턴(40)은 제1 패턴(50)과 실질적으로 동일한 물질로 형성될 수 있다.
한편, 제2 패턴(41)은 불순물이 도핑된 불순물 영역을 포함할 수 있다. 불순물 영역이 형성된 제2 패턴(41)은 소오스/드레인 영역을 포함할 수 있다.
도전 영역(60)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 이러한 도전성 물질로는 예를 들어, 다결정 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 도전 영역(60)은 제1 패턴(50)의 제1 부분(50a)와 제2 패턴(41)을 전기적으로 연결할 수 있다. 제2 패턴(41)은 제1 게이트 전극(30)과 접촉하지 않을 수 있다.
도 4는 도 1의 B - B', C - C'를 따라서 절단한 단면도이다.
제3 패턴(51)은 제1 부분(51a), 제2 부분(51b) 및 제3 부분(51c)을 포함할 수 있다. 제3 패턴(51)은 제1 방향(X)으로 연장될 수 있다.
제1 풀업 트랜지스터(301)의 경우 PMOS 트랜지스터이므로, 제3 패턴(51)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다.
압축 스트레스 물질은 제3 패턴(51)의 제2 부분(51b)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 따라서 반도체 장치의 동작 효율이 높아질 수 있다.
제1 패턴(50), 제3 패턴(51) 및 제4 패턴(52)의 제3 방향(Z)의 두께는 각각 다를 수 있다. 제4 패턴(52)은 제1 부분(52a), 제2 부분(52b), 제3 부분(52c)을 포함할 수 있다.
제1 패턴(50)의 두께(w1)는 제4 패턴(52)의 두께(w3)보다 클 수 있으며, 예를 들어 제1 패턴(50)의 두께(w1)는 제3 패턴(52)의 두께(w3)의 1.2배 이상일 수 있다.
결과적으로, 본 발명의 일 실시예에 따른 반도체 장치(1)가 포함하는 SRAM 셀에서, 이는 제1 풀다운 트랜지스터(300)의 채널의 넓이가 제1 패스 트랜지스터(302)의 채널의 넓이보다 크다. 즉, SRAM의 읽기 동작과 관련된 방해 마진(disturb margin)은 제1 패스 트랜지스터(302)에 대한 제1 풀다운 트랜지스터(300)의 전류 비율인 베타 비율(beta ratio)에 의존한다. 충분한 마진을 확보하기 위해 베타 비율의 크기는 1.2 이상인 것이 바람직하다.
따라서, SRAM 셀의 설계 시, 다른 조건이 동일하도록 설정하고, 제1 패턴(50)의 두께(w1) 및 제4 패턴(52)의 두께(w3)를 조절하여 베타 비율을 조절할 수 있다.
종래 FinFET 구조에서 베타 비율을 조절하기 위해서는 게이트 전극과 연결된 핀의 개수를 조절하는 방식을 사용하였으나, 이 경우 베타 비율이 정수 배로 이외로는 조정될 수 없다는 단점이 존재하였다.
본 발명의 일 실시예에 따른 반도체 장치(1)의 제조 시, 제1 패턴(50)의 두께(w1)와 제4 패턴(52)의 두께(w3)를 조절하여 베타 비율을 정수 배 이외로도 설정할 수 있다. 따라서 SRAM 수율(yield)을 보다 향상된 방식으로 조절할 수 있다.
한편, 제3 패턴(51)의 두께(w2)는 제4 패턴(52)의 두께(w3)보다 클 수 있으며, 예를 들어 제3 패턴(51)의 두께(w2)는 제4 패턴(52)의 두께(w3)의 2배 이상일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)가 포함하는 SRAM 셀에서, 결과적으로 제1 풀업 트랜지스터(301)의 채널의 넓이(w2)가 제1 패스 트랜지스터(302)의 채널의 넓이(w2)보다 크다. 즉, SRAM의 쓰기 동작과 관련된 방해 마진은 제1 패스 트랜지스터(302)에 대한 제1 풀업 트랜지스터(301)의 전류 비율인 감마 비율(gamma ratio)에 의존한다. 충분한 마진을 확보하기 위해 감마 비율의 크기는 약 2 이상일 수 있다.
따라서, SRAM 셀의 설계 시, 다른 조건이 동일하도록 설정하고, 제3 패턴(51)의 두께(w2) 및 제4 패턴(52)의 두께(w3)를 조절하여 감마 비율을 조절할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(1)의 제3 패턴(51)의 넓이(w2)와 및 제4 패턴(52)의 넓이(w3)를 조절하여 감마 비율을 조절할 수 있으며, 정수배 이외의 감마 비율로 설정하는 것도 가능하다. 따라서, SRAM 수율(yield)을 보다 향상된 방식으로 조절할 수 있다.
본 발명의 몇몇 실시예에서, 제1 패턴(50)의 제2 부분(50b)과 제1 게이트 전극(30)이 중첩된 부분의 제1 방향(X)의 길이(L1), 제3 패턴(51)의 제2 부분(51b)과 제2 게이트 전극(31)이 중첩된 부분의 제1 방향(X)의 길이(L2) 및 제4 패턴(52)의 제2 부분(52b)과 제3 게이트 전극(32)과 중첩된 부분의 길이(L3)는 서로 다를 수 있다. 도 4에 도시된 것과 같이, 제1 게이트 전극(30)은 제1 패턴(50)의 제2 부분(50b)의 측면에 인접하여 측면을 덮을 수 있으며, 제2 게이트 전극(31)은 제3 패턴(51)의 제2 부분(51b)의 측면과 인접하여 측면을 덮을 수 있다. 제3 게이트 전극(32)은 제4 패턴(52)의 제2 부분(52b)의 측면과 인접하여 측면을 덮을 수 있다. 또한, 제4 패턴(52)은 제2 게이트 전극(31)과 접촉하지 않으며, 제1 방향(X)으로 연장될 수 있다.
제3 패턴(51)의 제2 부분(51b)의 길이(L3)는 제1 패턴(50)의 제2 부분(50b)의 길이(L1) 및 제4 패턴(52)의 제2 부분(52b)의 길이(L3)보다 클 수 있e다., 제3 패턴(51)의 제2 부분(51b)의 길이(L3)는 예를 들어 제1 패턴(50)의 제2 부분(50b)의 길이(L1)의 1.2배 이상일 수 있다.
상술한 바와 같이 SRAM의 베타 비율을 조절하기 위하여, 채널이 형성되는 부분의 길이를 조절할 수도 있다. 즉, 동일 전압 인가 시, 채널의 길이가 길어지면, 채널 영역의 저항이 증가하여 채널 영역에 흐르는 전류는 줄어들 수 있다.
따라서 본 발명의 일 실시예에 따른 반도체 장치(1)에서, 게이트 전극(30, 32)의 제1 방향(X) 길이를 조절하여 채널 영역의 길이를 조절하고, 따라서 SRAM 셀의 베타 비율도 조절될 수 있다.
한편, 제4 패턴(52)의 제2 부분(52b)의 길이(L3)는 제3 패턴(51)의 제2 부분(51b)의 길이(L2)보다 클 수 있으며, 예를 들어 약 2배 이상일 수 있다.
상술한 바와 같이 SRAM의 감마 비율을 조절하기 위하여, 게이트 전극(31, 32)의 제1 방향(X) 길이를 조절하여 제1 패스 트랜지스터(302)와 제1 풀업 트랜지스터(301)의 전류 비율을 조절할 수 있다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도들이다. 이하에서, 앞서 설명한 부분과 중복되는 부분에 관한 설명은 생략될 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)는 도 1 내지 도 4를 참조하여 설명한 본 발명의 일 실시예에 다른 반도체 장치(1)와 다른 레이아웃을 가질 수 있다.
구체적으로, 제2 인버터(351)는 제1 인버터(350)와 최인접하여 실질적으로 나란히 배치될 수 있다.
이 때, 제2 풀다운 트랜지스터(303)의 게이트 컨택(73)과, 제2 풀업 트랜지스터(304)의 게이트 컨택(74)과, 제1 공유 드레인(41)을 연결하는 노드(117)는 일직선으로 형성될 수 있다.
마찬가지로, 제2 공유 드레인(42)과, 제1 풀다운 트랜지스터(300)의 게이트 컨택(70)과, 제1 풀업 트랜지스터(301)의 게이트 컨택(71)을 연결하는 노드(116) 또한 일직선으로 형성될 수 있다.
다시 도 3을 참조하면, 제1 게이트 컨택(70), 제1 패턴(50) 및 제2 패턴(41)은 순차적으로 제2 방향(Y)으로 배치될 수 있다. 또는, 제1 패턴(50), 제1 게이트 컨택(70) 및 제2 패턴(41)은 제2 방향(Y)으로 순차적으로 배치될 수 있다.
한편, 제1 풀업 트랜지스터(301)의 소오스 전극(21)과, 제2 풀업 트랜지스터(304)의 소오스 전극(24)은 소오스 컨택(115)을 통해 전원전압 노드(VCC)에 연결될 수 있다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)는 제2 인버터(351)가 제1 패스 트랜지스터(302)에 최인접하여 배치될 수 있다. 예를 들어, 제2 인버터(351)는 제1 패스 트랜지스터(302)와 바로 인접하도록 배치될 수 있다(즉, 반도체 장치(3)의 다른 구성 요소가 제2 인버터(351)와 제1 패스 트랜지스터(302) 사이에 배치되지 않을 수 있다.). 이 때, 제2 패스 트랜지스터(305)는 제1 인버터(350)에 최인접하여 배치될 수 있다. 예를 들어, 제2 패스 트랜지스터(305)는 제1 인버터(350)와 바로 인접하도록 배치될 수 있다(즉, 반도체 장치(3)의 다른 구성 요소가 제2 패스 트랜지스터(305)와 제1 인버터(350) 사이에 배치되지 않을 수 있다.). 제1 인버터(350)와 제1 패스 트랜지스터(302), 제2 인버터(351)와 제2 패스 트랜지스터(305)가 맞물리는 형상으로 배치될 수 있다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)는, 제3 풀다운 트랜지스터(400), 제3 풀업 트랜지스터(401), 제3 패스 트랜지스터(402), 제4 풀다운 트랜지스터(403), 제4 풀업 트랜지스터(404) 및 제4 패스 트랜지스터(405)를 포함한다.
앞서 설명한 반도체 장치(1, 2, 3)에서는, 제1 공유 드레인(41)의 일측에 제1 인버터(350)가 배치되고, 제1 공유 드레인(41)의 타측에 제1 패스 트랜지스터(302)가 배치된다.
그러나, 도 7의 반도체 장치(4)에서 제3 인버터(450)와 제3 패스 트랜지스터(402)는 제3 공유 드레인(43)의 일측에 함께 배치될 수 있다. 또한 제4 인버터(451)와 제4 패스 트랜지스터(405)는 제4 공유 드레인(44)의 일측에 함께 배치될 수 있다.
제3 풀다운 트랜지스터(400), 제3 풀업 트랜지스터(401) 및 제3 패스 트랜지스터(402)는 각각의 게이트(30, 31, 32) 상에 제1 내지 제3 게이트 컨택(70, 71, 72)을 포함할 수 있다.
제1 내지 제3 게이트 컨택(70, 71, 72)은 제4 공유 드레인(44)이 제2 방향(Y)으로 연장되는 직선 영역 상에 실질적으로 일렬로 배치될 수 있다. 즉, 제1 내지 제3 게이트 컨택(70, 71, 72)는 제4 공유 드레인(44)과 제2 방향(Y)으로 실질적으로 정렬될 수 있고, 이는 제1 방향(X)과 실질적으로 수직인 방향이다. 따라서 제1 및 제2 게이트 컨택(70, 71)과 제4 공유 드레인(44)을 연결하는 노드(196)는 실질적으로 일직선으로 연결될 수 있다.
제4 풀다운 트랜지스터(403), 제4 풀업 트랜지스터(404) 및 제4 패스 트랜지스터(405)는 각각의 게이트(33, 34, 35) 상에 제4 내지 제6 게이트 컨택(73, 74, 75)을 포함할 수 있다.
제4 내지 제6 게이트 컨택(73, 74, 75)은 제3 공유 드레인(43)이 제2 방향(Y)으로 연장되는 직선 영역 상에 실질적으로 일렬로 배치될 수 있다. 즉, 제4 내지 제6 게이트 컨택(73, 74, 75)은 제3 공유 드레인(43)과 실질적으로 정렬될 수 있다. 따라서 제4 및 제5 게이트 컨택(73, 74)과 제3 공유 드레인(43)을 연결하는 노드(195)는 실질적으로 일직선으로 연결될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이며, 도 9는 도 8의 D - D'를 따라서 절단한 단면도이다. 이하에서는, 앞서 설명한 실시예와 중복된 사항에 대해서는 자세한 설명을 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
반도체 장치(5)는 게이트 컨택(170), 소오스 전극(121)의 위치가 앞서 설명한 반도체 장치와 다를 수 있다.
구체적으로, 제1 풀다운 트랜지스터(300)의 경우 제1 게이트 컨택(70), 제1 소오스 전극(20) 및 제2 패턴(40) 순으로 배치되는 반면, 제5 풀다운 트랜지스터(500)의 경우 소오스 전극(121) 및 게이트 컨택(170), 제5 패턴(141) 순으로 배치될 수 있다.
제5 풀다운 트랜지스터(500)의 게이트 전극(130)은 제5 패턴(141)에 가까워지는 방향으로 연장될 수 있다. 따라서, 게이트 전극(130) 상에 형성된 게이트 컨택(170)은 제1 패턴(50)과 제5 패턴(141) 사이에 배치되고, 게이트 컨택(170)은 도전 영역(60)과 중첩(overlap)될 수 있다.
제5 패턴(141)은 제1 패턴(50)과 실질적으로 동일한 물질로 형성될 수 있다.
SRAM 셀 형성시, 요구되는 SRAM 레이아웃에 맞게 본 발명의 또 다른 실시예에 따른 레이아웃을 갖는 반도체 장치(5)를 사용할 수 있다. 따라서 SRAM 셀 면적 및 레이아웃 디자인이 최적화할 수 있다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 앞에서 설명한 구성 요소의 설명은 생략될 수 있다.
도 10과 도 11을 참조하면, 제1 풀다운 트랜지스터(300), 제1 풀업 트랜지스터(301), 제1 패스 트랜지스터(302), 제2 풀다운 트랜지스터(303), 제2 풀업 트랜지스터(304) 및 제2 패스 트랜지스터(305)를 형성한다. 그 후, 제1 및 제2 게이트 컨택(70, 71)과 제2 공유 드레인(42)을 제1 노드(101)로 연결한다. 또한, 제4 및 제5 게이트 컨택(73, 74)를 제1 공유 드레인(41)과 제2 노드(103)로 연결한다.
도 12를 참조하면, 비트라인 노드(BL)를 제1 풀다운 트랜지스터(300) 및 제1 패스 트랜지스터(302) 의 소오스 전극(20, 22)과 연결하고, 상보 비트라인 노드(/BL)를 제2 풀다운 트랜지스터(303) 및 제2 패스 트랜지스터(305)의 소오스 전극(23, 25)과 연결한다. 또한 전원전압 노드(VCC)를 제1 풀업 트랜지스터(301)와 제2 풀업 트랜지스터(304)의 소오스 전극(21, 24)과 연결한다.
도 13과 도 14를 참조하면, 제1 패스 트랜지스터(302)와 제2 패스 트랜지스터(305)의 게이트 컨택(72, 75)에 비아(121, 122)를 형성하고, 쓰기라인 노드(WL)을 연결한다.
.
제1 풀다운 트랜지스터(300)의 소오스 컨택(102)과 제2 풀다운 트랜지스터(303)의 소오스 컨택(104) 상에 비아(120, 123)를 형성하고, 접지 노드(VSS)를 연결한다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치가 채용되어 제품 신뢰성을 향상시킬 수 있다.
또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 내지 도 18는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 16은 태블릿 PC(1200)을 도시한 도면이고, 도 17은 노트북(1300)을 도시한 도면이며, 도 18은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20~25: 소오스 전극
30~35: 게이트 전극 70~75: 게이트 컨택
41, 42: 공유 드레인

Claims (10)

  1. 기판 상에 형성되는 제1 풀업 트랜지스터와, 제1 풀다운 트랜지스터와, 제1 패스 트랜지스터를 포함하는 SRAM 셀을 포함하고,
    상기 제1 풀다운 트랜지스터는 상기 기판의 상면과 수직인 제1 방향으로 연장되는 제1 패턴과, 상기 제1 패턴의 일부를 감싸는 제1 게이트 전극과, 상기 제1 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 제1 공유 드레인이 형성된 제2 패턴을 포함하고,
    상기 제1 풀업 트랜지스터는 상기 제1 방향으로 연장되는 제3 패턴과, 상기 제3 패턴의 일부를 감싸는 제2 게이트 전극을 포함하고,
    상기 제1 패스 트랜지스터는 상기 제1 방향으로 연장되는 제4 패턴과, 상기 제4 패턴의 일부를 감싸는 제3 게이트 전극을 포함하고,
    상기 제1 패턴은 상기 제3 패턴과 상기 제1 방향과 교차하는 제2 방향으로 이격되고,
    상기 제1 패턴은 상기 제4 패턴과 상기 제1 및 제2 방향과 교차하는 제3 방향으로 이격되고,
    상기 제1 풀업 트랜지스터와, 상기 제1 풀다운 트랜지스터와, 상기 제1 패스 트랜지스터는 상기 제2 패턴을 공유하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 풀업 트랜지스터와, 상기 제1 풀다운 트랜지스터는 상기 제2 패턴의 일측에 배치되고,
    상기 제1 패스 트랜지스터는 상기 제2 패턴의 일측에 대향되는 상기 제2 패턴의 타측에 배치되는 반도체 장치.
  3. 제 2항에 있어서,
    제2 풀업 트랜지스터, 제2 풀다운 트랜지스터 및 제2 패스 트랜지스터를 더 포함하고,
    상기 제2 풀다운 트랜지스터는 제1 방향으로 연장되는 제5 패턴과, 상기 제5 패턴의 일부를 감싸는 제4 게이트 전극과, 상기 제4 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 제2 공유 드레인이 형성된 제6 패턴을 포함하고,
    상기 제2 풀업 트랜지스터와, 상기 제2 풀다운 트랜지스터와, 상기 제2 패스 트랜지스터는 상기 제6 패턴을 공유하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제2 풀업 트랜지스터 및 상기 제2 풀다운 트랜지스터는 상기 제6 패턴의 일측에 배치되고,
    상기 제6 패턴은 상기 제2 패턴과 인접하고, 상기 제6 패턴과 상기 제2 패턴은 상기 제1 방향과 수직인 상기 제2 방향으로 연장된 직선 상에 배치되는 반도체 장치.
  5. 제 3항에 있어서,
    상기 제2 풀다운 트랜지스터는 상기 제4 게이트 전극 상에 형성된 제1 게이트 컨택을 포함하고,
    상기 제2 풀업 트랜지스터는 제5 게이트 전극과, 상기 제5 게이트 전극 상에 형성된 제2 게이트 컨택을 포함하고,
    상기 제1 게이트 전극과, 상기 제2 게이트 컨택과, 상기 제6 패턴은 상기 제1 방향과 수직인 상기 제2 방향으로 연장된 직선 상에 배치되는 반도체 장치.
  6. 제 3항에 있어서,
    상기 제1 패스 트랜지스터는 상기 제2 풀업 트랜지스터의 일측에 인접하고, 상기 제2 패스 트랜지스터는 상기 제1 풀업 트랜지스터의 일측에 인접하는 반도체 장치.
  7. 제 3항에 있어서,
    제5 게이트 전극과, 상기 제5 게이트 전극 상에 형성된 제1 게이트 컨택을 포함하는 제3 풀다운 트랜지스터와,
    제6 게이트 전극과, 상기 제6 게이트 전극 상에 형성된 제2 게이트 컨택을 포함하는 제3 풀업 트랜지스터와,
    제7 게이트 전극과, 상기 제7 게이트 전극 상에 형성된 제3 게이트 컨택을 포함하는 제3 패스 트랜지스터를 더 포함하고,
    상기 제1 풀업 트랜지스터와, 상기 제1 풀다운 트랜지스터와, 상기 제1 패스 트랜지스터는 상기 제2 패턴의 일측에 배치되는 반도체 장치.
  8. 기판 상에, 상기 기판의 상면과 수직한 제1 방향으로 연장되는 제1 패턴과, 상기 제1 패턴의 일부를 감싸는 제1 게이트 전극과, 상기 제1 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 제1 공유 드레인이 형성된 제2 패턴을 포함하는 제1 풀다운 트랜지스터;
    제1 풀업 트랜지스터;
    상기 제1 풀다운 트랜지스터 및 상기 제1 풀업 트랜지스터와 제2 패턴을 공유하는 제1 패스 트랜지스터; 및
    상기 제1 풀다운 트랜지스터 및 상기 제1 풀업 트랜지스터와 상기 제1 방향과 교차하는 제2 방향으로 평행하게 정렬된 제2 패스 트랜지스터를 포함하고,
    상기 제1 풀업 트랜지스터와 상기 제1 풀다운 트랜지스터 사이의 거리는 상기 제1 풀업 트랜지스터와 상기 제2 패스 트랜지스터 사이의 거리보다 작고,
    상기 제1 풀업 트랜지스터는 상기 제1 방향으로 연장된 제3 패턴과, 상기 제3 패턴의 일부를 감싸는 제2 게이트 전극을 포함하고,
    상기 제1 게이트 전극은 상기 제2 게이트 전극과 상기 제2 방향으로 이격된 반도체 장치.
  9. 제 8항에 있어서,
    상기 제2 패스 트랜지스터는 상기 제1 방향으로 연장되는 제4 패턴과, 상기 제4 패턴의 일부를 감싸는 제3 게이트 전극과, 상기 제3 게이트 전극과 비접촉하고, 상기 제1 방향으로 연장되고, 제2 공유 드레인이 형성된 제5 패턴을 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    제2 풀다운 트랜지스터와,
    상기 제2 풀다운 트랜지스터 및 상기 제2 패스 트랜지스터와 상기 제5 패턴을 공유하는 제2 풀업 트랜지스터를 더 포함하고,
    상기 제1 패스 트랜지스터는 상기 제2 방향으로 제2 풀다운 트랜지스터 및 제2 풀업 트랜지스터와 평행하게 정렬되는 반도체 장치.
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