CN108281422B - 应变沟道的场效应晶体管 - Google Patents

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Abstract

本发明提供了具有应变SiGe沟道的半导体和用于制造这种器件的方法。在实施例中，半导体器件包括：衬底，衬底包括至少两个隔离部件；鳍状衬底，位于至少两个隔离部件之间并且位于至少两个隔离部件的上方；以及外延层，位于鳍状衬底的露出部分的上方。根据一方面，外延层可以位于鳍状衬底的顶面和侧面上。根据另一方面，鳍状衬底可以基本上完全位于至少两个隔离部件的上方。

Description

应变沟道的场效应晶体管
本申请要求是于2012年3月9日提交的申请号为201210062255.1的名称为“应变沟道的场效应晶体管”的发明专利申请的分案申请。
技术领域
本发明涉及半导体领域，更具体地，本发明涉及应变沟道的场效应晶体管。
背景技术
为了改善可制造性和性能，已经开发了金属氧化物半导体场效应晶体管(MOSFET)结构的变型例。一种变型例被称作“鳍状场效应晶体管(finFET)”，该晶体管包括：诸如硅的材料的带或“鳍”；和形成围绕位于三个露出侧面上的鳍的栅极。器件的沟道区域位于鳍内，并且已经开发了将应力引入这种带或鳍。
硅锗(SiGe)鳍位于互补金属氧化物半导体(CMOS)器件的沟道区域内，将该硅锗鳍用于提高场效应晶体管(FET)的性能。然而，当将鳍长度按比例放大至更大长度时，传递到鳍上轴应力分量可能弛豫，并且导致小于最佳finFET性能。
发明内容
本发明提供了多个不同实施例。根据一个实施例，提供了半导体器件。该器件包括：衬底，包括至少两个隔离部件；鳍状衬底，被设置在至少两个隔离部件之间和上方；以及外延层，被设置在鳍状衬底的露出部分的上方。根据一方面，可以将外延层设置在鳍状衬底的顶面和侧壁上。根据另一方面，鳍状衬底可以基本上完全被设置在至少两个隔离部件的上方。
其中，衬底、鳍状衬底、以及外延层中的每一个均包括：硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。
其中，鳍状衬底或者外延层具有形成PMOS器件的压缩单轴向应变，或者其中，鳍状衬底或者外延层具有形成NMOS器件的拉伸单轴向应变。
其中，鳍状衬底垂直地基本上完全设置在至少两个隔离部件上方。
其中，外延层垂直地设置在至少两个隔离部件的蚀刻区域上方，并且设置在鳍状衬底的顶面和侧壁上。
其中，外延层为由硅组成的钝化层。
该器件还包括：鳍状衬底缓冲区域，设置在鳍状衬底的下方。
该器件还包括：栅电极，设置在外延层上方，或者设置在鳍状衬底上方。
在又一实施例中，半导体器件包括：衬底，包括至少两个隔离部件；衬底缓冲区域，被设置在至少两个隔离部件之间，以及鳍状衬底，被设置在衬底缓冲区域的上方，在至少两个隔离部件之间，以及垂直地基本上完全位于至少两个隔离部件的上方。该器件还包括：源极/漏极外延层，被设置在鳍状衬底的顶面和侧壁上。
其中，衬底、衬底缓冲区域、鳍状衬底、以及外延层中的每一个均包括：硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。
其中，鳍状衬底为应变的SiGe沟道层，由在约25％和约50％之间的Ge组成，具有在约100nm和约200nm之间的长度，在约10nm和约20nm之间的宽度，以及在约10nm和约40nm之间的厚度。
其中，鳍状衬底为应变的SiGe沟道层，由约50％的Ge组成，具有约100nm的长度，约10nm的宽度，以及位于至少两个隔离部件上方约10nm的高度。
该器件还包括：栅电极，设置在应变的SiGe沟道层上方；以及隔离件，与栅电极的侧面相邻设置。
本发明还提供了制造半导体器件的方法。在一个实施例中，该方法包括：提供衬底，该衬底包括至少两个隔离部件；形成鳍状衬底，该鳍状衬底位于至少两个隔离部件之间，以及垂直地位于至少两个隔离部件的上方；以及形成外延层，该外延层位于鳍状衬底的露出部分的上方。根据一方面，可以将外延层沉积在鳍状衬底的顶面和侧壁上。根据另一方面，可以将鳍状衬底基本上完全沉积在至少两个隔离部件的上方。
其中，衬底、鳍状衬底、以及外延层中的每一个均包括硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。
其中，将鳍状衬底沉积为应变的SiGe沟道层，由在约25％和约50％之间的Ge组成，具有在约100nm和约200nm之间的长度，在约10nm和约20nm之间的宽度，以及在约10nm和约40nm之间的厚度。
其中，沉积鳍状衬底或者外延层，从而具有形成PMOS器件的压缩单轴向应变，或者其中，沉积鳍状衬底或外延层，从而具有形成NMOS器件的拉伸单轴向应变。
其中，外延层垂直地形成在至少两个隔离部件的蚀刻区域上方，并且形成在鳍状衬底的顶面和侧壁上。
其中，将外延层沉积为由硅组成的钝化层。
该方法还包括：形成鳍状衬底缓冲区域，鳍状衬底缓冲区域设置在鳍状衬底下方；各向异性地蚀刻至少两个隔离部件；以及形成栅电极，栅电极设置在外延层上方或者设置在鳍状衬底上方。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A和1B为根据本发明的实施例制造半导体器件的方法的流程图。
图2A至2D以及3A至3C为根据本发明的各个实施例在制造的各个阶段处的半导体器件的立体横截面图。
图4A和图4B为根据本发明的实施例沿着线A-A′的图3B的半导体器件的实施例的横截面图。
图5为根据本发明的实施例沿着线B-B′的图3C的半导体器件的立体横截面图。
图6为根据本发明的实施例的另一半导体器件的立体横截面图。
图7A至7D为根据本发明的实施例在制造的各个阶段处的另一半导体器件的立体横截面图。
图8A至8G、图9A至9G、以及10A至10G为根据本发明的实施例沿着线C-C′的图7D的半导体器件的实施例的横截面图。
具体实施方式
可以理解，为了实施本发明的不同部件，以下发明提供了许多不同的实施例或示例。以下描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在进行限定。再者，以下描述中第一部件形成在第二部件上方或之上可以包括第一部件和第二部件直接接触形成的实施例，还可包括将附加部件形成插入到第一部件和第二部件之间，从而使得第一部件和第二部件不直接接触的实施例。为了简明和清楚，可以任意地以不同的尺寸绘制各种部件。应该注意，为了简明和清楚，在附图中类似地标示出相同或相似部件。另外，为了清楚，可以简化某些附图。因此，附图可能没有示出给定装置(例如，器件)或方法的所有元件。
在本文中，参考作为本发明的理想配制的示意图的附图来描述本发明的各个方面。这样，可以预期诸如制造技术和/或公差可能导致示意图的形状变化。因此，通过本发明所提出本发明的各个方面不应该被理解为局限于在本文中所示出和描述的元件(例如，区域、层、部分、衬底等)的特定形状，而是包括例如由于制造而导致的形状的偏差。例如，作为矩形所示和所述的元件可以在其边缘处具有圆形或曲线特性和/或梯度密度，而不是从一个元件至另一个元件的不连续变化。因此，在图中示出的元件实际上是示意性的，并且其形状不用于示出元件的实际形状，并且不用于限定本发明的范围。
可以理解，当将诸如区域、层、部分、衬底等的元件称作位于另一元件“上方”时，该元件可以直接位于其他元件的“上方”或者还可能具有中间元件。相反，当将元件称作直接处于另一元件的上方时，不存在中间元件。应该进一步理解，当将元件称作形成在另一元件的上方时，可以在其他元件或中间元件的上方生长、沉积、蚀刻、附接、连接、耦合、或者相反，制备或制造该元件。
另外，本文可能使用空间相对术语(诸如，“下”或“底部”和“上”或“顶部”)，以描述如附图所示的一个元件与另一元件的关系。应该理解，除了在图中示出的定向之外，这些相对位置术语旨在包括装置的不同定向。例如，如果翻转在附图中的装置，则所述的位于另一元件“下”侧的元件定位在另一元件的“上”侧。因此，术语“下”可以根据装置的具体定向包括“下”和“上”这两个定向。类似地，如果翻转在附图中的元件，则所述的位于另一元件“下方”或“之下”的元件定向为位于另一元件的“上方”。因此，术语“下方”或“之下”可以包括上方和下方这两个定向。
除非另有定义，否则本文所用的所有术语(包括技术上的和理论上的术语)的含义与本发明所属领域的普通技术人员通常理解的含义相同。应当进一步理解，例如通用字典中限定的术语的含义应该被解释为与相关技术和本发明的上下文中的意思相一致的含义。
如这里所用的，除非文中明确说明，否则单数形式“一个(a，an)”和“该(the)”也包括复数形式。还应当进一步理解，术语“包括”和/或“包含”用在本说明书中时，其指明存在所述特征、整数、步骤、操作、元件和/或成分，但并不排除存在或者增加一个或多个其它特征、整数、步骤、操作、元件、成分和/或它们的组合。术语“和/或”包括：所列相关术语中的一个或多个的任何一个和所有组合。
应该理解，尽管这里使用术语“第一”和“第二”来描述各种区域、层和/或部分，但是没有通过这些术语限定这些区域、层、和/或部分。仅将这些术语用于区分一区域、一层、或一部分和另一区域、另一层、或另一部分。因此，可以把下文中所讨论的第一区域、第一层、或第一部分称为第二区域、第二层、或第二部分，并且类似地，在不背离本发明的教导的情况下，可以将第二区域、第二层、或第二部分称为第一区域、第一层、或第一部分。
应该理解，可以仅简要描述器件的若干处理步骤和/或部件，这些步骤和/或部件对于本领域中的普通技术人员来说是众所周知的。此外，可以增加额外的工艺步骤或部件，并且可以去除和/或改变某一以下工艺步骤或部件，同时仍实现权利要求。因此，应该将以下描述理解为仅表示实例，并不旨在提出需要一个或多个步骤或部件。
现在，参考图1A，示出了根据本发明的实施例示出用于制造半导体器件的方法100A的流程图。方法100A包括：在框101中，提供衬底，该衬底包括至少两个隔离部件；在框103中，在至少两个隔离部件之间和上方沉积鳍状衬底；以及在框105中，在鳍状衬底的露出部分的上方沉积外延层。
现在，参考图1B，示出了根据本发明的另一实施例示出用于制造半导体器件的方法100B的流程图。方法100B从框102开始，其中，提供包括至少两个隔离部件的衬底。隔离部件可以包括浅沟槽隔离(STI)部件，该隔离部件填充有氧化物或电介质，但是可以使用其他隔离部件，并且其他隔离部件在本发明的范围内。
衬底可以包括各种半导体器件，和/或其他有源和/或无源器件。示例性半导体器件包括集成电路，该集成电路包括：金属氧化物半导体场效应晶体管(MOSFET)，包括互补MOSFET(CMOS)部件；CIS；和/或其他适当有源和/或无源器件。在实施例中，衬底可以包括：使用基于CMOS的工艺设计和形成的集成电路(或者集成电路的部分)。具有通过其他半导体制造技术所形成的器件的(例如，集成电路)的衬底也在所述方法的范围内。
在框104中，方法100B还包括：掺杂位于至少两个隔离部件之间的衬底缓冲区域。
在框106中，方法100B还包括：沉积鳍状衬底(例如，应变的硅锗(SiGe)沟道层)，该鳍状衬底位于衬底缓冲区域的上方，位于至少两个隔离部件之间，以及垂直地位于至少两个隔离部件的上方。
在框108中，方法100B还包括：各向异性蚀刻至少两个隔离部件。
在框110中，方法100B还包括：在鳍状衬底(例如，应变的SiGe沟道层)的露出部分的上方沉积源极/漏极外延层。在一实例中，沉底源极/漏极外延层，从而覆盖露出的表面(例如，应变SiGe沟道层的)。在另一实例中，外延层垂直地沉积在至少两个隔离部件的蚀刻区域(例如，隔离部件的蚀刻氧化物)的上方。在又一实例中，在鳍状衬底的顶面和侧壁的上方沉积外延层。
可以通过各种沉积、图案化、和/或蚀刻技术形成上述方法100A和100B的各种结构。应该注意，对方法100A和100B的操作重新配置，或者相反，对该方法的修改在各个方面的范围内。还应该注意，可以在图1A的方法100A和图1B的方法100B之前、之中、以及之后，提供额外工艺，并且本文中，可能仅简单描述了一些其他工艺。因此，其他实施例可能在本文所述的各种方法的范围内。
在一实例中，方法100A和100B还可以包括：直接在鳍状衬底(或应变SiGe沟道层)的上方，或者直接在外沿层的上方形成栅电极，和/或与栅电极的侧面相邻地形成隔离件。换句话说，在一实施例中，可以沉积外延层，从而覆盖没有通过栅电极和/或隔离件掩盖(mask)的鳍状衬底的表面，或者在另一实施例中，可以在外延层的上方形成栅电极和/或隔离件。
在另一实例中，衬底、鳍状衬底、以及外延层可以均由硅(Si)、锗(Ge)、或者Si和Ge的组合组成。在其他实施例中，衬底、鳍状衬底、以及外延层可以由其他材料组成，例如，III-V族化合物或者其组合(例如，InGaAs、InAs、GaSb、或者InGaSb作为沟道材料和AlAsSb作为缓冲材料)。衬底、鳍状衬底、以及外延层的材料均可以进行选择，从而使得生成的应力根据制造的器件的类型有益于空穴或电子。
在又一实例中，可以将鳍状衬底沉积为应变SiGe沟道层，该沟道层由在约25％和约50％之间的Ge组成，具有在约100nm和在约200nm之间的长度，在约10nm和约20nm之间的宽度，以及在约10nm和约40nm之间的厚度。在其他实例中，鳍状衬底可以具有约100nm的下限长度，并且实际上没有上限长度。
在又一实例中，可以将鳍状衬底沉积为应变SiGe沟道层，由约50％Ge的组成，具有约大于等于100nm的长度，约10nm的宽度，以及约10nm的位于至少两个隔离部件上方的高度。
在又一实例中，可以沉积鳍状衬底或外延层，从而具有形成PMOS器件的压缩单轴向应变，或者其中，沉积鳍状衬底，从而具有形成NMOS器件的拉伸单轴向应变。
在又一实例中，可以将外延层沉积为由硅组成的钝化层。
现在，参考图2A至2D，根据本发明的实施例示出了在制造的各个阶段的半导体器件的立体横截面图。图2A示出了具有包括开多个(和至少两个)隔离部件204的衬底202的半导体器件200。
在一个实施例中，衬底202可以包括快半导体衬底，并且可以由硅组成，或者备选的，可以包括硅锗、砷化镓、或者其他适当半导体材料。衬底还可以包括：掺杂的有源区域和诸如隐埋层的其他部件，和/或外延层。此外，衬底可以为半导体或绝缘体，例如绝缘体上硅(SOI)。在其他实施例中，半导体衬底可以包括掺杂的外延层、梯度半导体层，和/或还可以包括位于不同类型的另一半导体层上方的半导体层，例如，位于硅锗层上的硅层。在另一实例中，化合物半导体衬底可以包括多层硅衬底，或者硅衬底可以包括多层化合物半导体结构。有源区域可以被配置为NMOS器件(例如nFET)，或者PMOS器件(例如，pFET)。半导体衬底可以包括在现有工艺步骤期间形成的下层、器件、结、以及其他部件(未示出)，或者可以在随后的工艺步骤中形成的该下层、器件、结、以及其他部件。
在一实施例中，根据制造PMOS还是NMOS器件，衬底202由硅(Si)、锗(Ge)、或Si和Ge的组合组成。在一实例中，衬底202由硅组成，并且衬底缓冲区域203掺杂有p型掺杂物，从而制造PMOS器件。在另一实例中，衬底202由锗或者硅和锗的组合组成，并且衬底缓冲区域203掺杂有n型掺杂物，从而制造NMOS器件。
隔离部件204可以包括浅沟槽隔离(STI)部件，浅沟槽隔离部件填充有氧化物或者电介质，但是可以使用其他隔离部件，并且其他隔离部件在本发明的范围内。可以通过各种工艺，例如，热氧化和/或等离子增强化学汽相沉积(PECVD)来形成隔离部件204的氧化物或电介质。
在一实施例中，半导体衬底202可以由以<100>结晶定向为特征的单晶体、P型硅组成。其他结晶定向在本发明的范围内。例如，可以经由低压化学汽相沉积(LPCVD)、或者等离子增强的化学汽相沉积(PECVD)步骤在半导体衬底202的顶面上形成氮化硅层，例如，该氮化硅层具有在约1000至2000埃之间的厚度。可以将传统的光刻和反应离子蚀刻(RIE)步骤用于限定穿过氮化硅层的浅沟槽形状，并且用于限定在半导体衬底202中的约3000埃至6000埃之间的深度。可以使用Cl2作为氮化硅层和半导体衬底这两者的蚀刻剂实施RIE步骤。在经由氧等离子体灰化步骤去除用于限定浅沟槽形状的光刻形状以后，例如，可以经由LPCVD或PECVD步骤使用正硅酸乙醇(TEOS)作为汽源以约4000至约10000埃的厚度沉积氧化硅层，从而完全填充浅沟槽形状。然后，可以采用化学机械抛光(CMP)步骤，从而从顶面去除氧化硅层的多部分，生成填充的氧化硅、STI区域、或者隔离部件204。
图2B示出了诸如通过离子注入或沉积工艺205在隔离部件204之间形成衬底缓冲区域或鳍状衬底缓冲区域203。当期望制造PMOS区域和/或NMOS区域时，可以利用光刻形状(在附图中没有示出)实现衬底缓冲区域的形成，从而防止半导体衬底的一部分使用p型掺杂物或n型掺杂物实施的离子注入步骤。可以以在约20至400KeV之间的能量，和在约1e12和约1e14个原子/cm2之间的剂量施加P型掺杂物，例如，硼离子。在其他情况下，或者在其他制造区域中，可以以在约20至500KeV之间的能量，和在约1e12和约1e14个原子/cm2之间的剂量实施n型注入，例如，砷或磷离子。如果先前没有实施，则还可以实施阈值调节和防止贯穿注入(anti-punch through implant)。可以使用其他的离子注入步骤。可以经由氧等离子灰化步骤实现去除光刻胶阻止形状(photoresist block out shape)。
在又一实例中，衬底缓冲区域203可以以在约1e17cm-3和约1e-19cm-3之间变动的等级掺杂有p型掺杂物，并且在一实例中，该衬底缓冲区域为以1e18cm-3掺杂的硅缓冲区域。
在又一实例中，可以通过去除硅衬底的部分和在原位掺杂层中外延再生来形成衬底缓冲区域。
图2C示出了设置在衬底202的上方和在至少两个隔离部件204之间的多个鳍状衬底206(例如，应变硅锗(SiGe)沟道层)。在一实例中，鳍状衬底206进一步位于衬底缓冲区域203的上方并且垂直地位于至少两个隔离部件204的上方。在一方面，鳍状衬底206垂直地基本上完全形成在至少两个隔离部件的上方。在另一方面，形成鳍状衬底206，从而具有垂直地位于至少两个隔离部件的上方的一部分。在另一实例中，将鳍状衬底206形成为应变SiGe沟道层，该沟道层由在约25％和在约50％之间的Ge组成，具有在约100nm和约200nm之间的长度，在约10nm和约20nm之间的宽度，以及在约10nm和约40nm之间的厚度。在又一实例中，鳍状衬底206为应变SiGe沟道层，该沟道层由约50％的Ge组成，具有约100nm的长度，约10nm的宽度，以及约10nm的位于至少两个隔离部件上方的高度。
在本发明的一方面，如在美国申请第11/861,931号中所公开的，其全部内容结合于此作为参考，鳍状衬底206可以通过GiGe或Ge冷凝技术(condensation technique)或者外延生长形成。例如，鳍状衬底206可以通过在任何适当外延沉积系统中的选择外延生长和诸如金属有机化合物化学汽相沉积(MOCVD)、常压CVD(APCVD)、低(或者降低)压CVD(LPCVD)、超高真空CVD(UHCVD)、分子束外延(MBE)、或者原子层沉积(ALD)的工艺来形成。在CVD工艺中，选择外延生长通常包括将气源引入腔。气源可以包括：至少一种前体气体和载气。例如通过RF加热来加热反应腔，并且根据要形成的鳍状衬底的晶体材料的成分，腔中的生长温度可以从约300摄氏度至约900摄氏度的范围内变动。外延生长系统可以为单晶圆或者多晶圆组或线性反应器(inline reactor)。
图2D示出了形成在与沟道层206垂直的方向上的栅极208的形成，但是栅极208不仅限于该特定方向。在一实例中，栅极208形成在鳍状衬底206和隔离部件204的正上方。在另一实例中，如关于图7A-7D所公开的，栅极208可以形成在先前生长的外延层的上方。因此，栅极208可以形成在鳍状衬底206的顶面和侧壁上(例如，参见图2D和3A)，或者形成在先前生长的外延层的顶面和侧壁上(例如，参见图7D)。
在一实例中，可以通过沉积形成栅极208，并且选择去除栅极介电材料和导电栅极材料。栅极介电材料可以包括：SiO2、Si3N4、HfO2、HfSiON、和/或HfSiO。导电栅极材料可以包括：多晶硅、非晶Si、Ge或者SiGe栅极材料、和/或金属或金属合金。
现在，参考图3A至3C，根据本发明的实施例示出了在制造的各个阶段处的器件200的更接近的立体横截面图。
图3A示出了在两个隔离部件204之间具有单个鳍状衬底206和衬底缓冲区域203的器件200的更接近的示图。在一实例中，当形成PMOS器件时，将鳍状衬底206沉积为具有压缩单轴向应变的应变沟道层，并且当形成NMOS器件时，沉积为具有拉伸单轴向应变的应变沟道层。如上文所述的，鳍状衬底206可以由硅(Si)、锗(Ge)、Si和Ge的组合、和III-V族化合物、或者其组合组成。在一实例中，鳍状衬底206包括应变SiGe沟道层，其中，由于鳍尺寸横向应力分量完全弛豫(relax)(例如，宽度方向上，因为与鳍长度或纵向方向相比较，鳍的宽度相对较小，所以应变弛豫)，产生在沟道长度或纵向方向上的单轴应力。
在使用稀释或缓冲的氟化氢酸溶液实施预清洗步骤以后，例如，可以在位于衬底缓冲区域203的上方的露出半导体表面上选择生长鳍状衬底206。可以使用各种沉积工艺。在一实例中，可以采用超高真空化学汽相沉积(UHV-CVD)步骤。添加氟气或HCl气体可以提高外延生长的选择性。可以使用硅烷(SiH4)或者乙硅烷(Si2H6)和锗烷(GeH4)或乙锗烷作为蚀刻剂选择沉积鳍状衬底206的生长。在一实例中，可以使用约25％至约50％之间的锗重量百分比来实现应变SiGe层。选择充分厚度足以包含反转电荷，然而，没有厚到具有导致不必要的器件泄露的缺陷。
在另一实施例中，可以通过生长非选择层形成鳍状衬底206，并且随后使用图案化步骤从非有源器件区域，例如，从隔离部件204的顶面去除非选择沟道层的多部分。
在一实例中，接下来，可以沉积未掺杂的多晶硅层(例如，经由LPCVD步骤)，并且可以将传统光刻和各向异性RIE步骤(例如，使用Cl2或者SF6作为蚀刻剂)用于限定多晶硅栅极结构208。可以经由氧等离子体灰化步骤和仔细的湿法清洗去除光刻胶形状(在附图中没有示出)，该光刻胶形状用作多晶硅栅极结构的限定掩模。
如图5所示，然后，可以经由LPCVD或者PECVD步骤沉积氮化硅层，并且将使用SF6作为蚀刻剂的各向异性RIE步骤用于限定位于多晶硅栅电极结构的侧面上的氮化硅间隔件230。
图3B示出了隔离部件204的各向异性蚀刻210，例如，浅沟槽隔离部件的场氧化层的各向异性蚀刻。蚀刻210形成在隔离部件204内的凹槽212。可以将各种蚀刻技术(例如，干和/或湿蚀刻技术)用于蚀刻隔离部件204。在一实例中，可以结合图案化光刻胶使用具有氟化蚀刻气体的氧化物蚀刻机。在另一实例中，可以使用各向异性RIE步骤(例如，使用Cl2或者SF6作为蚀刻剂)。
然后，图3C示出了设置在鳍状衬底206的露出部分，例如，应变SiGe沟道层上方的外延层220的形成。在一实例中，外延层220形成在鳍状衬底206的顶面和侧壁表面上，并且在另一实例中，该外延层基本上覆盖鳍状衬底206的所有露出部分。在一实例中，外延层220可以由硅组成，并且可以使用硅烷(SiH4)或乙硅烷(Si2H6)通过外延生长选择地沉底该外延层。在另一实例中，外延层220可以用作器件200的源极和漏极区域。在该实施例中，预先在鳍状衬底206的正上方形成栅极208，并且随后，将外延层220形成在鳍状衬底206的露出部分的上方，该露出部分包括鳍状衬底206的侧面和顶面。在其他实施例中，如上文所述的，可以在形成栅极208以前，形成外延层，并且因此，栅极208可以形成在先前形成的外延层的上方。
在一实例中，外延层220可以通过在任何适当的外延沉积系统中的选择外延生长和诸如金属有机化合物化学汽相沉积(MOCVD)、常压CVD(APCVD)、低(或者降低)压CVD(LPCVD)、超高真空CVD(UHCVD)、分子束外延(MBE)、或者原子层沉积(ALD)的工艺形成。在CVD工艺中，选择外延生长通常包括：将源气引入腔。源气可以包括至少一种前体气体和载气。例如，可以通过RF加热来加热反应腔，并且根据要形成的外延层的晶体材料的成分，腔中的生长温度可以从约300摄氏度至约900摄氏度的范围内变动。外延生长系统可以为单晶圆或者多晶圆组或线性反应器。
优选地，外延层220弥补在鳍状衬底206的纵向上的纵向应力分量的弛豫，因此提供了改善的晶体管性能。
现在，参考图4A和图4B，根据本发明的实施例示出了沿着线A-A′的图3B的半导体器件200的不同实施例的横截面图。图4A和图4B示出了位于衬底缓冲层203的上方的鳍状衬底206的尺寸，包括：通过Wfin所标示的鳍宽度，通过Hfin所标示位于蚀刻的隔离部件204的上方的鳍高度；以及通过TSiGe所标示的鳍厚度。图3B示出了通过Lfin所标示的鳍长度。
在一实例中，鳍状衬底206为由在约25％和约50％之间的Ge组成的应变SiGe沟道层，并且该鳍状衬底具有在约100nm和约200nm之间的鳍长度Lfin，在约10nm和约20nm之间的鳍宽度Wfin，并且在约10nm和约40nm之间的鳍厚度TSiGe。
现在，参考图5，根据本发明的实施例示出了沿着线B-B′的图3C的半导体器件200的立体横截面图。应该注意，图5没有示出栅极208。器件200包括外延层220，该外延层位于鳍状衬底206的露出部分(例如应变SiGe沟道层的端部)的上方。在一实例中，栅电极208具有约200nm的宽度(即，沿着鳍状衬底206的纵轴)，并且隔离件230均具有约15纳米的长度。
在一实例中，如图4B和图5所示，应变SiGe沟道层由约50％Ge组成，并且具有约100nm的鳍长度Lfin，约100nm的鳍宽度Wfin，以及约10nm的位于至少两个隔离部件上方的鳍高度。对SiGe沟道层206的平均单轴向压缩应力水平进行建模，从而大于约3GPa。
如在图4B和图5的一个实施例中所示的，应变鳍状衬底206(例如，硅锗(SiGe)沟道层)位于衬底缓冲区域203的上方、在至少两个隔离部件204之间，以及垂直地基本上完全位于至少两个隔离部件204的上方。例如，根据本发明的一个方面，图4A示出了位于至少两个隔离部件204的上方的鳍状衬底206的一部分，并且根据本发明的另一方面，图4B示出了基本上完全位于至少两隔离部件204的上方的鳍状衬底206。在一实例中，图4B和图5进一步示出了通过Hfin所标示的蚀刻隔离部件204的上方的鳍高度基本上等于通过TSiGe所标示的鳍厚度。
在一实例中，沉积外延层220(例如，漏源区域)，从而覆盖鳍状衬底206的露出表面(例如，应变SiGe沟道层)，并且在另一实例中，沉积外延层220，从而覆盖没有通过栅极208和/或隔离件230掩盖(mask)的应变SiGe沟道层206的露出表面，包括鳍状衬底206的侧壁和顶面。在又一实例中，将外延层220的多部分沉积在蚀刻隔离部件204的多部分(例如，隔离部件的蚀刻氧化物)的上方。在又一实例中，外延层220由与衬底相同的材料组成，并且在一实例中，该外延层由硅组成。
使隔离部件凹进为外延层220的外延沉积提供了外形或模板。对于外延层220由硅组成的情况，发明人认为SiGe沟道适用于硅晶格结构并且弥补纵向应力分量的弛豫。优选地，外延层220通过弥补鳍状衬底206的纵向应力分量的弛豫来优化晶体管性能。
现在，参考图6，根据本发明的另一实施例示出了半导体器件300的立体横截面图。器件300包括：衬底202；多个(和至少两个)隔离部件204；以及多个鳍状衬底206(例如，应变硅锗(SiGe)沟道层)，位于衬底202的上方，和位于至少两个隔离部件204之间，并且垂直地位于至少两个隔离部件204的上方。横跨鳍状衬底206形成栅极208。在器件200中的类似标号的部件(例如，衬底202、隔离部件204、鳍状衬底206、以及栅极208)完全可应用在关于器件300的该实施例中，但是为了避免重复描述，这里可能没有重复描述。在该实施例中，器件300还包括锗衬底302，在该锗衬底的上方形成用于形成NMOS器件的相应SiGe沟道层。
现在，参考图7A至7D，根据本发明的实施例示出了在制造的各个阶段处的另一半导体器件400的立体横截面图。
图7A示出了半导体器件400，包括衬底402，至少两个隔离部件204，以及位于至少两个隔离部件204之间的鳍状衬底404、406。衬底402和隔离部件204基本上与上文关于器件200(图2A至5)所述的衬底202和隔离部件204类似，并且以上衬底202和隔离部件204的描述完全可应用于该实施例，但是为了避免重复描述，下文中可能不包括相关描述。在一实例中，鳍状衬底包括：位于衬底402的上方的第一鳍状衬底404和位于第一鳍状衬底404的上方的第二鳍状衬底406。鳍状衬底404、406位于隔离部件204之间。衬底402由第一半导体材料组成，第一鳍状衬底404由第二半导体材料组成，以及第二鳍状衬底406由第三半导体材料组成，以及在一实例中，衬底402、第一鳍状衬底404、以及第二鳍状衬底406可以均由硅(Si)、锗(Ge)、或者Si和Ge的组合组成。
在一实施例中，隔离部件204的介电材料可以形成在衬底402的上方，并且然后，沟槽可以限定在介电层中，延伸到衬底402的顶面。然后，如在美国申请第11/861,931号中所公开的，其全部内容结合于此作为参考，通过任何适当工艺，例如，通过SiGe或Ge冷凝技术或外延生长在沟槽内形成第一鳍状衬底404和第二鳍状衬底406的晶体材料。
图7B示出了蚀刻隔离部件204，从而露出鳍状衬底406的侧壁。可以将诸如干和/或湿蚀刻技术的各种蚀刻技术用于蚀刻隔离部件204。在一实例中，可以结合图案化光刻胶使用具有氟化蚀刻气体的氧化物蚀刻机。在另一实例中，可以使用各向异性RIE步骤(例如，使用Cl2或SF6作为蚀刻剂)。
图7C示出了形成外延层408，该外延层位于鳍状衬底406的露出部分的上方，例如，位于鳍状衬底406的顶面和侧壁上。在一实例中，外延层408基本上覆盖鳍状衬底406的所有露出部分。外延层408由第四半导体材料组成，并且在一实例中，该外延层可以由硅(Si)、锗(Ge)、或者Si和Ge的组成组成。
根据本发明的一方面，外延层408可以通过在任何适当外延沉积系统中的选择外延生长和诸如金属有机化合物化学汽相沉积(MOCVD)、常压CVD(APCVD)、低(或者降低)压CVD(LPCVD)、超高真空CVD(UHCVD)、分子束外延(MBE)、或者原子层沉积(ALD)的工艺来形成。在CVD工艺中，选择外延生长通常包括：将源气引入腔。源气可以包括至少一种前体气体和载气。例如，可以通过RF加热来加热反应腔，并且根据要形成的外延层的晶体材料的成分，腔中的生长温度可以从约300摄氏度至约900摄氏度的范围内变动。外延生长系统可以为单晶圆或者多晶圆组或线性反应器。
图7D示出了形成在外延层408的上方的栅极410。在该实施例中，栅极410形成在外延层408的正上方，包括外延层408的侧面和顶面，并且外延层408可以用作应变沟道层。栅极410可以基本上与上文关于图2D-3C所述的栅极208类似，并且以上栅极208的描述完全可应用于该实施例中，但是为了避免重复描述，下文可能不包括相关描述。
现在，参考图8A至8G、9A至9G、以及10A至10G，根据本发明的实施例示出了沿着线C-C′的图7D的半导体器件400的横截面图。如上文所述的，衬底402、鳍状衬底404、406、以及外延层408分别由第一半导体材料、第二半导体材料、第三半导体材料、以及第四半导体材料组成，并且第一半导体材料、第二半导体材料、第三半导体材料、以及第四半导体材料可以相同或者不同，并且第一半导体材料、第二半导体材料、第三半导体材料、以及第四半导体材料可以具有相同或者不同的晶格常数。在一实例中，衬底402、鳍状衬底404、406、以及外延层408可以均由硅(Si)、锗(Ge)、Si和Ge的组合、III-V族材料(例如，InGaAs、InAs、GaSb、InGaSb、AlAsSb)，或者其组合组成。图8A-8G、9A-9G、以及10A-10G分别根据以下表1、2、以及3示出了用于鳍状衬底和外延层的Si、Ge、以及SiGe的不同排列。在表1、2、以及3中，“r”前缀代表“弛豫”，“c”前缀代表“压缩应力”，以及“t”前缀代表“拉伸应力”。
表1
Figure BDA0001557510180000161
表2
Figure BDA0001557510180000171
表3
Figure BDA0001557510180000172
图8A示出了均具有衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406a的NMOS器件和PMOS器件。衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406a均由硅组成。PMOS器件还包括外延层408a，由SiGe组成并且具有压缩单轴向应变。外延层408a形成在鳍状衬底406a的顶面和侧面上。PMOS器件的外延层408a中的本征载流子迁移率(与Si相比较)(μ(本征))和应变(μ(应变))都增大。应变对于外延层的载流子迁移率具有累加效应。
图8B示出了均具有衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406b的NMOS器件和PMOS器件。衬底402a和第一鳍状衬底404a均由硅组成，并且第二鳍状衬底406b由弛豫SiGe组成。NMOS器件还包括外延层408b，由SiGe组成并且具有拉伸单轴向应变。外延层408b形成在鳍状衬底406b的顶面和侧面上。NMOS器件的外延层408b中的应变μ(应变)增大，并且在PMOS器件的鳍状衬底406b中的本征载流子迁移率μ(本征)增大。
图8C示出了均具有衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406b的NMOS器件和PMOS器件。衬底402a和第一鳍状衬底404a均由硅组成，并且第二鳍状衬底406b由弛豫SiGe组成。PMOS器件还包括外延层408c，由Ge组成并且具有压缩单轴向应变。外延层408c形成在鳍状衬底406b的顶面和侧面上。NMOS器件的鳍状衬底406b中的本征载流子迁移率μ(本征)增大，并且在PMOS器件的外延层408c中的本征载流子迁移率和应变μ(应变)均增大。
图8D示出了均具有衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406c的NMOS器件和PMOS器件。衬底402a和第一鳍状衬底404a均由硅组成，并且第二鳍状衬底406c由弛豫Ge组成。NMOS器件还包括外延层408d，由SiGe组成并且具有拉伸单轴向应变。外延层408d形成在鳍状衬底406c的顶面和侧面上。NMOS器件的外延层408d中的本征载流子迁移率μ(本征)和应变μ(应变)均增大，并且在PMOS器件的鳍状衬底406c中的本征载流子迁移率μ(本征)增大。
图8E示出了均具有衬底402a和第一鳍状衬底404a的NMOS器件和PMOS器件。NMOS器件还包括第二鳍状衬底406b，并且PMOS器件还包括第二鳍状衬底406a。衬底402a和第一鳍状衬底404a均由硅组成，第二鳍状衬底406b由弛豫SiGe组成，并且第二鳍状衬底406a由Si组成。NMOS器件还包括外延层408b，由Si组成并且具有拉伸单轴向应变，以及PMOS器件还包括外延层408a，由SiGe组成并且具有压缩单轴向应变。外延层408b和408a分别形成在鳍状衬底406b和406a的顶面和侧面上。NMOS器件的外延层408b中的应变μ(应变)增大，并且在PMOS器件的外延层408a中的本征载流子迁移率μ(本征)和应变μ(应变)均增大。
图8F示出了均具有衬底402a和第一鳍状衬底404a的NMOS器件和PMOS器件。NMOS器件还包括第二鳍状衬底406c，并且PMOS器件还包括第二鳍状衬底406a。衬底402a和第一鳍状衬底404a均由硅组成，第二鳍状衬底406c由弛豫Ge组成，并且第二鳍状衬底406a由Si组成。NMOS器件还包括外延层408d，由SiGe组成并且具有拉伸单轴向应变，以及PMOS器件还包括外延层408a，由SiGe组成并且具有压缩单轴向应变。外延层408d和408a分别形成在鳍状衬底406c和406a的顶面和侧面上。NMOS器件的外延层408d中的本征载流子迁移率μ(本征)和应变μ(应变)均增大，并且在PMOS器件的外延层408a中的本征载流子迁移率μ(本征)和应变μ(应变)均增大。
图8G示出了均具有衬底402a和第一鳍状衬底404a的NMOS器件和PMOS器件。NMOS器件还包括第二鳍状衬底406c，并且PMOS器件还包括第二鳍状衬底406b。衬底402a和第一鳍状衬底404a均由硅组成，第二鳍状衬底406c由弛豫Ge组成，并且第二鳍状衬底406b由弛豫SiGe组成。NMOS器件还包括外延层408d，由SiGe组成并且具有拉伸单轴向应变，以及PMOS器件还包括外延层408c，由Ge组成并且具有压缩单轴向应变。外延层408d和408c分别形成在鳍状衬底406c和406b的顶面和侧面上。NMOS器件的外延层408d中的本征载流子迁移率μ(本征)和应变μ(应变)均增大，并且在PMOS器件的外延层408c中的本征载流子迁移率μ(本征)和应变μ(应变)均增大。
图9A示出了均具有衬底402a和第一鳍状衬底404a的NMOS器件和PMOS器件。NMOS器件还包括第二鳍状衬底406a，并且PMOS器件还包括第二鳍状衬底406d。衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406a均由硅组成。第二鳍状衬底406d由SiGe组成并且具有压缩单轴向应变。PMOS器件的第二鳍状衬底406d中的本征载流子迁移率(与Si相比较)(μ(本征))和应变(μ(应变))均增大。
图9B示出了包括衬底402a、第一鳍状衬底404b、以及第二鳍状衬底406a的NMOS器件，和包括衬底402a、第一鳍状衬底404b、以及第二鳍状衬底406b的PMOS器件。衬底402a由硅组成，第一鳍状衬底404b和第二鳍状衬底406b均由弛豫SiGe组成，第二鳍状衬底406a由Si组成，并且具有拉伸单轴向应变。NMOS器件的第二鳍状衬底406a中的应变μ(应变)增大，并且在PMOS器件的第二鳍状衬底406b中的本征载流子迁移率μ(本征)增大。
图9C示出了包括衬底402a、第一鳍状衬底404b、以及第二鳍状衬底406b的NMOS器件，和包括衬底402a、第一鳍状衬底404b、以及第二鳍状衬底406e的PMOS器件。衬底402a由硅组成，第一鳍状衬底404b和第二鳍状衬底406b均由弛豫SiGe组成，和第二鳍状衬底406e由Ge组成，并且具有压缩单轴向应变。NMOS器件的第二鳍状衬底406b中的本征载流子迁移率μ(本征)增大，并且在PMOS器件的第二鳍状衬底406e中的本征载流子迁移率μ(本征)和应变μ(应变)均增大。
图9D示出了包括衬底402a、第一鳍状衬底404c、以及第二鳍状衬底406f的NMOS器件，和包括衬底402a、第一鳍状衬底404c、以及第二鳍状衬底406c的PMOS器件。衬底402a由硅组成，第一鳍状衬底404c和第二鳍状衬底406c均由弛豫Ge组成，和第二鳍状衬底406f由SiGe组成，并且具有拉伸单轴向应变。NMOS器件的第二鳍状衬底406f中的本征载流子迁移率μ(本征)和应变μ(应变)均增大，并且在PMOS器件的第二鳍状衬底406c中的本征载流子迁移率μ(本征)增大。
图9E示出了包括衬底402a、第一鳍状衬底404b、以及第二鳍状衬底406b的NMOS器件，和包括衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406d的PMOS器件。衬底402a和第一鳍状衬底404a均由硅组成，第一鳍状衬底404b和第二鳍状衬底406b均由弛豫SiGe组成，第二鳍状衬底406d由SiGe组成，并且具有压缩单轴向应变。NMOS器件的第二鳍状衬底406b中的应变μ(应变)增大，并且在PMOS器件的第二鳍状衬底406d中的本征载流子迁移率μ(本征)和应变μ(应变)均增大。
图9F示出了包括衬底402a、第一鳍状衬底404c、以及第二鳍状衬底406f的NMOS器件，和包括衬底402a、第一鳍状衬底404a、以及第二鳍状衬底406d的PMOS器件。衬底402a和第一鳍状衬底404a均由硅组成，第一鳍状衬底406c均由弛豫Ge组成，第二鳍状衬底406f由SiGe组成，具有拉伸单轴向应变，和第二鳍状衬底406d由SiGe组成，具有压缩单轴向应变。NMOS器件的第二鳍状衬底406f中的本征载流子迁移率μ(本征)和应变μ(应变)均增大，并且在PMOS器件的第二鳍状衬底406d中的本征载流子迁移率μ(本征)和应变μ(应变)均增大。
图9G示出了包括衬底402a、第一鳍状衬底404c、以及第二鳍状衬底406f的NMOS器件，和包括衬底402a、第一鳍状衬底404b、以及第二鳍状衬底406e的PMOS器件。衬底402a由硅组成，第一鳍状衬底404c由弛豫Ge组成，第一鳍状衬底406b由弛豫SiGe组成，第二鳍状衬底406f由SiGe组成，具有拉伸单轴向应变，以及第二鳍状衬底406e由Ge组成，具有压缩单轴向应变。NMOS器件的第二鳍状衬底406f中的本征载流子迁移率μ(本征)和应变μ(应变)均增大，并且在PMOS器件的第二鳍状衬底406e中的本征载流子迁移率μ(本征)和应变μ(应变)均增大。
图10A至10G分别示出了图9A至9G的NMOS和PMOS器件，包括在第二鳍状衬底的露出表面上外延生长的硅钝化层409，该第二鳍状衬底不是由硅组成。硅钝化可以通过降低界面陷阱密度来改善沟道/介电界面。
图10A示出了形成在由SiGe所组成，第二鳍状衬底406d的上方的硅钝化层409，该第二鳍状衬底具有压缩单轴向应变。图10B示出了形成在由弛豫SiGe所组成的第二鳍状衬底406b上方的硅钝化层409。图10C示出了形成在由弛豫SiGe所组成的第二鳍状衬底406b的上方和形成在由锗所组成的第二鳍状衬底406e的上方的硅钝化层409，该第二鳍状衬底406e具有压缩单轴向应力。图10D示出了形成在由SiGe组成的第二鳍状衬底406f的上方并且形成在由弛豫Ge组成的第二鳍状衬底406c的上方的硅钝化层409，该第二鳍状衬底406f拉伸单轴向应变。图10E示出了形成在由弛豫SiGe组成的第二鳍状衬底406b的上方和形成在由SiGe组成的第二鳍状衬底406d的上方的硅钝化层409，该第二鳍状衬底406d具有压缩单轴向应变。图10F示出了形成在由SiGe组成的第二鳍状衬底406f的上方和形成在由SiGe组成的第二鳍状衬底406d的上方的硅钝化层409，该第二鳍状衬底406f具有拉伸单轴向应变，该第二鳍状衬底406d具有压缩单轴向应变。图10G示出了形成在由SiGe组成的第二鳍状衬底406f的上方和形成在由Ge组成的第二鳍状衬底406e的上方的硅钝化层409，该第二鳍状衬底406f具有拉伸单轴向应变，该第二鳍状衬底406e具有压缩单轴向应变。
因此，可以利用沟道层材料和下层鳍状衬底材料的晶格失配在弛豫SiGe、Ge、或者Si鳍状衬底(例如，鳍状衬底406)的上方外延生长应变SiGe、Ge、或者Si沟道层(例如，外延层408)。如果选择SiGe、Ge、或者Si沟道材料，从而使得沟道材料为用于NMOS器件的拉伸应变和用于PMOS器件的压缩应变。应该注意，用于以上NMOS和PMOS器件的其他组合在本发明的范围内(例如，用于PMOS器件的Si上c-SiGe和用于NMOS器件的r-SiGe上的t-Si)。
优选地，可以将上述晶体管器件和制造方法容易地与标准CMOS工艺结合。此外，本发明允许弥补沟道层的纵向应力分量的弛豫，从而提供较高的单轴向压缩应力水平(例如，大于约3GPa)，这种弥补优化了晶体管性能。
因此，本发明提供了各种实施例。在一个实施例中，公开了半导体器件。半导体器件包括：衬底，包括至少两个隔离部件；鳍状衬底，设置在至少两个隔离部件之间和上方；以及外延层，设置在鳍状衬底的露出部分的上方。根据一方面，外延层可以位于鳍状衬底的顶面和侧壁上。根据另一方面，鳍状衬底可以基本上完全位于至少两个隔离部件的上方。
在又一实施例中，半导体器件包括：衬底，包括至少两个隔离部件；衬底缓冲区域，设置在至少两个隔离部件之间；以及鳍状衬底，设置在衬底缓冲区域的上方，在至少两个隔离部件之间，以及垂直地基本上完全位于至少两个隔离部件的上方。该器件还包括：源极/漏极外延层，设置在鳍状衬底的顶面和侧壁上。
本发明还提供了制造半导体器件的方法。在一个实施例中，方法包括：提供衬底，该衬底包括至少两个隔离部件；形成鳍状衬底，该鳍状衬底设置在至少两个隔离部件之间，以及垂直地设置在至少两个隔离部件上方；以及形成外延层，该外延层设置在鳍状衬底的露出部分上方。根据一方面，外延层可以沉积在鳍状衬底的顶面和侧壁上。根据另一方面，可以将鳍状衬底基本上完全沉积在至少两个隔离部件的上方。
尽管已经详细地描述了本发明的实施例，但本领域中的技术人员应该理解，可以在不背离本发明主旨和范围的情况下，做各种不同的改变，替换和更改。例如，用于衬底、鳍状衬底、以及外延层的其他材料，例如，III-V族材料也在本发明的范围内。因此，所以这样的改变，替换和更改旨在包括在如以下权利要求所限定的本发明的范围内。在权利要求中，手段加功能分句旨在覆盖实施所陈述的功能的本文所述的结构，并且不仅是结构的等同替换，而且是等效的结构。

Claims (17)

1.一种半导体器件，包括：
衬底，包括至少两个隔离部件；
衬底缓冲区域，设置在所述至少两个隔离部件之间；
鳍状衬底，设置在所述至少两个隔离部件之间以及上方，所述鳍状衬底包括弛豫材料，所述鳍状衬底设置在鳍状衬底缓冲区域的上方；以及
栅电极，设置在所述鳍状衬底上方，并且覆盖部分所述鳍状衬底，其中，所述鳍状衬底中未被所述栅电极覆盖的部分的底面高于所述至少两个隔离部件的顶面，所述鳍状衬底中未被所述栅电极覆盖的部分下方的所述衬底缓冲区域突出于所述至少两个隔离部件；
外延层，设置在所述鳍状衬底的露出部分上方，所述外延层包括设置在所述鳍状衬底的所述弛豫材料的至少三个表面上和所述衬底缓冲区域的突出于所述至少两个隔离部件的部分的侧面上的压缩应力半导体材料，所述外延层弥补所述鳍状衬底的弛豫，其中，所述栅电极不覆盖所述外延层；
其中，所述鳍状衬底具有形成PMOS器件的压缩单轴向应变，
或者其中，所述鳍状衬底具有形成NMOS器件的拉伸单轴向应变。
2.根据权利要求1所述的器件，其中，所述衬底、所述鳍状衬底、以及所述外延层中的每一个均包括：硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。
3.根据权利要求1所述的器件，其中，所述鳍状衬底垂直地完全设置在所述至少两个隔离部件上方。
4.根据权利要求1所述的器件，其中，所述外延层垂直地设置在所述至少两个隔离部件的蚀刻区域上方，并且设置在所述鳍状衬底的顶面和侧壁上。
5.根据权利要求1所述的器件，其中，所述外延层为由硅组成的钝化层。
6.根据权利要求1所述的器件，其中，所述鳍状衬底为应变的SiGe沟道层，由在25％和50％之间的Ge组成，具有在100nm和200nm之间的长度，在10nm和20nm之间的宽度，以及在10nm和40nm之间的厚度。
7.一种半导体器件，包括：
衬底，包括至少两个隔离部件；
衬底缓冲区域，设置在所述至少两个隔离部件之间；
鳍状衬底，设置在所述衬底缓冲区域上方，在所述至少两个隔离部件之间，并且垂直地完全设置在所述至少两个隔离部件上方；
栅电极，设置在所述鳍状衬底上方，并且覆盖部分所述鳍状衬底，其中，所述鳍状衬底中未被所述栅电极覆盖的部分的底面高于所述至少两个隔离部件的顶面，并且所述鳍状衬底中未被所述栅电极覆盖的部分下方的所述衬底缓冲区域突出于所述至少两个隔离部件；以及
源极/漏极外延层，设置在所述鳍状衬底的顶面和侧壁上，其中，所述栅电极不覆盖所述源极/漏极外延层；
其中，所述鳍状衬底具有沉积形成PMOS器件的压缩单轴向应变，
或者其中，所述鳍状衬底具有沉积形成NMOS器件的拉伸单轴向应变；
其中，所述鳍状衬底包括弛豫材料，所述外延层包括设置在所述鳍状衬底的所述弛豫材料的至少三个表面上和所述衬底缓冲区域的突出于所述至少两个隔离部件的部分的侧面上的压缩应力半导体材料，所述外延层弥补所述鳍状衬底的弛豫。
8.根据权利要求7所述的器件，其中，所述衬底、所述衬底缓冲区域、所述鳍状衬底、以及所述外延层中的每一个均包括：硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。
9.根据权利要求7所述的器件，其中，所述鳍状衬底为SiGe沟道层，由在25％和50％之间的Ge组成，具有在100nm和200nm之间的长度，在10nm和20nm之间的宽度，以及在10nm和40nm之间的厚度。
10.根据权利要求9所述的器件，其中，所述鳍状衬底由50％的Ge组成，具有100nm的长度，10nm的宽度，以及位于所述至少两个隔离部件上方10nm的高度。
11.根据权利要求7所述的器件，还包括：
隔离件，与所述栅电极的侧面相邻设置。
12.一种制造半导体器件的方法，所述方法包括：
提供衬底，所述衬底包括至少两个隔离部件；
形成鳍状衬底缓冲区域，所述鳍状衬底缓冲区域设置在所述至少两个隔离部件之间；
形成鳍状衬底，所述鳍状衬底设置在所述至少两个隔离部件之间并且在所述鳍状衬底的上方，并且垂直地设置在所述至少两个隔离部件上方，所述鳍状衬底的底面与所述至少两个隔离部件的顶面处于同一平面上；
形成栅电极，所述栅电极设置在所述鳍状衬底上方，并且覆盖部分所述鳍状衬底；
蚀刻所述至少两个隔离部件，使得所述鳍状衬底的露出部分下方的所述衬底缓冲区域突出于所述至少两个隔离部件；以及
形成外延层，所述外延层设置在所述鳍状衬底的露出部分上方，其中，所述鳍状衬底包括弛豫材料，所述外延层包括设置在所述鳍状衬底的所述弛豫材料的至少三个表面上和所述衬底缓冲区域的突出于所述至少两个隔离部件的部分的侧面上的压缩应力半导体材料，所述外延层弥补所述鳍状衬底的弛豫，其中，在形成所述半导体器件的栅极之后形成所述外延层；
所述方法还包括：
沉积所述鳍状衬底，从而具有形成PMOS器件的压缩单轴向应变，
或者，沉积所述鳍状衬底，从而具有形成NMOS器件的拉伸单轴向应变。
13.根据权利要求12所述的方法，其中，所述衬底、所述鳍状衬底、以及所述外延层中的每一个均包括硅(Si)、锗(Ge)、Si和Ge的组合、III-V族化合物、或者其组合。
14.根据权利要求12所述的方法，其中，所述外延层垂直地形成在所述至少两个隔离部件的蚀刻区域上方，并且形成在所述鳍状衬底的顶面和侧壁上。
15.根据权利要求12所述的方法，其中，将所述外延层沉积为由硅组成的钝化层。
16.根据权利要求12所述的方法，还包括：
各向异性地蚀刻所述至少两个隔离部件。
17.根据权利要求12所述的方法，还包括：
将所述鳍状衬底沉积为SiGe沟道层，由在25％和50％之间的Ge组成，具有在100nm和200nm之间的长度，在10nm和20nm之间的宽度，以及在10nm和40nm之间的厚度。
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