CN113764347B - 鳍式半导体器件的制备方法 - Google Patents

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Abstract

本发明提供了一种鳍式半导体器件的制备方法，包括：提供基底，所述基底包括PMOS区域和NMOS区域；刻蚀以去除所述PMOS区域的基底的部分厚度；在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层；在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层；研磨以去除部分厚度的所述第二掩模层；刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层；在所述NMOS区域形成所述NMOS管的鳍片及在所述PMOS区域形成所述PMOS管的鳍片；本发明减小了NMOS管的鳍片与PMOS管的鳍片的高度差。

Description

鳍式半导体器件的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种鳍式半导体器件的制备方法。
背景技术
鳍式场效应晶体管(Fin Field effect transistor，FinFET)是一种互补式金属氧化半导体场效应晶体管，包括垂直型的沟道结构，也称鳍片，鳍片两侧被栅极结构包围，FinFET结构使得器件更小，性能更高，鳍片式半导体器件已被广泛用在存储器和逻辑器件领域中。随着器件尺寸的不断缩减，为了提高鳍式场效应晶体管中的载流子迁移率，以提高该晶体管的性能，一般鳍式场效应晶体管中的PMOS管会采用锗硅形成鳍片，以提高PMOS管的载流子的迁移率，而NMOS管仍然采用硅形成鳍片，而硅和锗硅位于不同区域，若直接采用化学机械研磨同时对硅和锗硅的表面进行平坦化，易对硅和锗硅的表面造成损伤，并且导致锗硅和硅表面的平坦性较差，平坦性较差会导致PMOS管的鳍片和NMOS管的鳍片的高度存在差异，从而影响器件的工作速度。
发明内容
本发明的目的在于提供一种鳍式半导体器件的制备方法，以减小NMOS管的鳍片与PMOS管的鳍片的高度差。
为了达到上述目的，本发明提供了一种鳍式半导体器件的制备方法，包括：
提供基底，所述基底包括PMOS区域和NMOS区域，所述PMOS区域用于形成PMOS管，所述NMOS区域用于形成NMOS管；
刻蚀以去除所述PMOS区域的基底的部分厚度；
在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层；
在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层；
以所述第一掩模层为研磨停止层，研磨以去除部分厚度的所述第二掩模层；以及，
刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层，以使所述NMOS区域的基底的顶面与所述PMOS区域的鳍片材料层的顶面齐平，且刻蚀所述第一掩模层的速率、刻蚀所述第二掩模层的速率与刻蚀所述鳍片材料层的速率相等；以及，
刻蚀所述NMOS区域的基底和所述PMOS区域的鳍片材料层，以在所述NMOS区域形成所述NMOS管的鳍片及在所述PMOS区域形成所述PMOS管的鳍片。
可选的，所述基底的材质包括硅；和/或，所述鳍片材料层的材质包括锗硅。
可选的，采用干法刻蚀工艺刻蚀以去除所述第一掩模层、所述第二掩模层及所述NMOS区域的鳍片材料层刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层时，所述干法刻蚀工艺的刻蚀气体包括CF4和CHF3，所述CF4和所述CHF3的流量比例为5:1～10:1。
可选的，刻蚀以去除所述PMOS区域的基底的厚度为
Figure BDA0003251178000000021
可选的，在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层后，所述PMOS区域的鳍片材料层的顶面比所述NMOS区域的基底的顶面高
Figure BDA0003251178000000022
可选的，在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层时，所述第一掩模层的厚度为
Figure BDA0003251178000000023
所述第二掩模层的厚度为/>
Figure BDA0003251178000000024
可选的，所述第一掩模层的材质包括氮化硅，所述第二掩模层的材质包括氧化硅。
可选的，在刻蚀以去除所述PMOS区域的基底的部分厚度之前，在所述基底上形成氧化层；在刻蚀以去除所述PMOS区域的基底的部分厚度之后，去除所述氧化层，并清洗所述基底的表面。
可选的，所述氧化层的厚度为
Figure BDA0003251178000000025
可选的，在刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层的同时，刻蚀以去除所述NMOS区域的基底的部分厚度，且刻蚀以去除所述NMOS区域的基底的厚度为
Figure BDA0003251178000000031
在本发明提供的一种鳍式半导体器件的制备方法中，提供基底，所述基底包括PMOS区域和NMOS区域，所述PMOS区域用于形成PMOS管，所述NMOS区域用于形成NMOS管；刻蚀以去除所述PMOS区域的基底的部分厚度；然后在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层；在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层；进而，以所述第一掩模层为研磨停止层，研磨以去除部分厚度的所述第二掩模层，对所述第二掩模层进行研磨，减轻同时对不同的材质进行研磨时出现的平坦性较差的现象，以使研磨后所述第一掩模层的顶面和所述第二掩模层的顶面平坦度较好；刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层，以使所述NMOS区域的基底的顶面与所述PMOS区域的鳍片材料层的顶面齐平，且刻蚀所述第一掩模层的速率、刻蚀所述第二掩模层的速率与刻蚀所述鳍片材料层的速率相等，能够使所述第二掩模层、所述第一掩模层及所述鳍片材料层被等比例刻蚀，以使所述基底的顶面与所述鳍片材料层的顶面的平坦度较好；以及，刻蚀所述NMOS区域的基底和所述PMOS区域的鳍片材料层，以在所述NMOS区域形成所述NMOS管的鳍片及在所述PMOS区域形成所述PMOS管的鳍片，由于所述基底的顶面与所述鳍片材料层的顶面的平坦度较好，在形成NMOS管的鳍片与PMOS管的鳍片后，最终实现减小NMOS管的鳍片与PMOS管的鳍片的高度差。
附图说明
图1为本发明一实施例提供的鳍式半导体器件的制备方法的流程图；
图2A～2G为本发明一实施例提供的鳍式半导体器件的制备方法的相应步骤的剖面示意图；
其中，附图标记为：
10-基底；10A-NMOS区域；10B-PMOS区域；20-氧化层；30-鳍片材料层；41-第一掩模层；42-第二掩模层；51-NMOS管的鳍片；52-PMOS管的鳍片。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本实施例提供的鳍式半导体器件的制备方法的流程图。本实施例提供了一种鳍式半导体器件的制备方法，以减小NMOS管的鳍片与PMOS管的鳍片的高度差。请参考图1，所述鳍式半导体器件的制备方法包括：
步骤S1：提供基底，所述基底包括PMOS区域和NMOS区域，所述PMOS区域用于形成PMOS管，所述NMOS区域用于形成NMOS管；
步骤S2：刻蚀以去除所述PMOS区域的基底的部分厚度；
步骤S3：在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层；
步骤S4：在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层；
步骤S5：以所述第一掩模层为研磨停止层，研磨以去除部分厚度的所述第二掩模层；
步骤S6：刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层，以使所述NMOS区域的基底的顶面与所述PMOS区域的鳍片材料层的顶面齐平，且刻蚀所述第一掩模层的速率、刻蚀所述第二掩模层的速率与刻蚀所述鳍片材料层的速率相等；
步骤S7：刻蚀所述NMOS区域的基底和所述PMOS区域的鳍片材料层，以在所述NMOS区域形成所述NMOS管的鳍片及在所述PMOS区域形成所述PMOS管的鳍片。
图2A～2G为本实施例提供的鳍式半导体器件的制备方法的相应步骤的剖面示意图，下面结合图2A～2G对本实施例提供的鳍式半导体器件的制备方法进行详细的阐述。
请参考图2A，执行步骤S1：提供基底10，所述基底10包括PMOS区域10B和NMOS区域10A，所述PMOS区域10B用于形成PMOS管，所述NMOS区域10A用于形成NMOS管。
具体的，所述基底10的材质优选为硅，但不限于此材质。所述基底10包括所述PMOS区域10B和所述NMOS区域10A，所述PMOS区域10B用于形成PMOS管，在所述NMOS区域10A用于形成NMOS管。
进一步地，在所述基底10上形成氧化层20，所述氧化层20用于保护所述基底10，避免后续工艺对所述基底10造成损伤，在本实施例中，所述氧化层20的厚度可为
Figure BDA0003251178000000051
但不限于此厚度范围。
请参考图2B，执行步骤S2：刻蚀以去除所述PMOS区域10B的基底10的部分厚度。
具体的，在所述氧化层20上形成光刻胶层(图中未示出)，通过光刻对所述光刻胶层进行图形化以得到图形化的光刻胶层，所述图形化的光刻胶层上具有与所述基底10的PMOS区域10B对准的开口，以所述图形化的光刻胶层为掩膜刻蚀去除所述PMOS区域10B的基底10的部分厚度。在本实施例中，刻蚀去除所述PMOS区域10B的基底10的厚度可为
Figure BDA0003251178000000052
但不限于此厚度范围。
进一步地，在刻蚀以去除所述PMOS区域10B的基底10的部分厚度之后，去除所述氧化层20，并清洗所述基底10的表面。
请参考图2C，执行步骤S3：在所述PMOS区域10B和所述NMOS区域10A的所述基底10上保形地形成鳍片材料层30。
具体的，采用外延生长在所述PMOS区域10B和所述NMOS区域10A的所述基底10上保形地形成鳍片材料层30，所述PMOS区域10B的鳍片材料层30的顶面比所述NMOS区域10A的基底10的顶面高，以保证后续刻蚀工艺后，所述PMOS区域10B的鳍片材料层30的顶面和所述NMOS区域10A的基底10的顶面齐平且不会对所述NMOS区域10A的基底10的高度造成影响。在本实施例中，保形表示沿着所述PMOS区域10B和所述NMOS区域10A的所述基底10的轮廓形成所述鳍片材料层30，可等同于顺形、随形。在本实施例中，所述鳍片材料层30的材质优选为锗硅，但不限于此，还可为磷硅等。由于在所述PMOS区域10B中形成所述PMOS管，而所述PMOS管的载流子的迁移率低于所述NMOS管的载流子的迁移率，在器件尺寸缩减的情况下，为了提高所述PMOS管的载流子的迁移率，则采用锗硅形成所述PMOS管的鳍片，即采用锗硅形成所述PMOS管的沟道结构。在本实施例中，所述PMOS区域10B的鳍片材料层30的顶面比所述NMOS区域10A的基底10的顶面高
Figure BDA0003251178000000061
但不限于此范围。
请参考图2D，执行步骤S4：在所述鳍片材料层30上依次保形地形成第一掩模层41和第二掩模层42。
具体的，在所述鳍片材料层30上依次保形地形成所述第一掩模层41和所述第二掩模层42，其中所述第一掩模层41用于保护所述鳍片材料层30，避免在后续研磨工艺时，所述鳍片材料层30暴露，所述第二掩模层42用于被后续研磨工艺研磨；并且所述PMOS区域10B的第二掩模层42的顶面比所述NMOS区域10A的第一掩模层41的顶面高，以增加工艺窗口，在后续研磨工艺后以使所述NMOS区域10A的第一掩模层41的顶面和所述PMOS区域10B的第二掩模层42的顶面的平坦度较好。在本实施例中，保形表示沿着所述鳍片材料层30的轮廓依次形成所述第一掩模层41和所述第二掩模层42，可等同于顺形、随形。在本实施例中，所述第一掩模层41的材质优选为氮化硅，所述第二掩模层42的材质优选为氧化硅，后续工艺对氧化硅进行研磨时，更易控制氧化硅的研磨过程，但不限于上述材质，也可为其它材质。在本实施例中，在所述鳍片材料层30上依次保形地形成第一掩模层41和第二掩模层42时，所述第一掩模层41的厚度可为
Figure BDA0003251178000000062
所述第二掩模层42的厚度可为/>
Figure BDA0003251178000000063
但不限于此厚度范围。
请参考图2E，执行步骤S5：以所述第一掩模层41为研磨停止层，研磨以去除部分厚度的所述第二掩模层42。
具体的，研磨去除部分厚度的所述第二掩模层42，以使研磨停在所述NMOS区域10A的第一掩模层41上，且避免研磨过程中的研磨机台与所述鳍片材料层30接触。由于所述PMOS区域10B的第二掩模层42的顶面比所述NMOS区域10A的第一掩模层41的顶面高，以所述第一掩模层41为研磨停止层主要对所述第二掩模层42进行研磨，减轻同时对不同的材质进行研磨时出现的平坦性较差的问题，在研磨后所述第二掩模层42的顶面和所述第一掩模层41的顶面的平坦度较好。在研磨过程中，允许研磨触碰到所述第一掩模层41，且可以增加一定的过研磨量，所述第一掩模层41被研磨去除的厚度不超过
Figure BDA0003251178000000064
避免在研磨后对所述第二掩模层42的顶面和所述第一掩模层41的顶面的平坦度造成较大的影响。
请参考图2F，执行步骤S6：刻蚀以去除所述第一掩模层41、所述第二掩模层42、所述NMOS区域10A的鳍片材料层30及所述PMOS区域10B的部分厚度的鳍片材料层30，以使所述NMOS区域10A的基底10的顶面与所述PMOS区域10B的鳍片材料层30的顶面齐平，且刻蚀所述第一掩模层41的速率、刻蚀所述第二掩模层42的速率与刻蚀所述鳍片材料层30的速率相等。
具体的，采用干法刻蚀工艺刻蚀以去除所述第一掩模层41、所述第二掩模层42、所述NMOS区域10A的鳍片材料层30及所述PMOS区域10B的部分厚度的鳍片材料层30，在干法刻蚀工艺中，刻蚀所述第一掩模层41的速率、刻蚀所述第二掩模层42的速率与刻蚀所述鳍片材料层30的速率相等，能够使所述第二掩模层42、所述第一掩模层41及所述鳍片材料层30被等比例刻蚀，刻蚀的厚度相同。在刻蚀后，所述NMOS区域10A的基底10的顶面与所述PMOS区域10B的鳍片材料层30的顶面齐平，从而提升了所述NMOS区域10A的基底10的顶面与所述PMOS区域10B的鳍片材料层30的顶面的平坦度。在本实施例中，采用干法刻蚀工艺刻蚀以去除所述第一掩模层41、所述第二掩模层42、所述NMOS区域10A的鳍片材料层30及所述PMOS区域10B的部分厚度的鳍片材料层30时，采用的刻蚀气体包括CF4和CHF3，CF4和CHF3在刻蚀氮化硅、氧化硅和锗硅时，刻蚀速率相近，通过控制两种气体的流量比例，可以控制对氮化硅、氧化硅和锗硅的刻蚀速率，在本实施例中，所述CF4和所述CHF3的流量比例为5:1～10:1，但不限于上述的气体和流量比。为了将所述NMOS区域10A的鳍片材料层30完全去除，可以控制所述干法刻蚀工艺的刻蚀时间，使所述NMOS区域10A的基底被过刻蚀以去除部分厚度，过刻蚀去除所述NMOS区域10A的基底的厚度可为
Figure BDA0003251178000000071
但不限于此厚度范围。
请参考图2G，执行步骤S7：刻蚀所述NMOS区域10A的基底10和所述PMOS区域10B的鳍片材料层30，以在所述NMOS区域10A形成所述NMOS管的鳍片51及在所述PMOS区域10B形成所述PMOS管的鳍片52。
具体的，刻蚀所述NMOS区域10A的基底10和所述PMOS区域10B的鳍片材料层30以形成若干凸起，所述NMOS区域10A的凸起构成所述NMOS管的鳍片51，所述PMOS区域10B的凸起构成所述PMOS管的鳍片52，且所述NMOS管的鳍片51为所述NMOS管的沟道结构，所述PMOS管的鳍片52为所述PMOS管的沟道结构。
综上，在本发明提供的一种鳍式半导体器件的制备方法中，提供基底，所述基底包括PMOS区域和NMOS区域，所述PMOS区域用于形成PMOS管，所述NMOS区域用于形成NMOS管；刻蚀以去除所述PMOS区域的基底的部分厚度；然后在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层；在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层；进而，以所述第一掩模层为研磨停止层，研磨以去除部分厚度的所述第二掩模层，对所述第二掩模层进行研磨，减轻同时对不同的材质进行研磨时出现的平坦性较差的现象，以使研磨后所述第一掩模层的顶面和所述第二掩模层的顶面平坦度较好；刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层，以使所述NMOS区域的基底的顶面与所述PMOS区域的鳍片材料层的顶面齐平，且刻蚀所述第一掩模层的速率、刻蚀所述第二掩模层的速率与刻蚀所述鳍片材料层的速率相等，能够使所述第二掩模层、所述第一掩模层及所述鳍片材料层被等比例刻蚀，以使所述基底的顶面与所述鳍片材料层的顶面的平坦度较好；以及，刻蚀所述NMOS区域的基底和所述PMOS区域的鳍片材料层，以在所述NMOS区域形成所述NMOS管的鳍片及在所述PMOS区域形成所述PMOS管的鳍片，由于所述基底的顶面与所述鳍片材料层的顶面的平坦度较好，在形成NMOS管的鳍片与PMOS管的鳍片后，最终实现减小NMOS管的鳍片与PMOS管的鳍片的高度差。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种鳍式半导体器件的制备方法，其特征在于，包括：
提供基底，所述基底包括PMOS区域和NMOS区域，所述PMOS区域用于形成PMOS管，所述NMOS区域用于形成NMOS管；
刻蚀以去除所述PMOS区域的基底的部分厚度；
在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层；
在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层；
以所述第一掩模层为研磨停止层，研磨以去除部分厚度的所述第二掩模层；
刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层，以使所述NMOS区域的基底的顶面与所述PMOS区域的鳍片材料层的顶面齐平，且刻蚀所述第一掩模层的速率、刻蚀所述第二掩模层的速率与刻蚀所述鳍片材料层的速率相等；以及，
刻蚀所述NMOS区域的基底和所述PMOS区域的鳍片材料层，以在所述NMOS区域形成所述NMOS管的鳍片及在所述PMOS区域形成所述PMOS管的鳍片。
2.如权利要求1所述的鳍式半导体器件的制备方法，其特征在于，所述基底的材质包括硅；和/或，所述鳍片材料层的材质包括锗硅。
3.如权利要求2所述的鳍式半导体器件的制备方法，其特征在于，采用干法刻蚀工艺刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层时，所述干法刻蚀工艺的刻蚀气体包括CF4和CHF3，所述CF4和所述CHF3的流量比例为5:1～10:1。
4.如权利要求1所述的鳍式半导体器件的制备方法，其特征在于，刻蚀以去除所述PMOS区域的基底的厚度为
Figure FDA0003251177990000011
5.如权利要求1所述的鳍式半导体器件的制备方法，其特征在于，在所述PMOS区域和所述NMOS区域的所述基底上保形地形成鳍片材料层后，所述PMOS区域的鳍片材料层的顶面比所述NMOS区域的基底的顶面高
Figure FDA0003251177990000012
6.如权利要求1所述的鳍式半导体器件的制备方法，其特征在于，在所述鳍片材料层上依次保形地形成第一掩模层和第二掩模层时，所述第一掩模层的厚度为
Figure FDA0003251177990000021
所述第二掩模层的厚度为/>
Figure FDA0003251177990000022
7.如权利要求6所述的鳍式半导体器件的制备方法，其特征在于，所述第一掩模层的材质包括氮化硅，所述第二掩模层的材质包括氧化硅。
8.如权利要求1所述的鳍式半导体器件的制备方法，其特征在于，在刻蚀以去除所述PMOS区域的基底的部分厚度之前，在所述基底上形成氧化层；在刻蚀以去除所述PMOS区域的基底的部分厚度之后，去除所述氧化层，并清洗所述基底的表面。
9.如权利要求8所述的鳍式半导体器件的制备方法，其特征在于，所述氧化层的厚度为
Figure FDA0003251177990000023
10.如权利要求1所述的鳍式半导体器件的制备方法，其特征在于，在刻蚀以去除所述第一掩模层、所述第二掩模层、所述NMOS区域的鳍片材料层及所述PMOS区域的部分厚度的鳍片材料层的同时，刻蚀以去除所述NMOS区域的基底的部分厚度，且刻蚀以去除所述NMOS区域的基底的厚度为
Figure FDA0003251177990000024
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