CN116417346A - 半导体结构的形成方法 - Google Patents

半导体结构的形成方法 Download PDF

Info

Publication number
CN116417346A
CN116417346A CN202111679803.0A CN202111679803A CN116417346A CN 116417346 A CN116417346 A CN 116417346A CN 202111679803 A CN202111679803 A CN 202111679803A CN 116417346 A CN116417346 A CN 116417346A
Authority
CN
China
Prior art keywords
mask layer
forming
initial
layer
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111679803.0A
Other languages
English (en)
Inventor
王洪岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202111679803.0A priority Critical patent/CN116417346A/zh
Publication of CN116417346A publication Critical patent/CN116417346A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)

Abstract

一种半导体结构的形成方法，包括：提供衬底，所述衬底包括功能区；在所述衬底上形成初始掩膜层，所述初始掩膜层包括位于所述衬底上的初始第一掩膜层、以及位于初始第一掩膜层上的初始上层掩膜层；以所述初始掩膜层为掩膜，在所述功能区内形成沟槽；在形成沟槽后，去除所述功能区上的初始上层掩膜层，形成掩膜层；以所述掩膜层为掩膜，在沟槽内形成沟道结构；平坦化所述功能区上的沟道结构以及掩膜层，直至暴露出所述功能区表面，以形成沟道层。所述半导体结构的形成方法改善了平坦化工艺后半导体结构表面的平整度，从而提升了半导体器件的性能。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体结构的形成方法。
背景技术
随着半导体技术的发展，半导体器件的尺寸持续减小，鳍式场效应晶体管(FinFET)等三维结构的设计成为本领域关注的热点。鳍式场效应晶体管一般具有从衬底上向上垂直延伸的多个鳍部，所述鳍部中形成鳍式场效应晶体管的沟道，在鳍部上形成栅极结构，在栅极结构的两侧的鳍部中形成有源区和漏区。
随着半导体制造的技术节点进一步缩小，传统的硅沟道的载流子迁移率较低，已成为限制器件性能的重要因素。在pFET(p-channel MosFET)中，通过用硅锗代替硅形成硅锗/硅双沟道，可以有效地提高pFET沟道载流子迁移率，实现器件性能的提升。
然而，在现有技术下，在形成硅锗沟道时，通常会采用化学机械抛光(CMP)工艺对硅锗材料层进行平坦化处理，以去除多余部分的硅锗材料层，但是获得的硅锗沟道表面高度不均匀，导致表面平整度较差，从而影响器件性能。
发明内容
本发明解决的技术问题是，提供一种半导体结构的形成方法，以改善平坦化工艺后半导体结构表面的平整度，从而提升了半导体器件的性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括功能区；在所述衬底上形成初始掩膜层，所述初始掩膜层包括位于所述衬底上的初始第一掩膜层、以及位于初始第一掩膜层上的初始上层掩膜层；以所述初始掩膜层为掩膜，在所述功能区内形成沟槽；在形成沟槽后，去除所述功能区上的初始上层掩膜层，形成掩膜层；以所述掩膜层为掩膜，在沟槽内形成沟道结构；平坦化所述功能区上的沟道结构以及掩膜层，直至暴露出所述功能区表面，以形成沟道层。
可选的，所述初始上层掩膜层的材料包括氮化硅。
可选的，所述初始第一掩膜层的材料包括氧化硅。
可选的，所述功能区包括第一功能区和第二功能区。
可选的，所述沟槽包括位于第一功能区内的第一沟槽、以及位于第二功能区内的第二沟槽，所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度。
可选的，所述衬底还包括：位于所述功能区以外的边缘区。
可选的，所述掩膜层包括：初始第一掩膜层以及位于所述初始第一掩膜层上的上层掩膜层，所述上层掩膜层覆盖所述边缘区表面。
可选的，去除所述功能区上的初始上层掩膜层的方法包括：在所述初始上层掩膜层上形成图形化层，所述图形化层暴露出所述功能区上的初始上层掩膜层；以所述图形化层为掩膜蚀刻所述初始上层掩膜层，直至去除所述功能区上的初始上层掩膜层，以形成上层掩膜层。可选的，去除所述功能区上的初始上层掩膜层的方法还包括：在形成所述图形化层之前，在所述沟槽内形成牺牲层。
可选的，去除所述功能区上的初始上层掩膜层后，还包括：去除所述牺牲层。
可选的，所述沟道结构的材料包括硅锗。
可选的，所述沟道结构的形成方法包括选择性外延生长工艺。
可选的，平坦化所述功能区上的沟道结构以及掩膜层的方法包括：对所述功能区上的沟道结构以及掩膜层进行第一平坦化处理，直至所述沟道结构与所述掩膜层齐平；在进行第一平坦化处理后，进行第二平坦化处理。
可选的，第一平坦化处理的方法包括：化学机械抛光工艺。
可选的，所述第一平坦化处理对于沟道结构的去除速率大于所述第一平坦化处理对于所述功能区上的掩膜层的去除速率。
可选的，第二平坦化处理的方法包括：化学机械抛光工艺或干法蚀刻工艺。
可选的，所述第二平坦化处理对于所述沟道结构的去除速率与所述第二平坦化处理对于所述功能区上的掩膜层的去除速率的比值范围为0.8～1.2。
可选的，所述半导体结构的形成方法还包括：平坦化所述功能区上的沟道结构以及掩膜层后，在所述功能区上以及所述沟道层上形成外延层。
可选的，所述外延层的材料包括硅。
可选的，所述外延层的形成工艺包括外延生长工艺。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明的技术方案提供的半导体结构的形成方法中，在去除所述功能区上的初始上层掩膜层后，再形成所述沟道结构。因此，保证了去除所述功能区上的初始上层掩膜层的工艺不会影响后续形成的沟道结构，避免了所述沟道结构表面产生杂质薄膜，提升了沟道结构的平坦化工艺的效果，优化了沟道层的局部表面平整度以及全局表面平整度，从而提升了半导体结构形成过程的工艺窗口，提升了器件性能。
进一步，由于所述掩膜层包括初始第一掩膜层以及位于所述初始第一掩膜层上的上层掩膜层，所述上层掩膜层覆盖所述边缘区表面，因此，在形成所述沟道结构的过程中，所述掩膜层保护了边缘区表面，减少了所述沟道结构在边缘区表面的生长，从而减少了边缘区表面被污染的可能性；同时，在去除功能区上的初始上层掩膜层后，使暴露出的初始第一掩膜层仍保持较好的均匀性，因此，改善了后续形成的沟道结构的均匀性，并且提升了后续平坦化工艺的效果，从而提升了半导体结构形成过程的工艺窗口，改善了半导体器件的性能。
附图说明
图1至图4为一种半导体结构的形成过程的剖面示意图；
图5至图10是本发明一实施例的半导体结构的形成过程的剖面示意图。
具体实施方式
如背景技术所述，在对硅锗沟道结构进行平坦化工艺后，半导体结构表面高度不均匀，从而使半导体结构表面的平整度较差，因此降低了器件性能。
图1至图4为一种半导体结构的形成过程的剖面示意图。
请参考图1，提供衬底100；在所述衬底100上形成第一保护层101、以及位于第一保护层101上的第二保护层102；在所述衬底100内、第一保护层101内以及第二保护层102内形成第一沟槽(未图示)以及第二沟槽(未图示)，所述第一沟槽的开口宽度大于第二沟槽的开口宽度，所述第一沟槽和第二沟槽贯穿所述第二保护层102、第一保护层101并延伸至所述衬底100内；在所述第一沟槽内形成第一沟道结构103，在所述第二沟槽内形成第二沟道结构104。
请参考图2，去除所述第二保护层102，所述第一保护层101暴露出所述第一沟道结构103以及第二沟道结构104的顶部表面，且在暴露出的所述第一沟道结构103以及第二沟道结构104的表面形成氧化层105。
在去除所述第二保护层102后，平坦化所述第一沟道结构103、第二沟道结构104以及第一保护层101，直至暴露出所述衬底表面。平坦化所述第一沟道结构103、第二沟道结构104以及第一保护层101的过程如图3和图4所示。
请参考图3，图3为所述半导体结构在平坦化进行过程中的剖面示意图。在平坦化过程中，所述第一沟道结构103以及所述第二沟道结构104的顶部凸起部分，即区域A和区域C首先被平坦化，从而所述区域A和区域C上的氧化层105被去除，并暴露出部分所述第一沟道结构103和第二沟道结构104。
请参考图4，图4为所述半导体结构在平坦化完成后的剖面示意图。在平坦化后，所述第一沟道结构103顶部表面呈凸起状并高于衬底100顶部表面，所述第二沟道结构104顶部表面与所述衬底100顶部表面平齐。
由于所述第二掩膜层102的材料为氮化硅，在去除所述第二掩膜层102的工艺中，采用的蚀刻液包括双氧水，所述蚀刻液将所述第一沟道结构103以及第二沟道结构104表面氧化形成氧化层105。在平坦化过程中，所述第一沟道结构103和第二沟道结构104的顶部凸起部分(区域A和区域C)先被平坦化并去除了其上的氧化层105，而第一沟道结构103顶部的其他区域(如区域B)仍被氧化层105覆盖。从而，在第一沟道结构103中，区域B的平坦化速率小于区域A的平坦化速率，从而导致平坦化完成后，所述第一沟道结构103表面局部平整度较差，且其表面高于衬底100顶部表面。此外，由于所述第二沟道结构104的宽度小于所述第一沟道结构103的宽度，所述第二沟道结构104表面结构的差异不大，因此，所述第二沟道结构104表面各处的平坦化速率较均匀，在平坦化完成后，所述第二沟道结构104的顶部表面与所述衬底100顶部表面平齐，从而使所述第一沟道结构103的表面与第二沟道结构104的表面之间存在高度差，导致所述半导体结构的全局平整度较差，降低了器件性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，在去除所述功能区上的初始上层掩膜层后，再形成所述沟道结构。因此，保证了去除所述功能区上的初始上层掩膜层的工艺不会影响后续形成的沟道结构，避免了所述沟道结构表面产生杂质薄膜，提升了沟道结构的平坦化工艺的效果，优化了沟道层的表面平整度，从而提升了半导体结构形成过程的工艺窗口，改善了器件性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图10是本发明一实施例的半导体结构的形成过程的剖面示意图。
请参考图5，提供衬底200，所述衬底200包括功能区(未标示)、以及位于所述功能区以外的边缘区III。
所述衬底200的材料包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)等。在本实施例中，所述衬底200的材料为硅。
所述功能区用于为后续沟道结构的形成提供平台。所述功能区包括第一功能区I和第二功能区II。所述第一功能区I与第二功能区II用于形成不同尺寸的沟道结构，以满足器件不同的功能需求。
请继续参考图5，在所述衬底200上形成初始掩膜层201，所述初始掩膜层201包括位于所述衬底200上的初始第一掩膜层202、以及位于初始第一掩膜层202上的初始上层掩膜层203，所述初始掩膜层201内具有暴露出部分所述功能区表面的掩膜开口204。
所述初始掩膜层201用于后续形成沟槽以及沟道结构；此外，所述初始掩膜层201还用于保护功能区以外的衬底200在后续形成沟槽以及沟道结构的过程中不受污染。
具体的，在后续形成沟槽的过程中，所述初始上层掩膜层203保护了边缘区III的表面，同时，也保护了初始第一掩膜层202的完整性，从而在后续在形成沟道结构的过程中，减少了边缘区III被污染的可能性，从而提升了半导体结构形成过程的工艺窗口，改善了半导体器件的性能。
在本实施例中，形成所述初始掩膜层201的方法包括：在所述衬底200上形成初始掩膜材料层(未图示)；在所述初始掩膜材料层上形成图形化层(未图示)，所述图形化层暴露出部分所述功能区上的初始掩膜材料层；以所述图形化层为掩膜，蚀刻所述初始掩膜材料层，直至暴露出所述功能区表面，从而形成具有掩膜开口204的初始掩膜层201。
所述初始第一掩膜层202用作后续平坦化工艺的蚀刻停止层。此外，所述初始第一掩膜层202位于所述衬底200与所述初始上层掩膜层203之间，从而实现更好的应力匹配。
在本实施例中，所述初始上层掩膜层203为单层结构。所述初始上层掩膜层203的材料包括氮化硅。所述初始第一掩膜层202的材料包括氧化硅。
在其他实施例中，所述初始上层掩膜层为多层结构，从而使所述初始掩膜层对所述衬底的保护作用更强。
请参考图6，以所述初始掩膜层201为掩膜，在所述功能区内形成沟槽205。
所述沟槽205为沟道结构220的形成提供了空间。
在本实施例中，所述沟槽205包括位于第一功能区I内的第一沟槽206、以及位于第二功能区II内的第二沟槽207，所述第一沟槽206的开口宽度大于所述第二沟槽207的开口宽度。所述第一沟槽206以及第二沟槽207分别用于形成不同尺寸的沟道结构，以满足器件不同的功能需求。
在本实施例中，形成所述沟槽205的工艺包括干法蚀刻工艺。
在本实施例中，形成所述沟槽205后，对所述衬底200进行清洗处理，以去除所述蚀刻工艺中残留的杂质。
由于所述初始上层掩膜层203的存在，减少了所述蚀刻工艺对所述初始第一掩膜层202的影响，并减少了形成沟槽205后的清洗处理过程中，清洗液对初始第一掩膜层202的破坏，从而改善了初始第一掩膜层202的均匀性和完整性。
请参考图7，在所述沟槽205内以及掩膜开口204内形成牺牲层208。
所述牺牲层208填充满所述沟槽205以及掩膜开口204，从而在后续去除功能区上的初始上层掩膜层203的过程中，保护沟槽205形貌不受影响。
在本实施例中，所述牺牲层208的材料包括含碳材料。所述牺牲层208的形成工艺包括旋涂工艺。
所述牺牲层208的材料的流动性好，从而有利于形成较平整的表面，提升了后续形成于牺牲层208上的图形化层的均匀性。
在形成牺牲层208后，在所述初始上层掩膜层203上形成图形化层(未图示)，所述图形化层暴露出所述功能区上的初始上层掩膜层203。
在其他实施例中，在形成所述沟槽后，直接在所述初始上层掩膜层上形成图形化层。所述图形化层填充满所述沟槽和掩膜开口，且所述图形化层覆盖于所述初始上层掩膜层上，并暴露出所述功能区上的初始上层掩膜层。由于所述图形化层同时覆盖于所述沟槽内、掩膜开口内以及初始上层掩膜层上，从而不需要额外形成牺牲层，简化了工艺步骤。
请参考图8，以所述图形化层为掩膜蚀刻所述初始上层掩膜层203，直至去除所述功能区上的初始上层掩膜层203，以形成上层掩膜层213，所述上层掩膜层213覆盖所述边缘区III表面。所述初始第一掩膜层202以及所述上层掩膜层213构成掩膜层211。
由于去除所述功能区上的初始上层掩膜层203的工艺是在形成所述沟道结构之前完成，因此，保证了该工艺不会对后续形成的沟道结构造成影响，避免了所述沟道结构表面产生杂质薄膜，从而，提升了后续对沟道结构的平坦化工艺的效果，优化了功能区表面的平整度，从而提升了半导体结构形成过程的工艺窗口以及器件性能。
在去除所述功能区上的初始上层掩膜层203后，所述功能区上暴露出的初始第一掩膜层202仍保持较好的均匀性，从而使后续形成的沟道结构更均匀，并且改善了后续平坦化工艺的效果，提升了半导体结构形成过程的工艺窗口。
此外，在去除所述功能区上的初始上层掩膜层203后，边缘区III表面的初始上层掩膜层203仍被保留，以形成上层掩膜层213。在后续形成沟道结构、以及平坦化所述沟道结构的过程中，所述上层掩膜层213继续保护所述边缘区III不受污染，从而改善了器件性能。
具体的，在本实施例中，蚀刻所述初始上层掩膜层203的工艺包括干法蚀刻工艺。
在本实施例中，去除所述功能区上的初始上层掩膜层203后，去除所述牺牲层208。
由于在去除所述功能区上的初始上层掩膜层203的过程中，所述牺牲层208填充于所述沟槽205内，因此，在去除所述牺牲层208后，所述沟槽205的形貌保持完整。
请参考图9，以所述掩膜层211为掩膜，在沟槽205内形成沟道结构220。
在本实施例中，所述沟道结构220的顶部表面高于所述初始第一掩膜层202的顶部表面。
由于所述功能区上的初始第一掩膜层202结构均匀、完整，从而使所述沟道结构220均匀性较好、表面杂质少，且避免了沟道结构220形成于衬底200上位于沟槽205以外的区域表面。同时，由于所述边缘区III依旧由初始第一掩膜层202以及上层掩膜层213覆盖，因此，保护了边缘区III不受沟道结构220形成过程的影响，从而改善了器件性能。
在本实施例中，所述沟道结构220包括位于所述第一功能区I上的第一沟道结构221、以及位于所述第二功能区II上的第二沟道结构222。
由于所述第一功能区I内的第一沟槽206的开口宽度大于所述第二功能区II内的第二沟槽207的开口宽度，从而，所述第一沟道结构221的宽度大于所述第二沟道结构222的宽度，因此，为半导体器件提供了具有不同尺寸的沟道结构220，以满足器件不同的功能需求。
在本实施例中，所述沟道结构220的材料包括硅锗。所述沟道结构220的形成方法包括选择性外延生长工艺。
请参考图10，平坦化所述功能区上的沟道结构220以及掩膜层211，直至暴露出所述功能区表面，以形成沟道层230。
在本实施例中，所述沟道层230包括位于第一功能区I上的第一沟道层231、以及位于第二功能区II上的第二沟道层232。所述第一沟道层231由第一沟道结构221平坦化后形成，所述第二沟道层232由第二沟道结构222平坦化后形成。
在所述沟道结构220平坦化的过程中，由于所述沟道结构220的形貌完善，且表面杂质较少，因此，所述平坦化过程对于所述第一沟道结构221表面的各区域的平坦化速率较为均匀，从而，使平坦化后形成的第一沟道层231具有较优的局部表面平整度。此外，由于所述平坦化过程对于所述第一沟道结构221以及第二沟道结构222表面的平坦化速率较为均匀，因此，使平坦化后形成的第一沟道层231与第二沟道层232表面高度均匀，从而，使半导体器件内不同尺寸的沟道层230具有较优的全局表面平整度。通过优化所述沟道层230的局部表面平整度、以及全局表面平整度，从而提升了半导体结构形成过程的工艺窗口，改善了半导体器件的性能。
此外，在所述沟道结构220平坦化的过程中，所述初始第一掩膜层202用作蚀刻停止层。由于所述初始第一掩膜层202的均匀性较好，从而，进一步提升了所述平坦化工艺的效果，使平坦化完成后，所述功能区表面具有更好的平整度。
在本实施例中，平坦化所述功能区上的沟道结构220以及掩膜层的方法包括：对所述功能区上的沟道结构220以及掩膜层211进行第一平坦化处理，直至所述沟道结构220与所述掩膜层211齐平；在进行第一平坦化处理后，进行第二平坦化处理。
具体的，所述第一平坦化处理对于沟道结构220的去除速率大于所述第一平坦化处理对于所述功能区上的掩膜层211，即，初始第一掩膜层202的去除速率。因此，所述第一平坦化处理能够对沟道结构220进行针对性的快速去除，从而提升平坦化工艺的效率。
在本实施例中，第一平坦化处理的方法包括化学机械抛光工艺。
当所述第一平坦化处理将所述沟道结构220平坦化至与所述初始第一掩膜层202齐平时，进行所述第二平坦化处理。所述第二平坦化处理对于所述沟道结构220的去除速率与所述第二平坦化处理对于所述功能区上的初始第一掩膜层202的去除速率的比值范围为0.8～1.2。因此，所述第二平坦化处理能够更好的去除功能区上的初始第一掩膜层202，并且继续对所述沟道结构220进行平坦化，从而使平坦化完成后的沟道层230与功能区表面具有更优的平整度。
在其他实施例中，平坦化所述功能区上的沟道结构以及掩膜层的过程中，所述平坦化的速率始终均匀，从而简化了工艺步骤。
在本实施例中，在平坦化所述功能区上的沟道结构220以及掩膜层211后，在所述衬底200上以及所述沟道层230上形成外延层(未图示)。所述外延层用于保护所述沟道层230不受损伤和污染，同时，便于衔接半导体器件制造的后续工艺。
具体的，所述外延层的材料包括硅。所述外延层的形成工艺包括外延生长工艺。
在本实施例中，形成所述外延层后，去除所述功能区以外的衬底200表面的掩膜层211，以暴露出完整的衬底200表面。
具体的，去除所述功能区以外的衬底200表面的掩膜层211的方法包括湿法蚀刻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括功能区；
在所述衬底上形成初始掩膜层，所述初始掩膜层包括位于所述衬底上的初始第一掩膜层、以及位于初始第一掩膜层上的初始上层掩膜层；
以所述初始掩膜层为掩膜，在所述功能区内形成沟槽；
在形成沟槽后，去除所述功能区上的初始上层掩膜层，形成掩膜层；
以所述掩膜层为掩膜，在沟槽内形成沟道结构；
平坦化所述功能区上的沟道结构以及掩膜层，直至暴露出所述功能区表面，以形成沟道层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始上层掩膜层的材料包括氮化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始第一掩膜层的材料包括氧化硅。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述功能区包括第一功能区和第二功能区。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述沟槽包括位于第一功能区内的第一沟槽、以及位于第二功能区内的第二沟槽，所述第一沟槽的开口宽度大于所述第二沟槽的开口宽度。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底还包括：位于所述功能区以外的边缘区。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述掩膜层包括：初始第一掩膜层以及位于所述初始第一掩膜层上的上层掩膜层，所述上层掩膜层覆盖所述边缘区表面。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，去除所述功能区上的初始上层掩膜层的方法包括：在所述初始上层掩膜层上形成图形化层，所述图形化层暴露出所述功能区上的初始上层掩膜层；以所述图形化层为掩膜蚀刻所述初始上层掩膜层，直至去除所述功能区上的初始上层掩膜层，以形成上层掩膜层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述功能区上的初始上层掩膜层的方法还包括：在形成所述图形化层之前，在所述沟槽内形成牺牲层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述功能区上的初始上层掩膜层后，还包括：去除所述牺牲层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道结构的材料包括硅锗。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述沟道结构的形成方法包括选择性外延生长工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，平坦化所述功能区上的沟道结构以及掩膜层的方法包括：对所述功能区上的沟道结构以及掩膜层进行第一平坦化处理，直至所述沟道结构与所述掩膜层齐平；在进行第一平坦化处理后，进行第二平坦化处理。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，第一平坦化处理的方法包括：化学机械抛光工艺。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一平坦化处理对于沟道结构的去除速率大于所述第一平坦化处理对于所述功能区上的掩膜层的去除速率。
16.如权利要求13所述的半导体结构的形成方法，其特征在于，第二平坦化处理的方法包括：化学机械抛光工艺或干法蚀刻工艺。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二平坦化处理对于所述沟道结构的去除速率与所述第二平坦化处理对于所述功能区上的掩膜层的去除速率的比值范围为0.8～1.2。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：平坦化所述功能区上的沟道结构以及掩膜层后，在所述功能区上以及所述沟道层上形成外延层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述外延层的材料包括硅。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，所述外延层的形成工艺包括外延生长工艺。
CN202111679803.0A 2021-12-31 2021-12-31 半导体结构的形成方法 Pending CN116417346A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111679803.0A CN116417346A (zh) 2021-12-31 2021-12-31 半导体结构的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111679803.0A CN116417346A (zh) 2021-12-31 2021-12-31 半导体结构的形成方法

Publications (1)

Publication Number Publication Date
CN116417346A true CN116417346A (zh) 2023-07-11

Family

ID=87050158

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111679803.0A Pending CN116417346A (zh) 2021-12-31 2021-12-31 半导体结构的形成方法

Country Status (1)

Country Link
CN (1) CN116417346A (zh)

Similar Documents

Publication Publication Date Title
CN109786458B (zh) 半导体器件及其形成方法
CN110323267B (zh) 半导体结构及其形成方法
KR100546378B1 (ko) 리세스 채널을 가지는 트랜지스터 제조 방법
CN107346759B (zh) 半导体结构及其制造方法
US7015549B2 (en) Integrated circuit structures including epitaxial silicon layers that extend from an active region through an insulation layer to a substrate
KR20100080449A (ko) 역전된 ｔ자 모양의 핀들을 갖는 복수-게이트 트랜지스터들
CN113555285B (zh) 半导体结构的形成方法
US20140357039A1 (en) Method for the formation of a protective dual liner for a shallow trench isolation structure
US7829447B2 (en) Semiconductor structure pattern formation
CN109560046B (zh) 半导体结构及其形成方法
KR100487657B1 (ko) 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
CN113838934B (zh) 半导体结构及其形成方法
CN116417346A (zh) 半导体结构的形成方法
CN114464523A (zh) 半导体器件及其制造方法
CN113314605B (zh) 半导体结构及半导体结构的形成方法
CN110098150B (zh) 半导体结构及其形成方法
CN113871351A (zh) 半导体结构及其形成方法
CN112687622A (zh) 鳍式场效应晶体管的单扩散区切断结构及其形成方法
KR100801734B1 (ko) 반도체 소자의 리세스 채널용 트렌치 형성방법
CN116417406A (zh) 半导体结构的形成方法
CN113903807B (zh) 半导体结构及其形成方法
CN113745112B (zh) 半导体器件的形成方法
CN117153783A (zh) 半导体结构的形成方法
CN113903805B (zh) 半导体结构及其形成方法
CN111508842B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination