KR100741238B1 - 회로 디바이스를 포함하는 장치 및 그 장치의 제조 방법 - Google Patents

회로 디바이스를 포함하는 장치 및 그 장치의 제조 방법 Download PDF

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Abstract

PMOS 트랜지스터의 채널 영역 내에서의 최적 응력(strain)은 기판의 표면에 대해 비평면 관계(non-planar relationship)를 갖는 디바이스의 접합 영역 내의 실리콘 합금 재료에 의해 제공된다. 실리콘 합금 재료, 실리콘 합금 재료의 크기뿐만 아니라, 실리콘 합금 재료와 기판의 표면 사이의 비평면 관계는, 실리콘 합금 재료의 격자 간격과 기판의 격자 간격 사이의 차이가 기판 표면 상부뿐만 아니라 기판 표면 하부에서도 실리콘 합금 재료 내에 응력을 유발하여, 기판 채널 내의 최적 실리콘 합금에 의해 유도된 응력에 영향을 주도록 선택된다. 추가하여, 비평면 관계는, 실리콘 합금 재료에 걸쳐 형성된 서로 다른 격자 이격형 층(lattice spaced layers)에 의해 유발된 임의의 응력이 채널 영역 내의 응력에 대해 감소된 영향을 갖도록 선택될 수 있다.

Description

회로 디바이스를 포함하는 장치 및 그 장치의 제조 방법{PMOS TRANSISTOR STRAIN OPTIMIZATION WITH RAISED JUNCTION REGIONS}
본 발명은 회로 디바이스 및 회로 디바이스의 제조 및 구조에 관한 것이다.
기판 상의 회로 디바이스(예를 들면, 반도체(예를 들면, 실리콘) 기판 상의 집적 회로(IC) 트랜지스터, 저항(resistors), 캐패시터 등)의 증가된 성능은, 일반적으로 이러한 디바이스의 설계, 제조 및 동작 동안에 고려되는 주요 인자이다. 예를 들면, 상보형 금속 산화물 반도체(complementary metal oxide semiconductor : CMOS)에서 이용되는 것과 같은 금속 산화물 반도체(metal oxide semiconductor : MOS) 트랜지스터 반도체 디바이스의 설계 및 제조 또는 형성 동안에, 때때로 N형 MOS 디바이스(NMOS) 채널 내에서 전자의 이동성을 증가시키고, P형 MOS 디바이스(PMOS) 채널 내에서 양으로 하전된 정공(positive charged holes)의 이동성을 증가시키도록 요구된다.
여러 특성, 측면 및 이점은 이하의 상세한 설명, 첨부된 청구항 및 그에 따른 도면으로부터 보다 완전하게 명확해질 것이다.
도 1은 NMOS 및 PMOS 디바이스의 웰(well), 게이트 유전체 및 게이트 전극을 형성한 후 반도체 기판의 일부분에 대한 개략적인 단면도.
도 2는 NMOS 및 PMOS 디바이스의 측벽 스페이서 및 접합 영역을 형성한 후 도 1의 반도체 기판을 도시하는 도면.
도 3은 PMOS 접합 영역 공극(PMOS junction region voids)을 형성한 후 도 1의 반도체 기판을 도시하는 도면.
도 4는 실리콘 합금 재료를 PMOS 접합 영역 공극 내에 증착한 후 도 1의 반도체 기판을 도시하는 도면.
도 5는 NMOS 및 PMOS 디바이스의 확산 영역 및 게이트 전극 상에 실리사이드층을 형성한 후 도 1의 기판을 도시하는 도면.
도 6은 NMOS 및 PMOS 디바이스 상에 컨포멀 에칭 차단층을 형성한 후 도 1의 기판을 도시하는 도면.
도 7은 PMOS 디바이스에서 에칭 차단층을 제거한 후 도 1의 기판을 도시하는 도면.
도 8은 실리콘 합금 재료가 기판의 표면과 비평면(non-planar) 관계를 갖도록 접합 영역 내에 증착된 실리콘 합금 재료를 갖는 PMOS 디바이스를 구비한 CMOS 구조물을 형성하는 프로세스를 나타내는 흐름도.
도 1은 NMOS 디바이스 및 PMOS 디바이스의 웰(well), 게이트 유전체 및 게이트 전극을 형성한 후 반도체 기판의 일부분에 대한 개략적인 단면도이다. 장치(100)(예를 들면, 하나 이상의 CMOS 구조물 등)는 기판 또는 에피택셜층(102) 내에 형성된 얕은 트렌치 격리 구조물(shallow trench isolation structures)(110) 등과 같은 격리 구역(isolation areas)에 의해 정의된 활성 영역 또는 셀 영역(cell regions)을 갖는 실리콘 기판 등과 같은 반도체 기판(102) 또는 반도체 기판의 에피택셜층을 포함한다. 예를 들면, 기판(102)은 단결정 실리콘으로부터 형성 또는 성장될 수 있고, 얕은 트렌치 격리(shallow trench isolation : STI) 구조물(110)은 (트렌치 에칭을 이용하여) 영역을 정의하고, 트렌치 개구(trench openings) 내에 실리콘 이산화물(SiO2) 유전체를 성장 또는 증착(예를 들면, 도 1에 도시된 바와 같이 높이 H까지 형성됨)함으로써 형성될 수 있다. 실시예에서, STI 구조물(110)은 개별적인 트랜지스터 디바이스(예를 들면, CMOS 구조물의 NMOS 및 PMOS 디바이스 등)에 대한 활성 영역 또는 셀 영역을 정의한다.
도 1은 또한 STI 구조물(110)에 의해 정의된 개별 활성 영역 또는 셀 영역 내에 형성된 P형 웰(105) 및 N형 웰(115)을 도시한다. 예를 들면, P형 웰(105)은 기판(102)의 제 1 영역 내에 형성되는 한편, N형 웰(115)은 기판(102)의 제 2 영역 내에 형성된다. P형 웰(105)은 붕소(B) 및/또는 알루미늄(Al) 등과 같은 도펀트(dopant)를, N형 디바이스로 지정된 기판(102)의 소정 영역 내에 도입하는 것 등에 의해 형성된다. N형 웰(115)은 P형 디바이스로 지정된 기판(102)의 소정 영역 내에 비소(As), 인(P), 및/또는 안티몬(Sb) 등과 같은 도펀트를 도입함으로써 형성된다. P형 웰(105) 및 N형 웰(115)은 각각 CMOS 회로의 NMOS 디바이스 및 PMOS 디바이스의 일함수(work functions)에 대응하는 일함수를 가질 수 있다. STI 구조물(110) 및 웰(105, 115)의 형성, 크기 및 두께(예를 들면, 깊이)에 대한 관행은 본 기술 분야에서 알려져 있고, 그에 따라 본 명세서에서 추가적으로 제시되지 않는다.
도 1은 기판(102)의 표면(136) 상에 게이트 유전층 및 게이트 전극층을 형성하고, 게이트 유전층 및/또는 게이트 전극층의 후속적인 패터닝 또는 원치 않는 부분의 제거 후의 기판(102)을 도시한다. 예를 들면, 도시된 바와 같이 게이트 유전체(120)는 성장 또는 증착될 수 있다. 전형적으로 기판(102) 상에 열적 기법(thermal techniques)에 의해 성장되는 게이트 유전 재료의 일례로는 SiO2가 있다. SiO2에 추가하여, CDO(carbon doped oxide), CBN(cubic boron nitride), PSG(phosphosilicate glass), 실리콘 질화물(Si3N4), FSG(fluorinated silicate glass), 실리콘 탄화물(SiC) 등과 같은 다른 게이트 유전체도 CMOS 트랜지스터 디바이스를 더욱 최적화하기 위해 이용될 수 있다는 것을 이해할 것이다. 예를 들면, 예를 들면, 원하는 경우에 게이트의 캐패시턴스를 증가시키기 위해서, 예컨대 높은 유전 상수를 갖는 게이트 유전 재료를 이용할 수 있다. 게이트 유전체(120)의 형성, 크기 및 두께(예를 들면, 높이)에 대한 관행은 본 기술 분야에서 알려져 있고, 그에 따라 본 명세서에서 추가적으로 설명하지 않는다.
도 1은 게이트 유전체(120)에 대한 증착 등에 의해 기판(102)의 표면 위의 게이트 전극(130, 132)을 포함하는 구조물을 도시한다. NMOS 게이트 전극(130) 및 PMOS 게이트 전극(132)은 각각 예를 들면, 150-2000옴스트롱(예를 들면, 15-200 나노미터(nm))의 두께까지 증착될 수 있다. 따라서, NMOS 게이트 전극(130) 및 PMOS 게이트 전극(132)의 두께는 각각 크기 조절 가능하고, 디바이스 성능에 관련된 집적 관점에 따라서 선택되거나 결정될 수 있다. NMOS 게이트 전극(130)은 N형 디바이스의 일함수에 대응하는 일함수를 갖는다. PMOS 게이트 전극(132)은 P형 디바이스의 일함수에 대응하는 일함수를 갖는다. 실시예에서, NMOS 게이트 전극(130) 및 PMOS 게이트 전극(132)은 각각 화학 기상 증착(CVD)에 의해 실리콘 증착된 다음, 각각 도핑되어 N형 및 P형 재료를 형성하는데, 이러한 도핑은 각각 N형 웰(115) 및 P형 웰(105)의 N형 및 P형 재료의 형성과 관련하여 상술되어 있다. 예를 들면, NMOS 게이트 전극(130)은 대응하는 NMOS 접합 영역(예를 들면, 도 2에 도시된 NMOS 접합 영역(203) 등)이 도핑되는 것과 동시에 도핑될 수 있고, PMOS 게이트 전극(132)은 PMOS 접합 영역(예를 들면, 도 2에 도시된 PMOS 접합 영역(204) 등)이 도핑되는 것과 동시에 도핑될 수 있다. NMOS 게이트 전극(130) 및 PMOS 게이트 전극(132)의 형성, 크기(예를 들면, 게이트 전극을 피복하는 게이트 유전체(120)의 면적) 및 추가적인 두께(예를 들면, 높이)에 대한 관행은 본 기술 분야에서 알려져 있고, 그에 따라 본 명세서에서는 추가적으로 설명되지 않는다.
도 1은 NMOS 게이트 전극(130) 및 PMOS 게이트 전극(132)의 정의된 부분 위에 마스크층을 패터닝하고, 마스크에 의해 피복되지 않은 원치 않는 노출된 부분을 에칭으로 제거하는 것 등에 의해, 게이트 유전체(120) 및 NMOS 게이트 전극(130)과 PMOS 게이트 전극(132)의 원치 않는 부분을 제거한 후의 기판을 추가적으로 도시한다. 예를 들면, 게이트 유전체(120) 및 하나 이상의 타입의 게이트 전극 재료의 원치 않는 부분을 패터닝하여, 플라즈마 에천트, 스퍼터 에천트 및/또는 염소 기반의 에칭 화학제 등과 같은 통상적인 기법을 이용하는 패터닝에 의해 NMOS 디바이스(103) 상에 게이트 유전체(120) 및 NMOS 게이트 전극(130)을 형성하고, PMOS 디바이스(104) 상에 게이트 유전체(120) 및 PMOS 전극(132)을 형성한다. NMOS 및 PMOS 디바이스 내에서 게이트 유전체 및 게이트 전극의 마스킹 및/또는 제거는 동시에 실행되거나 본 기술 분야에서 잘 알려진 별개의 패터닝, 마스킹 및/또는 에칭 동작으로 실행될 수 있으므로, 본 명세서에서는 추가적으로 설명되지 않는다. 예컨대, 실시예에 따르면, NMOS 게이트 전극(130) 및 PMOS 게이트 전극(132)은 CVD에 의해 증착된 다음 마스킹되고 에칭된 폴리실리콘이다.
도 2는 NMOS 및 PMOS 디바이스의 측벽 스페이서 및 접합 영역을 형성한 후 도 1의 반도체 기판을 도시한다. 도 2는 NMOS 게이트 전극(130) 및 PMOS 게이트 전극(132) 주위에 각각 통합되어, 트랜지스터 디바이스의 각각의 전극을 격리하는 적절한 유전체로 형성될 수 있는 NMOS 게이트 격리 스페이서(213) 및 PMOS 게이트 격리 스페이서(214)를 도시한다. 예를 들면, 도 1에 도시된 게이트 유전체(120) 및 NMOS 게이트 전극(130) 구조물의 측벽을 따라서 유전 재료(게이트 유전체(120)와 관련하여 상술된 유전 재료와 유사함)를 증착하고, NMOS 및 PMOS 게이트 전극 (120, 130)과 관련하여 상술된 패터닝 및 에칭 기법 등에 의해 형성 또는 증착된 유전 재료를 패터닝 및 에칭하여 NMOS 게이트 격리 스페이서(213)를 생성하는 것에 의해 NMOS 게이트 격리 스페이서(213)를 형성할 수 있다. 마찬가지로, PMOS 게이트 격리 스페이서(214)는 PMOS 게이트 전극(132) 주위에 통합되어 트랜지스터 디바이스의 각각의 전극을 절연하는 적합한 유전 재료로 형성될 수 있다. 예를 들면, PMOS 게이트 격리 스페이서(214)는 NMOS 게이트 격리 스페이서(213)의 형성과 관련하여 상술된 것과 동일한 재료 및 동일한 방법을 이용하여 형성될 수 있다. NMOS 게이트 격리 스페이서(213)는 PMOS 게이트 격리 스페이서(214)와 동일한 재료 또는 상이한 재료로 이루어질 수 있다는 것을 인식해야 한다. 일실시예에서, NMOS 게이트 격리 스페이서(213) 및 PMOS 게이트 격리 스페이서(214)는 SiO2로 이루어진다. 또한, NMOS 게이트 격리 스페이서(213) 및 PMOS 게이트 격리 스페이서(214) 등과 같은 게이트 격리 스페이서의 형상, 크기 및 두께를 형성하는 공정은 본 기술 분야에서 알려져 있고(예를 들면, 이러한 게이트 격리 스페이서는 때때로 "측벽 스페이서" 또는 "쇼울더 스페이서(shoulder spacers)"로서 지칭됨), 그에 따라 본 명세서에서 추가적으로 설명되지 않는다.
도 2는 접합 임플랜트(예를 들면, N형 접합 영역(203)에 대해서는 비소, 인, 및/또는 안티몬으로, P형 접합 영역(204)에 대해서는 붕소 및/또는 알루미늄으로 임플랜팅하는 등)에 의해 형성될 수 있고, 추가적으로 대응하는 타입의 팁 임플랜트(tip implants)를 포함할 수 있는 NMOS 접합 영역(203) 및 PMOS 접합 영역(204)( 예를 들면, 또한 "소스-드레인 영역" 또는 "확산 영역"으로도 지칭됨)을 도시한다. 그러므로, NMOS 접합 영역(203)은 P형 웰(105)의 부분을 도핑하여 이러한 접합 영역을 형성함으로써 형성될 수 있다. 예를 들면, NMOS 접합 영역(203)은 N형 웰(115)의 N형 재료를 형성하기 위해 도핑하는 것과 관련하여 상술된 바와 같이, NMOS 접합 영역(203) 내에 N형 재료를 형성하기 위해 P형 웰(105)의 재료를 도핑하는 것 등에 의해, NMOS 디바이스의 특성에 따라 형성될 수 있다. 또한, PMOS 접합 영역(204)은 N형 웰(115)의 부분을 도핑하여 이러한 접합 영역을 형성하는 것 등에 의해 형성될 수 있다. 예를 들면, N형 웰(115)의 부분은 P형 웰(105)의 P형 재료를 형성하기 위해 도핑하는 것과 관련하여 설명된 바와 같은 도핑에 의해 도핑되어 PMOS 디바이스의 특성에 따라 PMOS 접합 영역(204) 내에 P형 재료를 형성할 수 있다.
추가하여, 상술된 바와 같이 실시예에 따르면, 대응하는 팁 임플랜트가 접합 영역 내에 포함되거나 접합 영역과 통합될 수 있다. 예를 들면, NMOS 접합 영역(203)은 또한 NMOS 게이트 전극(130)에 인접한 NMOS 접합 영역(203) 내에 채널을 향하는 각도로 비소, 인, 및/또는 안티몬을 임플랜팅하는 것 등과 같은 추가적인 N형 도핑을 포함할 수 있다. 또한, 예를 들면, PMOS 접합 영역(204)은 PMOS 게이트 전극(132)에 인접한 PMOS 접합 영역(204) 내에 붕소 및/또는 알루미늄을 임플랜팅하는 것 등과 같은 추가적인 P형 경사 도핑(P-type angled doping)을 포함할 수 있다.
보다 구체적으로, 실시예는 인으로 P형 웰(105)을 도핑하고, NMOS 전극(130)에 인접한 P형 웰(105)의 영역을 인으로 추가적으로 후속 도핑하여 팁 임플랜트를 형성하는 것에 의해 NMOS 접합 영역(203)을 형성하는 것을 포함한다. 또한, 실시예는 붕소로 N형 웰(115)을 도핑하고, PMOS 게이트 전극(132)에 인접한 N형 웰(115)의 부분을 붕소로 추가적으로 후속 도핑하여 P형 팁 임플랜트를 형성하는 것에 의해 PMOS 접합 영역(205)을 형성하는 것을 포함한다.
N형 웰(115)의 N형 재료를 형성하기 위해 도핑하는 것과 관련하여 상술된 것과 같은 도핑에 의해 NMOS 스페이서(213)의 형성 이전 또는 이후에 P형 웰(105)의 부분을 팁 임플랜트로 도핑하여 N형 재료를 형성할 수 있다. 마찬가지로, 도 2는 N형 웰(115)의 부분을 도핑하여 팁 임플랜트를 형성하는 것 등에 의해 형성될 수 있는 PMOS 팁 임플랜트(204)를 도시한다. 예를 들면, P형 웰(105)의 P형 재료를 형성하기 위해 도핑하는 것과 관련하여 상술된 바와 같은 도핑 등에 의해, PMOS 스페이서(214)의 형성 이전 또는 이후에 N형 웰(115)의 부분을 약하게 도핑하여 P형 재료를 형성할 수 있다. 실시예에 따르면, NMOS 게이트 격리 스페이서(213), PMOS 게이트 격리 스페이서(214), NMOS 접합 영역(203) 및/또는 PMOS 접합 영역(204)의 형성은 요구되는 디바이스의 특성에 따라 이루어지는 바와 같이 임의의 적절한 순서대로 발생할 수 있다. NMOS 접합 영역(203) 및 PMOS 접합 영역(204)의 형성, 크기 및 두께(예를 들면, 깊이)에 대한 관행, 팁 임플랜트를 추가적으로 포함하는 것에 대한 관행은, 본 기술 분야에서 알려져 있으므로, 본 명세서에서 추가적으로 설명하지 않는다.
도 3은 PMOS 접합 영역 공극을 형성한 후에 도 1의 반도체 기판을 도시한다. 도 3은 PMOS 접합 영역(204)의 일부분 또는 전체 및/또는 N형 웰(115)의 부분(예를 들면, PMOS 게이트 전극(132)에 인접한 N형 웰(115)의 부분 등)을 제거함으로써 형성될 수 있는 제 1 PMOS 접합 영역 공극(340) 및 제 2 PMOS 접합 영역 공극(360)을 도시한다. 실시예에 따르면, 제 1 공극(340) 및 제 2 공극(360)은 표면(136)의 여러 표면 영역에서 형성될 수 있고, STI(110)와, 이러한 디바이스의 PMOS 게이트 전극(132) 아래의 채널의 유효 폭 사이의 공간 내의 N형 웰(115) 내에서 여러 치수(예를 들면, 도 3에 도시된 바와 같은 깊이(D) 및 폭(W)과, 도시되지는 않았으나 도 3의 단면도에 수직하게 연장된 너비(E) 등)로 형성될 수 있다. 예를 들면, 실시예에서, 제 1 공극(340) 및 제 2 공극(360)은 표면(136) 아래로 50nm와 200nm 사이의 범위의 깊이(D) 및 90nm와 270nm 사이의 범위 내의 폭(W)으로 형성될 수 있다. 실시예에서, 게이트 길이의 1배와 3배 사이가 되게 하는 것 등과 같이 게이트 길이에 따라서 폭(W)의 크기가 조정될 수 있다는 것을 이해할 것이다. 추가적으로, 실시예에서, 제 1 공극(340) 및 제 2 공극(360)은 표면(136) 아래로 20nm와 250nm 사이의 범위의 깊이까지 형성되어, 제 1 공극(340) 및 제 2 공극(360) 내에 실리콘 합금을 표면(136)과 비평면 상태인 높이(예를 들면, 표면(136) 위로 연장되는 높이 등)까지 증착하는 것에 의해 요구되는 PMOS 및/또는 CMOS 구조물(예를 들면, 도 6 또는 도 7의 우측에서 디바이스에 의해 도시된 바와 같은 요구되는 PMOS 또는 구조물(600 또는 700)에 의해 도시된 바와 같은 요구되는 CMOS 등)의 특성에 따라서 충분히 작동되는 PMOS 디바이스를 제공한다.
예를 들면, 제 1 PMOS 접합 영역 공극(340) 및 제 2 PMOS 접합 영역 공극(360)은 동시에 형성되거나, 개별적인 패터닝, 에칭, 및/또는 리세스 에칭(recess etching)(예를 들면, 전극(130, 132)의 원치 않는 부분의 제거와 관련하여 상술됨)에 의해 NMOS 및 PMOS 디바이스의 동작에 따라서 여러 원하는 크기 및 깊이 특징을 갖도록 형성될 수 있고, 이들은 본 기술 분야에서 알려져 있으므로 본 명세서에서 추가적으로 설명하지 않는다. 추가하여, 실시예는 제 1 접합 영역에 인접한 기판의 표면(예를 들면, 제 1 PMOS 접합 영역 공극(340) 등)이 제 1 기판 측벽 표면(342)을 정의하고, 제 2 접합 영역에 인접한 기판의 표면(예를 들면, 제 2 PMOS 접합 영역 공극(360) 등)이 제 2 기판 측벽 표면(362)을 정의한다는 사실을 포함한다.
도 4는 실리콘 합금 재료를 PMOS 접합 영역 공극(예를 들면, 제 1 PMOS 접합 영역 공극(340) 및 제 2 PMOS 접합 영역 공극(360) 등) 내에 증착한 후에 도 1의 반도체 기판을 도시한다. 도 4는 제 1 PMOS 접합 영역 공극(340) 내에 배치된 실리콘 합금 재료(470) 및 제 2 PMOS 접합 영역 공극(360) 내에 배치된 실리콘 합금 재료(480)를 도시하고, 결과적인 제 1 접합 영역의 표면(472)은 기판의 표면(136)과 비평면 관계를 갖고, 결과적인 제 2 접합 영역의 표면(482)은 또한 기판의 표면(136)과 비평면 관계를 갖는다. 실리콘 합금 재료(470, 480)는 제 1 및 제 2 PMOS 접합 영역 공극(340, 360) 내에 각각 배치된 적합한 실리콘 합금 재료로 형성되어, 실리콘 합금 재료(470)와 실리콘 합금 재료(480) 사이의 N형 웰 재료(115)의 영역 내에서 디바이스의 실행 동안의 응력(494)(예를 들면, PMOS 채널로 지칭될 수 있는 영역 내의 응력 등)을 유발할 수 있다. 응력(494)을 유발하기 위해 이용될 수 있는 적합한 실리콘 합금 재료는 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 중 하나 이상을 포함하고, 붕소 및/또는 알루미늄 중 하나 이상으로 도핑될 수도 있다. 예를 들면, 실리콘 합금 재료(470, 480)는 N형 웰(115)의 기판 재료의 격자 간격과 상이한 실리콘 합금 격자 간격을 갖는 재료를 포함할 수 있다. 보다 구체적으로, PMOS 디바이스의 동작에서, 실리콘 합금 재료(470, 480)는 웰 재료 내에서 압축력을 유발하거나, N형 웰(115)의 영역 내에서는 해당 영역 내에서 N형 웰(115)의 격자 간격보다 더 큰 격자 간격인 격자 간격을 갖는 실리콘 합금(470, 480)에 의해 유발된 응력(494)만큼의 압축 응력을 유발한다.
또한, 실시예에 따르면, 실리콘 합금 재료(470, 480)는 관찰되는 기판의 상부 표면(예를 들면, 표면(136))보다 위쪽에 있는 제 1 접합 영역(472)의 표면 및 제 2 접합 영역(482)의 표면을 가진다. 접합 영역과 기판 표면 사이의 비평면 관계는 기판 표면 위의 제 1 실리콘 합금 응력(476)뿐만 아니라 기판 표면 아래의 지점으로부터의 제 1 실리콘 합금 응력(474) 및 기판 표면 아래의 제 2 실리콘 합금 응력(484)과 기판 표면 위의 제 2 실리콘 합금 응력(486)을 유발하는 경향이 있는데, 이 중 일부 및/또는 전체는 동작 응력(494)에 기여한다. 예를 들면, 증착된 실리콘 합금 재료(470 및/또는 480)의 두께(예를 들면, 길이(L) + 표면(472 및/또는 482)까지의 높이를 형성하는 깊이(D))는 증착의 시간 주기 및/또는 증착 농도 또는 증착 동작의 증착 속도에 의해 제어될 수 있다. 추가하여, 실시예에서, 제 1 접합 영역 내에 배치 또는 증착되는 실리콘 합금 재료(예를 들면, 실리콘 합금 재료(470) 등)는 제 1 기판 측벽 표면(342)에 초인접(super adjacent)하게 부착될 수 있고, 제 2 접합 영역 내에 배치 또는 증착되는 실리콘 합금 재료(예를 들면, 실리콘 합금 재료(480) 등)는 제 2 기판 측벽 표면(362)에 초인접하게 부착될 수 있다.
따라서, 실시예에 따르면, 요구되는 PMOS 디바이스 및/또는 CMOS 구조물(예를 들면, 도 6 또는 도 7의 우측에 있는 디바이스에 의해 도시된 요구되는 PMOS 디바이스 또는 구조물(600 또는 700)에 의해 도시된 바와 같은 요구되는 CMOS 구조물)의 특성에 따라서 요구되는 응력을 포함하는 바람직한 동작 응력(474, 476, 484, 486 및/또는 494)을 제공하기에 충분하도록, 제 1 공극(340) 및 제 2 공극(360)을 표면(136)의 적합한 표면 구역에 형성하고, N형 웰(115) 내에서 여러 크기 및 깊이로 형성할 수 있다. 따라서, 제 1 공극(340) 및 제 2 공극(360)의 면적 및 깊이, 실리콘 합금 재료(470, 480), 표면(136)에 대한 표면(472, 482)의 비평면 관계는 0.1퍼센트 내지 10퍼센트 사이의 범위 내의 응력(494)으로 압축 응력을 유발하도록 선택될 수 있다. 특히, 0퍼센트와 2퍼센트 사이 또는 0.5 퍼센트 내지 2.5 퍼센트 사이의 범위 내의 응력(495)의 압축 응력(예를 들면, 대략 1퍼센트의 압축 응력)을 제공하도록 적절한 설계를 선택할 수 있다. 실시예에서, 응력(494)의 충분한 압축 응력은 비평면 관계를 갖는 실시예에 따라 실현될 수 있고, 여기에서 길이(L)는 매우 적은 옴스트롱 내지 200nm 사이의 범위 내에 있다는 것을 이해할 것이다.
실시예에 따르면, 실리콘 합금 재료(470 및/또는 480)는 선택적 증착, CVD 증착 또는 에피택셜 증착 등에 의해 각각 제 1 PMOS 접합 영역 공극(340) 및/또는 제 2 PMOS 접합 영역 공극(360) 내에 형성 또는 증착될 수 있다. 예를 들면, 단결정 반도체 막의 에피택셜층은 단결정 기판 상에 형성될 수 있고, 여기에서 에피택셜층은 기판 재료와 동일한 결정학적 특성을 가질 수 있으나, 도펀트의 타입 또는 농도는 다를 수 있다. 보다 구체적으로, 실리콘 합금 재료(470 및/또는 480)는 선택적 CVD 증착에 의해 형성될 수 있고, N형 웰(115)의 재료의 결정 구조와 동일한 결정 구조를 갖는(예를 들면, 동일한 결정 구조를 갖는다는 것은 N형 웰(115)의 재료가 예컨대, 100, 110 등과 같은 결정 등급을 가지면, 증착된 실리콘 합금은 100, 110 등과 같은 유사 또는 동일 등급의 결정 등급을 가질 수 있다는 것을 의미함) 단결정 실리콘 합금의 에피택셜 증착을 포함할 수도 있다.
더욱이, 실시예에 따르면, 실리콘 합금 재료(470 및/또는 480)는 붕소로 도핑된 실리콘 게르마늄(SiGe)을 에피택셜 증착한 다음 어닐링(annealing)하여 실리콘 게르마늄에서 붕소를 제거하는 것에 의해 형성될 수 있다. 그러므로, Si1-xGex층은 Si로 이루어진 기판의 상부에 성장되어, 실리콘 게르마늄이 그 위에 성장된 실리콘보다 더 큰(예를 들면, 4.2퍼센트만큼 큰) 벌크 이완 격자 상수(bulk relaxed lattice constant)를 갖게 한다. 실리콘 게르마늄이 실리콘에 접합되어 있는 블록 또는 블록들에서의 결과적인 불일치 전위(misfit dislocation) 또는 전위들은 응력(474, 476, 484, 486 및/또는 494)을 생성할 수 있다. 다시 말해서, 압축 응력 등과 같은 응력(494)은 실리콘 합금 재료(470, 480)의 실리콘으로 끼어 들어간 게르마늄 원자에 의해 유발되어, 이러한 실리콘 합금이 N형 웰(115)의 실리콘 재료에 비해서 상이하고 뒤틀려있는 격자 간격을 갖게 할 수 있다.
실리콘 합금 재료(470 및/또는 480)의 형성 또는 성장을 위한 적절한 프로세스는 실리콘 프로세싱의 기상(vapor phase)(VPE), 액상(liquid phase)(LPE) 또는 고상(solid phase)(SPE) 블록에 의해 포함된다. 예를 들면, 실리콘의 VPE에 적용될 수 있는 이러한 CVD 프로세스 중의 하나는, (1) 기판 표면에 반응물(reactants)을 전달하는 단계와, (2) 기판 표면에 반응물이 흡수되는 단계와, (3) 표면 상에서의 화학 반응에 의해 막과 반응 생성물이 형성되는 단계와, (4) 반응 생성물이 표면으로부터 배출(deabsorbe)되는 단계와, (5) 표면에서 반응 생성물을 제거하도록 이동시키는 단계를 포함한다.
추가하여, 실리콘 합금의 적절한 형성은 제 1 타입의 선택적 에피택셜 증착으로서 본 기술 분야에 알려진 선택적 에피택셜 증착, 형성 또는 성장을 포함한다. 제 1 타입의 증착을 이용하면, 실리콘 합금 증착은 산화물 막의 개구 내의 노출된 실리콘 기판 상에서만 일어날 수 있고, 경우에 따라서는 산화물 위에 최소로 성장될 수도 있다. 따라서, 도 4에 도시된 실시예에서, 예를 들면, 실리콘 합금 재료(470 및/또는 480)는 각각 공극(340 및/또는 360)의 표면 위(예를 들면, PMOS 접합 영역(204)을 포함함)에 형성되지만, STI(110), 게이트 유전체(120), PMOS 게이트 격리 스페이서(214), 또는 PMOS 게이트 전극(132)의 표면 위에는 형성되지 않는다. 또한, 실시예에서, 실리콘 합금 재료(예를 들면, 재료(470 및/또는 480) 등)는 STI(110), 게이트 유전체(120), PMOS 게이트 격리 스페이서(214) 및/또는 PMOS 게 이트 전극(132)의 게이트 표면 상에서 뿐만 아니라 공극(340 및/또는 360)의 표면 상에 각각 형성될 수 있다는 것을 이해할 것이다. 특히, 실시예는 적절한 온도에서 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 할로겐화물, SiCl4, SiHCl3, SiHBr3, 및 SiBr4 중 하나 이상을 포함하는 실리콘 소스를 이용하는 제 1 타입의 선택적 에피택셜 증착에 의해 형성되는 실리콘 합금 재료(470 및/또는 480)를 포함한다. 또한, SiH2Cl2, SiH4는 염화 수수(HCl), 염소(Cl2)가 존재하는 경우에 실리콘 소스로서 이용될 수 있다.
적절한 선택적 에피택셜 형성은 또한 증착의 선택도가 중요하지 않은 경우에 제 2 타입의 선택적 에피택셜 증착을 포함한다. 제 2 타입의 증착을 이용하면, 실리콘 합금의 형성 또는 성장이 산화물 막 위에서 뿐만 아니라 노출된 실리콘 기판 위에서도 발생되고, 그에 따라 이러한 타입의 증착이 실행될 때, 노출된 실리콘 기판 상에 형성된 실리콘 합금의 에피택셜층과 산화물 막 위에 형성된 실리콘 합금의 폴리실리콘층 사이의 경계면이 생성된다. 막 성장 방향에 대한 이러한 경계면의 각도는 기판의 결정 배향(crystallographic orientation)에 의존한다. 따라서, 도 4에 도시된 실시예에서, 예를 들면, 실리콘 합금 재료(470 및/또는 480)가 각각 공극(340 및/또는 360)의 표면(예를 들면, PMOS 접합 영역(204)을 포함함) 상에 형성되고, STI(110), 게이트 유전체(120), PMOS 게이트 격리 스페이서(214) 및/또는 PMOS 게이트 전극(132)의 표면 상에도 형성될 수 있다. 특히, 실시예는 SiH4, SiGe, SiC, NiSi, TiSi2 및/또는 CoSi2를 실리콘 소스로서 이용하는 제 2 타입의 선택적 에피택셜 증착을 포함한다.
결과적으로, 실시예에 따르면, 형성 이후에 실리콘 합금 재료(470 및/또는 480)의 원치 않는 부분을 본 기술 분야에서 알려진 여러 기법(예를 들면, 전극(130, 132)의 원치 않는 부분을 제거하는 것과 관련하여 상술된 것 등)을 이용하여 패터닝 및/또는 에칭으로 제거될 수 있으므로, 여기에서 설명하지는 않는다.
따라서, 실시예에 따르면, 실리콘 합금 재료(470 및/또는 480)는 길이로서 5nm 내지 150nm 사이의 범위 내의 길이만큼 기판(예를 들면, 표면(136) 등)의 상부 표면보다 높게 위치된 제 1 접합 영역(472)의 표면 및/또는 제 2 접합 영역(482)의 표면을 갖도록 형성될 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 제 1 접합 영역(472)의 표면 및/또는 제 2 접합 영역(482)의 표면은 400 내지 500옴스트롱(예를 들면, 40-50nm) 사이의 길이(L)만큼 기판의 표면(136)보다 높게 연장될 수 있고, 실리콘 합금 재료(470 및/또는 480)는 깊이로서 20 내지 250n, 사이의 범위 내에서 도 4에 도시된 바와 같이 깊이(D)만큼 N형 웰(115) 내부로 연장될 수 있다. 또한, 깊이(D)는 대략 120nm이고, 길이(L)는 길이로 40 내지 50nm 사이의 범위 내에 있는 실시예를 고려한다.
또한, 실시예에서, 실리콘 합금 재료(470 및/또는 480)는 상술된 바와 같이 증착되고, 도핑되어 요구되는 PMOS 디바이스의 특징에 따라서 접합 영역을 형성할 수 있다. 예를 들면, 실리콘 합금 재료(470 및/또는 480)를 증착한 후, 이러한 재 료 중 하나 또는 모두는 P형 웰(105)의 P형 재료를 형성하기 위해 도핑하는 것과 관련하여 상술된 바와 같이 이러한 재료를 도핑하는 것 등에 의해 도핑될 수 있다. 따라서, 예를 들면, 실리콘 합금 재료(470 및/또는 480)는 전기적으로 양으로 하전된(P형) 접합 영역 재료로서 형성되거나, 그와 같이 되도록 도핑되거나, 그 극성을 증가시키도록 도핑될 수 있다. 결과적으로, 실리콘 합금 재료(470)는 동일 재료이거나 상이한 재료일 수 있고, 실리콘 합금 재료(480)와 동일하거나 상이하게 도핑될 수 있다는 것을 이해할 것이다. 따라서, 실시예에 따르면, 실리콘 합금 재료(470, 480)는 120nm의 깊이(D) 및 표면(136) 위에서 50nm의 길이(L)를 갖는 에피택셜층의 선택적 CVD 증착 및 증착 이후에 붕소로 후속 도핑하는 것에 의해 형성된 실리콘 게르마늄을 포함할 수 있다.
결과적으로, 실리콘 합금 재료(470 및/또는 480)는 요구되는 PMOS 및/또는 CMOS 구조물(예를 들면, 도 6 또는 도 7의 우측에 있는 디바이스로 도시된 요구되는 PMOS 또는 구조물(600 또는 700)에 의해 도시된 요구되는 CMOS 등)의 특징에 따라서 원하는 응력(474, 476, 484, 486 및/또는 494)을 생성 및/또는 제공하기에 충분하도록 적절한 크기의 접합 영역 공극 내에서 적절하게 도핑되는 재료 타입이고/또는 표면(136) 위에서 길이(L)만큼 연장되도록 선택될 수 있다.
추가적으로, 실시예에 따르면, 제 1 접합 영역(472)의 표면까지의 길이(L) 및/또는 제 2 접합 영역(482)의 표면까지의 길이는 실리사이드층을 포함하고/또는 표면(136)보다 더 큰 추가 길이(관찰되는 방향에서)만큼 보완되고, 실리사이드 재료층을 포함할 수 있다. 예컨대, 도 5는 NMOS 및 PMOS 디바이스의 확산 영역 및 게이트 전극 상에 실리사이드층을 형성한 후에 도 1의 기판을 도시한다. NMOS 접합 실리사이드층(523), NMOS 게이트 실리사이드층(513), PMOS 접합 영역 실리사이드층(524) 및 PMOS 게이트 실리사이드층(514)은 제각기, NMOS 접합 영역(203), NMOS 게이트 전극(130), PMOS 접합 영역(예를 들면, 실리콘 합금 재료(470, 480)의 부분 또는 전부와, PMOS 접합 영역(204)을 배제하거나 그 일부분) 및 PMOS 게이트 전극(132)의 내부, 상부 또는 내부 및 상부에 형성된다. 실리사이드층(523, 513, 524 및/또는 514)은, 요구되는 PMOS 디바이스 및/또는 CMOS 구조물에 대한 특성에 따라서 동일 또는 다양한 적합한 실리사이드 재료 및/또는 그에 대해 형성된 전기적 컨택트에 대한 커플링(coupling)을 위해 적절한 표면을 제공하는 동일 또는 다양한 동작에 의해 형성될 수 있다. 예를 들면, 하나 이상의 실리사이드층(523, 513, 524, 514)은 적절한 실리사이드 재료(예를 들면, 니켈(Ni), 티타늄(Ti), 코발트(Co) 등)의 블랭킷(blanket)을 하향 스퍼터링(sputtering down)하고, 실리사이드 재료를 어닐링하여 그 재료가 임의의 노출된 실리콘과 반응하게 함으로써 적절한 실리사이드층(예를 들면, 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi2), 및/또는 코발트 실리사이드(CoSi2))을 형성하는 것에 의해 형성될 수 있다. 적절한 실리사이드 재료의 블랭킷을 하향 스퍼터링한 후에, 임의의 미반응된 실리사이드 재료(예를 들면, 임의의 미반응된 니켈, 티타늄, 및/또는 코발트 등)의 제거 등에 의해 원치 않는 부분을 에칭으로 제거(예를 들면, 전극(130)의 원치 않는 부분의 제거에 대해 상술됨)할 수 있다.
실시예에 따르면, 실리사이드 재료층은 구조물(500)(예를 들면, CMOS 구조물의 NMOS 디바이스(503) 및 PMOS 디바이스(504) 등)의 전체 노출 표면을 따라서 증착되고, 열처리되어 실리사이드 재료가 해당 전체 표면 중 선택된 부분으로 부분적으로 확산되게 할 수 있다. 따라서, 실리사이드 재료층(523, 513, 524 및/또는 514)은 NMOS 접합 영역(203), NMOS 게이트 전극(513), 실리콘 합금 재료(570, 580) 및/또는 PMOS 게이트 전극(514)의 일부분을 각각 소모할 수 있다는 것을 이해할 것이다. 보다 구체적으로, 실리사이드 재료층(523, 513, 524, 514)은 도 5에 도시된 바와 같이 표면(472, 482)에서 시작하여 아래쪽으로 연장되어 대략 20nm의 실리콘 합금 재료(470, 480)를 소모하는 니켈 실리사이드를 포함할 수 있다. 그러나, 실리사이드층(524, 514)의 형성은, 이러한 실리사이드층의 형성 또는 후속 동작에 의해 실리사이드(524, 514)가 함께 길이가 줄어들지 않도록(예를 들면, 길이(L) 또는 표면 높이(570, 580) 및/또는 생성될 실리사이드(514)의 높이를 실리사이드(524)가 실리사이드(514)보다 짧게 되도록 생성하는 것 등에 의해) 실행되어야 한다. 적절한 실리사이드층의 형성, 크기 및 두께(예를 들면, 깊이 및 높이)에 대한 관행은 본 기술 분야에서 공지되어 있으므로, 본 명세서에서 추가적으로 설명하지는 않는다.
도 6은 NMOS 및 PMOS 디바이스 상에 컨포멀 에칭 차단층을 형성한 후에 도 1의 기판을 도시한다. 도 6은 NMOS 디바이스(603)의 노출된 표면을 피복하는 NMOS 컨포멀 에칭 차단층(663) 및 PMOS 디바이스(604)의 노출된 표면을 피복하는 PMOS 컨포멀 에칭 차단층(664)을 도시한다. NMOS 에칭 차단층(663) 및/또는 PMOS 에칭 차단층(664)은, NMOS 에칭 차단층(663) 및/또는 PMOS 에칭 차단층(664) 아래의 표면(예를 들면, 그 아래의 실리사이드층 등)이 보호되도록 이러한 재료를 증착하기에 적합한 다양한 다른 적절한 재료, 크기 및 두께 및 적합한 동작뿐만 아니라, 증착, 스퍼터 증착, 및/또는 실리콘 질화물(Si3N4) SiO2, PSG, SiC의 성장 등에 의해 본 기술 분야에서 알려진 동일하거나 다양한 적절한 동작에 의해서 및/또는 동일하거나 다양한 적합한 재료로 형성될 수 있다.
또한, 실시예에 따르면, NMOS 에칭 차단층(663) 및/또는 PMOS 에칭 차단층(664)은 NMOS 에칭 차단층 인장 벡터(613, 614, 615)로 도시된 바와 같이 NMOS 에칭 차단층의 인장 속성(tensile attributes)에 의해 초래되어 P형 웰 재료(105) 영역 내에 NMOS 인장력(tension)(693)을 유발하는 재료를 포함할 수 있다. 이와 다르게, PMOS 에칭 차단 인장 벡터(623, 624, 625)로부터 초래된 인장력 등과 같이 N형 웰(115)의 영역 내에 PMOS 인장력(694)을 유발하는 에칭 차단 재료를 선택할 수도 있다. 그러나, P형 웰 재료의 영역은 NMOS 에칭 차단층(663)의 인장 벡터(613, 614, 615)의 영향에 의해 초래되어 전체적으로 인장력의 영향을 받는 채널을 형성할 수 있지만, N형 웰 재료(115)의 영역은 PMOS 에칭 차단층(664)의 벡터(623, 624, 625)에 의해 기인될 수 있는 인장 응력(694)의 압축력에 의해 영향을 받는 그 대부분이 압축 벡터(474, 476, 484, 486)로부터 기인된 압축 응력(494)에 의해 상쇄되는 채널을 형성할 수 있다. 또한, 제 1 표면 높이(570) 및 제 2 표면 높이(580)가 표면(136) 상에서 연장될수록, 그 표면(570, 580)이 표면(136) 상에서 연장되도록 형성 또는 배치된 실리콘 합금 재료(470, 480)에 의해 벡터(623, 624)가 N형 웰 재료(115)의 영역(예를 들면, PMOS 채널 등)으로부터 멀어지는 방향으로 향하기 때문에, PMOS 에칭 차단층 인장 벡터(623, 624)는 더 작은 효력을 갖고 NMOS 인장력(693)보다 더 강력하지 않은 PMOS 인장력(694)을 생성한다. 에칭 차단층(663 및/또는 664)의 형성, 크기 및 두께에 대한 관행은 본 기술 분야에서 알려져 있으므로, 본 명세서에서 추가적으로 제시하지 않는다.
도 7은 PMOS 디바이스에서 에칭 차단층을 제거한 후에 도 1의 기판을 도시한다. 도 7은 PMOS 에칭 차단층(664)이 PMOS 디바이스(703)의 표면 중 하나 이상의 부분으로부터 제거(예를 들면, 전극(130, 132)의 원치 않는 부분을 제거하는 것에 대해 상술된 것과 같음)된 실시예를 도시한다. 따라서, PMOS 에칭 차단층(664)은 패터닝된 에칭, 선택적 에칭, 또는 다른 적절한 제거 기법에 의해서, STI(110), 표면(170), 표면(180), PMOS 게이트 전극(132)에 대한 게이트 격리 스페이서의 표면 및/또는 PMOS 게이트 전극 실리사이드(514)의 표면 중 하나 이상의 표면을 포함할 수 있는 PMOS 표면(747)으로부터 제거될 수 있다. 또한, PMOS 에칭 차단층(664)의 제거는 STI(110)의 표면을 따라서 STI(110)의 중심 단부(proximate end)(예를 들면, 에지(749)에 의해 도시됨)에 인접하거나, STI(110)의 말단 단부(distal end)(예를 들면, 에지(743)에 의해 도시됨)에 인접할 수 있다. 에칭 차단층(664)의 제거, 제거된 면적 크기 및 제거된 두께는 본 기술 분야에서 알려져 있으므로, 본 명세서에서 추가적으로 제시되지 않는다.
실시예에 따르면, PMOS 에칭 차단층(664)의 면적, 해당 층의 두께 중에서 충분한 부분 또는 선택된 부분 및/또는 그 전부를 제거하여, 그것이 제거된 부분의 PMOS 에칭 차단층(664)에 의해 기인된 임의의 인장력 또는 인장 응력을 감소 또는 해제한다. 따라서, N형 웰(115) 내의 잔류 응력(794)은 벡터(474, 476, 484, 486)와 연관된 응력이 대부분 그대로 유지되지만 이러한 벡터(623, 624, 625)가 실질적으로 제거된 때 채널 내의 더 많은 압축을 포함할 것이다.
또한, 실시예는 도 4 내지 도 7에 도시된 임의의 구조물 상에 형성된 유전층(예를 들면, 요구되는 CMOS 구조물에 대한 여러 다른 적절한 재료뿐만 아니라 SiO2, PSG, Si3N4, 및/또는 SiC로 형성된 ILD(planarized interlayer dielectric) 등)의 형성을 포함한다. 도 4 내지 도 7에 도시된 임의의 구조물 상에 형성된 유전층의 형성, 크기 및 두께에 관한 관행은 본 기술 분야에서 알려져 있으므로, 본 명세서에서 추가적으로 제시되지 않는다.
도 8은 실리콘 합금 재료가 기판의 표면과 비평면 관계를 갖도록 접합 영역 내에 증착된 실리콘 합금 재료를 갖는 PMOS 디바이스를 구비한 CMOS 구조물의 형성에 관한 프로세스를 도시하는 흐름도이다. 단계(810)에서, CMOS 구조물의 NMOS 및 PMOS 디바이스는 적절한 웰, 접합 영역, 게이트 유전, 게이트 전극 및 게이트 격리 스페이서와, STI를 가지고 기판 상에 형성된다(예를 들면, 도 2에 도시된 것과 같음). 단계(820)에서, PMOS 접합 영역(204)의 부분 및 가능하게는 N형 웰(115)은 요구되는 인접한 PMOS 게이트 전극(132)만큼의 폭 및 깊이까지 제거된다(예를 들면, 도 3에 도시된 것과 같음). 예를 들면, 제 1 및 제 2 PMOS 접합 영역 공극 (340, 360)은 상술된 바와 같은 에칭 등에 의해 형성될 수 있다.
단계(830)에서, 제 1 접합 영역의 표면 및 제 2 접합 영역의 표면이 기판의 표면과 비평면 관계를 갖도록 실리콘 합금 재료를 PMOS 접합 영역 내에 증착 또는 형성한다(예를 들면, 도 4에 도시된 것과 같음). 예를 들면, 실리콘 게르마늄, 도핑된 실리콘 게르마늄, 실리콘 탄화물, 실리콘 탄소, 실리콘 기판과는 상이한 격자 간격을 갖는 탄소 도핑된 실리콘(예를 들면, N형 웰(115))은 CVD, 에피택셜 증착 및/또는 선택적 증착 중 하나 이상을 이용하는 동작에 의해 증착될 수 있다. 따라서, 참조 부호(404)로 도시된 PMOS 디바이스에 있어서, 기판의 격자 간격보다 더 큰 격자 간격을 갖는 실리콘 합금을 증착하여 기판 내에(예를 들면, PMOS 채널 내에) 압축 응력을 제공할 수 있다.
다른 한편으로, NMOS 디바이스에 있어서, 실시예는 재료의 전기적 타입이 반대되는 구조물(404)(예를 들면, 요구되는 NMOS 디바이스의 특성에 따라서 필요에 따라 웰(115)이 P형 재료이고, 게이트 전극(132)이 N형 재료가 되는 것 등)의 형성을 포함한다. 실리콘 기판보다 더 작은 격자 간격을 갖는 실리콘 합금 재료(예를 들면, 실리콘 탄화물, 실리콘 카빈(silicon carbine) 및/또는 탄소 도핑된 실리콘 등)를 제 1 및 제 2 NMOS 접합 영역 공극(예를 들면, 공극(340, 360)의 NMOS 대응물) 내에 증착하여 (예를 들면, 참조 부호(474, 476, 484, 486, 494)에 의해 도시된 대향 벡터를 생성하는 것 등에 의해) NMOS 디바이스의 채널 내에 인장 또는 인장력을 유발할 수 있다.
예를 들면, 기판의 표면은 기판의 상부 표면을 정의할 수 있고, (예를 들면, 상술된 PMOS 또는 NMOS 디바이스의 실시예 중 하나에 대한) 제 1 접합 영역의 표면 및 제 2 접합 영역의 표면은 기판의 상부 표면보다 높게 위치된다. 실리콘 합금 재료의 증착은, 필요에 따라 기판(예를 들면, 디바이스의 웰 또는 채널 영역) 내에 요구되는 응력(예를 들면, 인장력 또는 압축력)을 유발하기에 충분한 재료 두께 또는 재료량을 증착하는 것을 포함할 수 있다. 또한, 실리콘 합금 재료의 증착은 필요에 따라서 기판 재료의 격자 간격과는 상이한 격자 간격(예를 들면, 더 작거나 더 큰 격자 간격)을 포함하는 실리콘 합금 격자 간격을 가지고 기판 내에 목표로 하는 응력을 유발하게 하는 실리콘 합금 재료의 농도 또는 타입을 포함할 수 있다. 또한, 실리콘 합금 재료의 증착은 실리콘 게르마늄, 실리콘 탄화물, 붕소 및/또는 알루미늄 중 하나 이상으로 도핑되어 형성된 전기적으로 양의 전하의 접합 영역 재료 중 하나 이상을 증착하는 것을 포함할 수 있다.
단계(840)에서, 실리사이드층은 실리콘 합금 재료 및 게이트 전극 상에 형성된다(예를 들면, 도 5에 도시된 것과 같음). 예를 들면, 본 기술 분야에 알려진 방식으로 도 4에 도시된 바와 같은 노출된 표면 상에 니켈, 티타늄 및/또는 코발트를 증착하여, 니켈, 티타늄 및/또는 코발트가 임의의 노출된 실리콘과 반응하여 실리사이드를 형성하게 한 다음, 임의의 미반응된 부분을 에칭으로 제거할 수 있다. 따라서, 실리사이드층은 실리콘 합금 재료 및/또는 게이트 전극을 소모할 수 있다.
단계(860)에서, 에칭 차단층은 디바이스의 현재 표면 상에 형성될 수 있다(예를 들면, 도 6에 도시된 바와 같음). 예를 들면, 인장 실리콘 질화물로 이루어진 컨포멀층(19)은 NMOS 채널 내에 압축을 유발하기에 충분하도록 NMOS 및 PMOS 디 바이스 상에 증착될 수 있다. 또한, 에칭 차단층의 증착의 타입, 두께 및/또는 방법은, PMOS 채널 내의 결과적인 인장력이 선택된 실리콘 합금 증착으로부터 기인된 압축을 초과하지 않도록 선택될 수 있다.
따라서, 실시예에 따르면, 인장 에칭 차단층은 CMOS 구조물 중 NMOS 부분 상에만 선택적으로 형성될 수 있다. 이와 다르게, 실시예에 따르면, CMOS 구조물 상에 형성되는 인장 에칭 차단층은 CMOS 구조물의 PMOS 부분으로부터 나중에 제거될 수도 있다.
도 1 내지 도 8은 그 내부에 NMOS 디바이스 및 PMOS 디바이스를 갖는 CMOS 구조물의 형성에 관해 나타내었으나, 실시예는 NMOS 디바이스를 제외하고 상술된 바와 같은 PMOS 디바이스 부분(예를 들면, 디바이스(404, 504, 604 및/또는 703) 등)의 형성을 포함할 수 있다. 따라서, PMOS 디바이스에 다중 결합된 CMOS 구조물이 아니라, 독립된 단일 PMOS 디바이스, 결합되어 디바이스를 형성하는 단일 PMOS 디바이스 또는 다른 적절한 회로 디바이스를 기판 상에 형성하는 예상 가능한 형성에 대해서는, 실리콘 합금 재료의 표면이 기판의 표면과 비평면 관계를 갖도록 접합 영역 내에 형성 또는 배치된 실리콘 합금 재료와 관련하여 상술된 내용이 적용된다.
본 발명은 특정한 실시에를 참조하여 설명되었다. 그러나, 청구항에 제시된 본 발명의 포괄적인 정신 및 범주에 벗어나지 않으면서 여러 수정 및 변경이 이루어질 수 있다는 것이 명확할 것이다. 따라서, 명세서 및 도면은 한정적 의미가 아니라 예시적인 의미로 간주되어야 할 것이다.

Claims (24)

  1. 기판과,
    제 1 웰(well)에 의해서 정의되는 상기 기판의 구역에서 상기 기판의 표면 상에 게이트 전극을 포함하는 제 1 디바이스와,
    상기 기판에서 상기 제 1 디바이스의 게이트 전극에 인접한 제 1 접합 영역 및 제 2 접합 영역 각각에 배치된 단결정 실리콘 합금 재료로서, (a) 상기 실리콘 합금 재료의 격자 간격(lattice spacing)은 상기 기판의 제 1 웰의 재료의 격자 간격과 상이하며, (b) 상기 제 1 접합 영역의 표면 및 제 2 접합 영역의 표면은 상기 기판의 표면과 비평면 관계(non-planar relationship)인, 단결정 실리콘 합금 재료와,
    상기 제 1 디바이스와 상보적(complementary)이며, 상기 기판의 제 2 웰의 재료의 도핑된 부분들에 의하여 정의되는 접합 영역을 포함하고, 상기 제 2 웰의 재료가 상기 제 1 웰의 재료의 도전 타입(conductivity type)과 상이한 도전 타입을 가지는, 제 2 디바이스와,
    상기 기판상의 상기 제 1 디바이스를 제외한 상기 제 2 디바이스상에 컨포멀하게(conformally) 배치된 에칭 차단층을 포함하되,
    상기 에칭 차단층은 상기 제 2 디바이스의 표면 상의 노출된 표면을 덮으며, 상기 제 2 디바이스에서 인장력(tensile stress)을 유발하는
    장치.
  2. 제 1 항에 있어서,
    상기 기판의 표면은 상기 기판의 상부 표면(top surface)을 정의하고, 상기 제 1 접합 영역의 표면 및 상기 제 2 접합 영역의 표면은 상기 기판의 상기 상부 표면보다 더 높게 위치되는 장치.
  3. 제 1 항에 있어서,
    상기 제 1 접합 영역의 표면 및 상기 제 2 접합 영역의 표면은 5nm와 150nm 사이의 범위를 갖는 길이만큼 상기 기판의 상기 상부 표면보다 더 높게 위치되는 장치.
  4. 제 3 항에 있어서,
    상기 제 1 접합 영역 및 상기 제 2 접합 영역은 상기 기판의 표면 아래의 깊이 방향으로 30nm와 250nm 사이의 범위로 깊이를 정의하는 장치.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 실리콘 합금의 격자 간격이 상기 기판의 제 1 웰의 재료의 격자 간격보다 더 큰 장치.
  8. 제 1 항에 있어서,
    상기 제 1 접합 영역에 인접한 상기 기판의 표면은 제 1 기판 측벽 표면을 정의하고,
    상기 제 2 접합 영역에 인접한 상기 기판의 표면은 제 2 기판 측벽 표면을 정의하며,
    상기 제 1 접합 영역에 배치된 상기 실리콘 합금 재료는 상기 제 1 기판 측벽 표면에 부착되고,
    상기 제 2 접합 영역에 배치된 상기 실리콘 합금 재료는 상기 제 2 기판 측벽 표면에 부착되는
    장치.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 실리콘 합금 재료는 실리콘 게르마늄(Siy-xGex), 실리콘 탄화물(Siy-xCx), 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi2) 및 코발트 실리사이드(CoSi2) 중 어느 하나를 포함하는 장치.
  11. 제 1 항에 있어서,
    상기 제 1 접합 영역의 표면, 상기 제 2 접합 영역의 표면 및 상기 게이트 전극 위의 실리사이드 재료층을 더 포함하고,
    상기 실리사이드 재료층은 니켈 실리사이드(NiSi), 티타늄 실리사이드(TiSi2) 및 코발트 실리사이드(CoSi2) 중에서 하나를 포함하는
    장치.
  12. 제 11 항에 있어서,
    상기 실리사이드 재료층상에 컨포멀 에칭 차단 재료층(layer of conformal etch stop material)을 더 포함하되,
    상기 에칭 차단 재료층은 실리콘 이산화물(SiO2), PSG(phosphosilicate glass : 인으로 도핑된 SiO2), 실리콘 질화물(Si3N4) 및 실리콘 탄화물(SiC) 중 어느 하나를 포함하는
    장치.
  13. 제 12 항에 있어서,
    상기 컨포멀 에칭 차단 재료층상에 유전체 재료층을 더 포함하되,
    상기 유전 재료층은 CDO(carbon doped oxide), CBN(cubic boron nitride), 실리콘 이산화물(SiO2), PSG(phosphosilicate glass), 실리콘 질화물(Si3N4), FSG(fluorinated silicate glass) 및 실리콘 탄화물(SiC) 중 어느 하나를 포함하는
    장치.
  14. 기판과,
    상기 기판의 표면상에 게이트 전극, 및 상기 기판에서 상기 게이트 전극에 인접한 제 1 접합 영역 및 제 2 접합 영역을 포함하고, 상기 제 1 접합 영역 및 제 2 접합 영역이 상기 기판의 제 1 웰에서 채널을 정의하는 제 1 디바이스와,
    상기 제 1 접합 영역의 표면 및 상기 제 2 접합 영역의 표면이 상기 기판의 상기 제 1 웰에서 응력을 유발하기에 충분한 길이만큼 상기 기판의 상부 표면보다 높게 위치되도록 상기 제 1 접합 영역 및 상기 제 2 접합 영역 각각에 배치되고, 상기 기판의 웰의 재료의 격자 간격과는 상이한 격자 간격을 갖는 단결정 실리콘 합금 재료와,
    상기 제 1 디바이스와 상보적이며, 상기 기판의 표면상에 게이트 전극, 및 상기 기판의 제 2 웰의 재료의 도핑된 부분들에 의하여 정의되는 접합 영역을 포함하고, 상기 제 2 웰의 재료가 상기 제 1 웰의 재료의 도전 타입과 상이한 도전 타입을 가지는, 제 2 디바이스와,
    상기 기판상의 상기 제 1 디바이스를 제외한 상기 제 2 디바이스상에 컨포멀하게 배치된 에칭 차단층을 포함하되,
    상기 에칭 차단층은 상기 제 2 디바이스의 표면 상의 노출된 표면을 덮으며, 상기 제 2 디바이스에서 인장력을 유발하는
    장치.
  15. 제 14 항에 있어서,
    상기 기판의 상기 제 1 웰은 전기적으로 음의 전하를 갖는 N-타입 재료를 포함하며, 상기 실리콘 합금 재료는 전기적으로 양의 전하를 갖는 P-타입 접합 영역 재료를 포함하는
    장치.
  16. 제 15 항에 있어서,
    상기 실리콘 합금은 상기 N형 채널/웰 재료의 격자 간격보다 더 큰 격자 간격을 갖는 실리콘 게르마늄이고,
    상기 응력은 압축 응력인
    장치.
  17. 회로 디바이스를 포함하는 장치를 제조하는 방법에 있어서,
    기판의 제 1 웰상에 제 1 디바이스를 형성하는 단계로서, 상기 제 1 디바이스는 상기 제 1 웰의 표면상에 제 1 게이트 전극, 및 상기 제 1 웰에서 상기 제 1 게이트 전극에 인접한 제 1 접합 영역 및 제 2 접합 영역을 포함하는, 제 1 디바이스 형성 단계와,
    상기 제 1 접합 영역의 표면 및 상기 제 2 접합 영역의 표면이 상기 제 1 웰의 표면에 비하여 더 높은 평면에 존재하도록 상기 제 1 접합 영역 및 상기 제 2 접합 영역의 각각에 실리콘 합금 재료를 증착하는 단계로서, 상기 실리콘 합금 재료의 격자 간격은 상기 제 1 웰의 재료의 격자 간격과 상이한, 증착 단계와,
    상기 기판의 제 2 웰 상에 제 2 디바이스를 형성하는 단계로서, 상기 제 2 웰의 재료는 상기 제 1 웰의 재료의 도전 타입과 상이한 도전 타입을 가지며, 상기 제 2 디바이스는 상기 제 1 디바이스와 상보적이며, 상기 제 2 웰의 표면상에 제 2 게이트 전극, 및 상기 제 2 웰에서 상기 제 2 게이트 전극에 인접하고 상기 제 2 웰의 도핑된 부분들에 의하여 정의되는 제 3 접합 영역 및 제 4 접합 영역을 포함하는, 제 2 디바이스의 형성 단계와,
    상기 제 1 디바이스를 제외한 상기 제 2 디바이스 상에 컨포멀한 에칭 차단층을 증착하는 단계를 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 실리콘 합금 재료의 증착 단계는, 상기 제 1 웰의 재료의 격자 간격보다 더 큰 격자 간격을 갖으며, 상기 제 1 웰에서 0.5 퍼센트 압축과 2.5 퍼센트 압축 사이의 범위로 압축 응력을 유발하기에 충분한 두께의 실리콘 합금 재료를 증착하는 단계를 포함하는
    방법.
  19. 제 17 항에 있어서,
    상기 실리콘 합금 재료의 증착 단계는, 실리콘 합금 재료의 에피택셜층을 형성하기에 충분한 화학 기상 증착을 포함하는
    방법.
  20. 제 17 항에 있어서,
    상기 실리콘 합금 재료의 증착 단계는,
    상기 제 1 접합 영역에 인접한 상기 기판의 제 1 기판 측벽 표면에 초인접(superjacent)한 상기 제 1 접합 영역 내에 실리콘 합금 재료를 증착하는 단계와,
    상기 제 2 접합 영역에 인접한 상기 기판의 제 2 기판 측벽 표면에 초인접한 상기 제 2 접합 영역 내에 실리콘 합금 재료를 증착하는 단계
    를 포함하는 방법.
  21. 제 17 항에 있어서,
    상기 기판의 제 1 부분을 인, 비소 및 안티몬 중 어느 하나로 도핑하여 상기 제 1 웰을 형성하는 단계를 더 포함하되,
    상기 제 1 웰은 전기적으로 음의 전하를 갖는 N형 채널/웰 재료를 포함하게 되는, 방법.
  22. 제 21 항에 있어서,
    상기 실리콘 합금 재료를 붕소 및 알루미늄 중 어느 하나로 도핑하여 전기적으로 양의 전하를 갖는 P형 접합 영역 재료를 형성하는 단계
    를 더 포함하는 방법.
  23. 제 17 항에 있어서,
    상기 제 1 접합 영역의 표면, 상기 제 2 접합 영역의 표면 및 상기 제 1 게이트 전극 상에 실리사이드 재료층을 형성하는 단계
    를 더 포함하는 방법.
  24. 제 23 항에 있어서,
    상기 실리사이드 재료층 상에 충분한 컨포멀 에칭 차단 재료층을 형성하여 상기 제 1 게이트 전극 하부에 인장 응력을 유발하는 단계를 더 포함하는 방법.
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