KR100678314B1 - 저접촉저항을 갖는 반도체 소자의 제조방법 - Google Patents
저접촉저항을 갖는 반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100678314B1 KR100678314B1 KR1020040106055A KR20040106055A KR100678314B1 KR 100678314 B1 KR100678314 B1 KR 100678314B1 KR 1020040106055 A KR1020040106055 A KR 1020040106055A KR 20040106055 A KR20040106055 A KR 20040106055A KR 100678314 B1 KR100678314 B1 KR 100678314B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact resistance
- semiconductor device
- depositing
- source
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 30
- 229910008310 Si—Ge Inorganic materials 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 230000008569 process Effects 0.000 claims abstract description 16
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 15
- 239000000956 alloy Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims abstract description 5
- 238000000137 annealing Methods 0.000 claims abstract description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 2
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052986 germanium hydride Inorganic materials 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 230000008021 deposition Effects 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract description 4
- 230000008901 benefit Effects 0.000 abstract description 2
- 239000007943 implant Substances 0.000 abstract description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 저접촉저항을 갖는 반도체 소자의 제조방법에 관한 것이다.
본 발명의 저접촉저항을 갖는 반도체 소자의 제조방법은 반도체 소자의 소오스 및 드레인 정합의 형성 방법에 있어서, Si 기판위에 STI 기법으로 트랜치를 형성한 후 N 및 P Well을 형성하는 공정; 상기 Si 기판 상에 게이트 산화막을 형성하고 상기 게이트 산화막 상에 폴리실리콘을 증착하는 공정; 포토레지스트를 이용해 게이트를 정의하고 패터닝하는 공정; Pocket 및 LDD 이온주입 공정을 순차적으로 진행한 후 TEOS/SiN/TEOS 필름을 증착하는 공정; 상기 폴리실리콘의 양측면에 패터닝을 통해 스페이서를 형성하는 공정; 상기 선행 공정 후 소정의 온도에서 Si-Ge 합금을 증착하는 공정; 상기 N 및 P Well 상에 이온주입 공정을 통해 소오스/드레인 영역을 형성하는 공정; 상기 Si-Ge 합금 상에 Ni를 증착하고 Annealing을 실시해 Ni-salicide를 형성하는 공정; 상기 Ni-salicide 상에 접촉영역을 형성하고 W-filling을 실시하는 공정; 및 상기 접촉영역 상에 금속층을 형성하는 공정으로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 저접촉저항을 갖는 반도체 소자의 제조방법은 NiSi-Ge의 화학적 결합을 가지는 소오스/드레인 영역을 형성시킴으로써 Sub-micron의 소자에서 낮은 접촉저항과 면저항 및 적은 누설전류를 구현 할 수 있는 장점이 있으며, 압축된 Si-Ge 층에 의한 정공 이동도를 향상시킴으로써 PMOS 트랜지스터의 포화전류를 증가시키는 효과가 있다.
접촉저항, 이온주입, 임플란트, 살리사이드, 소오스/드레인 정합
Description
도 1은 종래 기술에 의한 반도체 소자의 구성도.
도 2는 본 발명에 의한 저접촉저항을 갖는 반도체 소자의 구성도.
<도면의 주요부분에 대한 부호의 설명>
101. Ni-살리사이드 102. STI
103. 게이트 산화막 104. 폴리실리콘
105. 스페이서 106. LDD/Pocket
107. Si-Ge 합금 108. 소오스/드레인 영역
본 발명은 저접촉저항을 갖는 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는 소오스/드레인 영역에 낮은 band gap 에너지를 갖는 Si-Ge 합금을 선택 적으로 증착시킨 다음 Nickel 살리사이데이션(salicidation)을 실시하여 저접촉저항을 갖는 반도체 소자의 제조방법에 관한 것이다.
종래의 CMOS소자기술에 사용되는 정합 불순물과 살리사이드(salicide) 공정은 근본적으로 두가지 요소에 의해 Sub-micron CMOS기술적용에 제약이 따른다.
그 첫째로 금속-반도체 에너지 장벽의 높이가 실리콘과 금속 에너지 간격의 중간 근처의 살리사이드 페르미 준위(Fermi level)의 피닝(pinning)에 의해 결정된다는 것이다. 사용되는 금속의 종류에 관계없이 이러한 포텐셜 에너지 장벽(Potential energy barrier)은 약 0.6eV의 에너지 값을 가지게 된다. 둘째로, 고용한계에 의해 Si내의 붕소(boron) 불순물(dopant)의 활성(activation) 정도가 약 2E1020atoms/cm3으로 제한을 받는다는 것이다. 반도체 소자의 크기가 점점 감소해 감으로써 상기의 두가지 요소가 소자의 특성개선에 큰 제약조건으로 작용하게 된다.
도 1은 종래 기술에 의한 반도체 소자의 구성도이다. 도 1에 도시된 바와 같이 종래의 기술은 반도체 소자의 고집적화에 따라 트랜지스터의 크기가 작아지고, 소오스/드레인 영역(17)의 접합 깊이도 점점 얕아지게 되었다. 상기 소오스/드레인 영역(17)과 접하는 Co 살리사이드(12)가 형성되며, 접합의 접촉저항은 접합깊이에 반비례하기 때문에 접촉저항이 증가되므로 소자의 기생저항(parasitic resistance)이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 종래의 소오스/드레인 이온주입 불순물인 붕소 또는 인도핑(phosphorous doped)된 Si-Ge 합금을 증착한 다음 Nickel을 이용해 살리사이드를 형성해서 NiSi-Ge의 화학적 결합을 가지는 소오스/드레인 영역을 형성시킴으로써 Sub-micron의 소자에서 낮은 접촉저항과 면저항 및 적은 누설전류를 구현하고, 또한 압축된 Si-Ge layer에 의한 hole mobility를 향상시키도록 하여 결과적으로 낮은 접촉저항을 갖는 반도체 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 소자의 소오스 및 드레인 정합의 형성 방법에 있어서, Si 기판위에 STI 기법으로 트랜치를 형성한 후 N 및 P Well을 형성하는 공정; 상기 Si 기판 상에 게이트 산화막을 형성하고 상기 게이트 산화막 상에 Poly Silicon을 증착하는 공정; 포토레지스트를 이용해 게이트 부위를 정의하고 패터닝하는 공정; Pocket 및 LDD implant 공정을 순차적으로 진행한 후 TEOS/SiN/TEOS 필름을 증착하는 공정; 상기 Poly Silicon의 양측면에 패터닝을 통해 스페이서를 형성하는 공정; 상기 선행 공정 후 소정의 온도에서 Si-Ge 합금을 증착하는 공정; 상기 N 및 P Well 상에 이온주입 공정을 통해 소오스/드레인영역을 형성하는 공정; 상기 Si-Ge 합금 상에 Ni를 증착하고 Annealing을 실시해 Ni-salicide를 형성하는 공정; 상기 Ni-salicide 상에 접촉영역을 형성하고 W-filling을 실시하는 공정; 및 상기 접촉영역 상에 금속층을 형성하는 공정을 포함하여 이루어진 저접촉저항을 갖는 반도체 소자의 제조방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명에 의한 저접촉저항을 갖는 반도체 소자의 구성도이다. 도 2와 같은 접촉저항을 가지는 소오스/드레인 정합의 형성 공정은 다음과 같다.
Si기판위에 STI(Shallow trench isolation)(102)영역을 구현한 후 N 및 P Well을 형성한다. 다음으로 상기 Si 기판 상에 게이트 산화막(Gate Oxide)(103)을 형성하고 LP-CVD법으로 폴리실리콘(Poly Silicon)(104)을 증착한 다음 포토레지스트(PR)을 이용해 게이트 부위를 정의(define)하고 패터닝(patterning)한다. 산화막과 폴리실리콘의 선택비가 다르기 때문에 산화막 층(layer)에서 에칭(etching)은 멈추게 된다.
Pocket 및 LDD(106) 이온주입 공정을 순차적으로 진행한 후 TEOS/SiN/TEOS 필름(film)을 증착하고 패터닝(patterning)을 통해 스페이서(spacer)(105)를 형성한다. 상기 공정 후 약 600℃ 정도의 온도에서 SiH4/GeH4 gas source를 이용해 LP-CVD으로 Si-Ge 합금(107)을 800Å 두께로 증착하고 이후 이온주입(Ion implant)을 실시해 소오스/드레인 영역(108)을 형성한다. 스퍼터링(Sputtering)법으로 Ni을 증착하고 어닐링(Annealing)을 실시해 Ni-salicide를 형성한다. 이후 접촉(contact)영역을 형성하고 W-필링(filling)을 실시하고, 차후 금속층 형성(metallization)을 진행한다. 상기와 같은 공정을 통해 NiSi-Ge의 화학적 결합을 가지는 소오스/드레인 영역을 형성시킴으로써 Sub-micron의 소자에서 낮은 접촉저항과 면저항 및 적은 누설전류를 구현 할 수 있으며, 압축된 Si-Ge 층에 의한 정공 이동도(hole mobility)를 향상시킴으로써 PMOS 트랜지스터(PMOS transistor)의 포화전류(saturation current)를 증가시키게 된다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 저접촉저항을 갖는 반도체 소자의 제조방법은 NiSi-Ge의 화학적 결합을 가지는 소오스/드레인 영역을 형성시킴으로써 Sub-micron의 소자에서 낮은 접촉저항과 면저항, 적은 누설전류를 구현할 수 있는 장점이 있으며, 압축된 Si-Ge 층에 의한 정공 이동도를 향상시킴으로써 PMOS 트랜지스터의 포화전류를 증가시키는 효과가 있다.
Claims (5)
- 반도체 소자의 소오스 및 드레인 정합의 형성 방법에 있어서,Si 기판위에 트랜치를 형성한 후 N 및 P 우물(Well)을 형성하는 공정;상기 Si 기판 상에 게이트 산화막을 형성하고, 게이트 산화막 상에 폴리실리콘을 증착하는 공정;포토레지스트를 이용해 게이트 부위를 정의하고 패터닝하는 공정;포켓(Pocket) 및 LDD 이온주입 공정을 순차적으로 진행한 후 TEOS/SiN/TEOS 필름을 증착하는 공정;상기 폴리실리콘의 양측면에 패터닝을 통해 스페이서를 형성하는 공정;상기 선행 공정 후 소정의 온도에서 Si-Ge 합금을 증착하는 공정;상기 N 및 P 우물(Well) 상에 이온주입 공정을 통해 소오스/드레인 영역을 형성하는 공정;상기 Si-Ge 합금 상에 Ni를 증착하고 어닐링을 실시해 Ni-살리사이드를 형성하여, 상기 소오스/드레인 영역에 NiSi-Ge층을 형성하는 공정;상기 Ni-살리사이드 상에 접촉영역을 형성하고 W-필링을 실시하는 공정; 및상기 접촉영역 상에 금속층을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 저접촉저항을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 게이트 산화막 상에 폴리실리콘을 증착하는 공정은 LP-CVD법을 이용하는 것을 특징으로 하는 저접촉저항을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 Si-Ge 합금을 증착시키는 공정은 600℃의 온도에서 SiH4/GeH4 가스 소스를 이용해 LP-CVD 기법으로 Si-Ge 합금을 800Å 두께로 증착하는 것을 특징으로 하는 저접촉저항을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 Si-Ge 합금 상에 Ni를 증착하는 기법은 스퍼터링법을 이용하는 것을 특징으로 하는 저접촉저항을 갖는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 Si-Ge 합금은 인도핑된 합금인 것을 특징으로 하는 저접촉저항을 갖는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040106055A KR100678314B1 (ko) | 2004-12-15 | 2004-12-15 | 저접촉저항을 갖는 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040106055A KR100678314B1 (ko) | 2004-12-15 | 2004-12-15 | 저접촉저항을 갖는 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060068103A KR20060068103A (ko) | 2006-06-21 |
| KR100678314B1 true KR100678314B1 (ko) | 2007-02-02 |
Family
ID=37162455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040106055A KR100678314B1 (ko) | 2004-12-15 | 2004-12-15 | 저접촉저항을 갖는 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100678314B1 (ko) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010028838A (ko) * | 1999-09-27 | 2001-04-06 | 윤종용 | ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법 |
| KR20010045773A (ko) * | 1999-11-08 | 2001-06-05 | 윤종용 | 니켈 실리사이드막을 갖는 반도체 소자의 트랜지스터제조방법 |
| KR20040024501A (ko) * | 2002-09-13 | 2004-03-20 | 가부시끼가이샤 도시바 | 살리사이드 프로세스를 이용하여 형성된 ｍｏｓｆｅｔ 및그 제조 방법 |
| JP2004221115A (ja) | 2003-01-09 | 2004-08-05 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US6787864B2 (en) | 2002-09-30 | 2004-09-07 | Advanced Micro Devices, Inc. | Mosfets incorporating nickel germanosilicided gate and methods for their formation |
| US20040262683A1 (en) | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
-
2004
- 2004-12-15 KR KR1020040106055A patent/KR100678314B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010028838A (ko) * | 1999-09-27 | 2001-04-06 | 윤종용 | ＳｉＧｅ 채널의 모스 트랜지스터 및 그 제조 방법 |
| KR20010045773A (ko) * | 1999-11-08 | 2001-06-05 | 윤종용 | 니켈 실리사이드막을 갖는 반도체 소자의 트랜지스터제조방법 |
| KR20040024501A (ko) * | 2002-09-13 | 2004-03-20 | 가부시끼가이샤 도시바 | 살리사이드 프로세스를 이용하여 형성된 ｍｏｓｆｅｔ 및그 제조 방법 |
| US6787864B2 (en) | 2002-09-30 | 2004-09-07 | Advanced Micro Devices, Inc. | Mosfets incorporating nickel germanosilicided gate and methods for their formation |
| JP2004221115A (ja) | 2003-01-09 | 2004-08-05 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US20040262683A1 (en) | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
Non-Patent Citations (1)
| Title |
|---|
| 1020040024501 * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060068103A (ko) | 2006-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8278179B2 (en) | LDD epitaxy for FinFETs | |
| CN105448835B (zh) | 半导体装置 | |
| US7629655B2 (en) | Semiconductor device with multiple silicide regions | |
| US8361895B2 (en) | Ultra-shallow junctions using atomic-layer doping | |
| US8084305B2 (en) | Isolation spacer for thin SOI devices | |
| US20080142840A1 (en) | Metal gate transistors with epitaxial source and drain regions | |
| US20080237743A1 (en) | Integration Scheme for Dual Work Function Metal Gates | |
| US20130323894A1 (en) | Transistor and Method for Forming the Same | |
| US7253049B2 (en) | Method for fabricating dual work function metal gates | |
| US8039375B2 (en) | Shallow junction formation and high dopant activation rate of MOS devices | |
| US20070029608A1 (en) | Offset spacers for CMOS transistors | |
| US8629021B2 (en) | Integration scheme for an NMOS metal gate | |
| US20060154411A1 (en) | CMOS transistors and methods of forming same | |
| US20080029831A1 (en) | CMOS devices with graded silicide regions | |
| JP2007042802A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US7163878B2 (en) | Ultra-shallow arsenic junction formation in silicon germanium | |
| US8822293B2 (en) | Self-aligned halo/pocket implantation for reducing leakage and source/drain resistance in MOS devices | |
| US7687861B2 (en) | Silicided regions for NMOS and PMOS devices | |
| US7368357B2 (en) | Semiconductor device having a graded LDD region and fabricating method thereof | |
| KR100678314B1 (ko) | 저접촉저항을 갖는 반도체 소자의 제조방법 | |
| CN103377935B (zh) | Mos晶体管的制造方法 | |
| KR100637966B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2001160621A (ja) | 半導体装置の製造方法 | |
| KR100778862B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR20030050196A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111220 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |