TWI298948B - Pmos transistor strain optimization with raised junction regions - Google Patents

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TWI298948B TW092135849A TW92135849A TWI298948B TW I298948 B TWI298948 B TW I298948B TW 092135849 A TW092135849 A TW 092135849A TW 92135849 A TW92135849 A TW 92135849A TW I298948 B TWI298948 B TW I298948B
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Description

1298948 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係有關電路裝置以及電路裝置的製造及結構。 【先前技術】
基底上各電路裝置（半導體（例如矽）基底上的諸如 積體電路（Integrated Circuit ;簡稱1C )電晶體、電阻、 電容等電路裝置）的更佳之性能通常是這些裝置的設計、 製造、及作業期間之一主要考慮因素。例如，在設計及製 造或形成諸如用於互補金屬氧化物半導體（ Complementary Metal Oxide Semiconductor;簡稱 CMOS )的金屬氧化物半導體（MOS)電晶體半導體裝置期間， 通常希望增加N型MOS裝置（NMOS)通道中電子的移 動，並希望增加P型MOS裝置（PMOS)通道中帶正電的 電洞的移動。 【發明內容】 裝置的接面區中與基底表面之間具有非平面關係的矽 合金材料提供了一 PMOS電晶體的通道區中之最佳化應變 。該矽合金材料、該矽合金材料的尺寸、以及該矽合金材 料與基底表面間之非平面關係係經過選擇，使該矽合金材 料的晶格間隔與基底的晶格間隔間之差異造成該矽合金材 料中在基底表面之下的以及基底表面之上的應變，而影響 基底通道中一最佳化的矽合金引發之應變。此外，可選擇 -5- (2) 1298948 該非平面關係，使在該矽合金材料之上形成的不同晶格間 隔層所引發之任何應變對通道區中之應變有較少的影響。 【實施方式】 圖1是在形成一 NMOS裝置及一 PMOS裝置的一井、 閘極介電質及閘電極之後的一半導體基底的一部分之一橫 斷面示意圖。裝置（100)(例如一個或多個CMOS結構 )包含諸如一矽基底等的半導體基底（102)或一半導體 基底的磊晶層，半導體基底（102)具有由在基底或磊晶 層（1 02 )中形成的諸如淺溝槽隔離結構（1 1 〇 )等的若干 隔離區所界定之若干主動區或兀件單兀區。例如，可自單 晶矽形成或生長基底（1 02 )，且可界定各區域（利用溝 槽蝕刻製程），並在溝槽開孔中生長或沈積二氧化矽（ Si〇2)介電質，而形成淺溝槽隔離（Shallow Trench Isolation ;簡稱STI )結構（1 10 )(例如圖1所示形成爲 高度Η之STI結構）。在實施例中，STI結構（110)界 定了個別電晶體裝置（例如一 CMOS結構的NM0S及 PM0S裝置）的主動區或元件單元區。 圖1也示出在S TI結構（1 1 0 )所界定的個別主動區 或元件單元區中形成之P型井（105)及N型井（115) 。例如，係在基底（102 )的一區域中形成P型井（105 ) ，而係在基底（102)的一第二區域中形成N型井（115 )。係將諸如硼（B )及（或）鋁（A1 )等的一摻雜劑導 入針對一 N型裝置而指定的基底（1 02 )之一區域，而形 -6- 1298948 (3) 成P型井（105 )。係將諸如砷（As )、磷（P )、及（ 或）銻（Sb )等的一摻雜劑導入針對一 P型裝置而指定的 基底（102)之一區域，而形成N型井（115) 型井（ 105 )及N型井（1 15 )可具有分別對應於一 CMOS電路 的一 NM0S裝置及PM0S裝置的功函數之功函數。STI結 構（110 )以及井（105 )及（115 )的形成、尺寸、及厚 度（例如深度）之實施是此項技術中習知的，因而本說明 書中將不進一步描述上述各項。 圖1示出在基底（102)的表面（136)之上形成一閘 極介電層及閘電極層以及後續地對該閘極介電層及（或） 閘電極層的不需要部分進行圖樣產生或去除之後的基底（ 1 02 )。例如，如圖所示，可生長或沈積閘極介電質（1 20 )。通常利用加熱技術而在基底（1 02 )之上生長的閘極 介電質材料的一個例子是二氧化矽。我們當了解，除了二 氧化矽之外，亦可使用諸如碳摻雜氧化物（Carbon Doped Oxide;簡稱 CDO)、立方氮化硼（Cubic Boron Nitride ;簡稱 CBN)、磷矽玻璃（PhosphoSilicate Glass;簡稱 pSG )、氮化矽（Si3N4 )、氟矽玻璃（Fluorinated Silicate Glass ;簡稱FSG )、碳化矽（SiC )等的其他閘 極介電質，以便進一步將CM0S電晶體裝置最佳化。例如 ’例如’如有需要，可使用具有高介電常數的閘極介電質 材料，以便增加閘極的電容値。閘極介電質（1 2 0 )的形 成、尺寸、及厚度（例如高度）之實施是此項技術中習知 的’因而本說明書中將不進一步描述上述各項。 (4) 1298948 圖1示出其中包含在基底（102)的表面之上以諸如 在閘極介電質（120)上沈積而形成的閘電極（130)及（ 132 )之一結構。可將NMOS閘電極（130 )及PMOS閘電 極（132 )分別沈積到諸如150-2000埃（例如1 5-200奈 米）的一厚度。因此，NMOS閘電極（130)及PMOS閘 電極（1 3 2 )的厚度是可分別增減的，且可根據與裝置性 能有關的整合問題而選擇或挑選該厚度。NMOS閘電極（ 130)具有對應於一 N型裝置的功函數之一功函數。 PMOS閘電極（132)具有對應於一 P型裝置的功函數之 一功函數。在各實施例中，NMOS閘電極（130)及PMOS 閘電極（132 )係分別以化學汽相沈積（Chemical Vapor Deposition;簡稱CVD)法沈積矽，然後以前文所述用來 分別形成N型井（115)及P型井（105)的N型及P型 材料之摻雜方式摻雜矽，而形成N型及P型材料。例如 ，可在摻雜對應的NMOS接面區（例如圖2所示之NMOS 接面區（203))之同時也摻雜NMOS閘電極（130)，且 可在摻雜PMOS接面區（例如圖2所示之PMOS接面區（ 204))之同時也摻雜PMOS閘電極（132) 。NMOS閘電 極（130 )及PMOS閘電極（132 )的形成、尺寸（例如閘 電極覆蓋的閘極介電質（1 20 )之面積）、及額外的厚度 (例如高度）之實施是此項技術中習知的，因而本說明書 中將不進一步描述上述各項。 圖1進一步示出在（諸如藉由在NMOS閘電極（130 )及PMOS閘電極（132)的一界定區域之上的一罩幕層 (5) 1298948 中圖樣產生，並蝕刻掉並未被該罩幕層覆蓋的不需要之露 出部分而）去除閘極介電質（120 )以及NMOS閘電極（ 1 30 )及PMOS閘電極（132 )的不需要部分之後的基底。 例如，可藉由諸如使用電漿蝕刻、濺射蝕刻、及（或）氯 氣蝕刻化學作用等的傳統技術而產生圖樣，而在閘極介電 質（1 20 )以及一種或多種閘電極材料的不需要部分上產 生圖樣，以便在NMOS裝置（103 )之上形成閘極介電質 (120)及NMOS閘電極（130)，並在PMOS裝置（104 )NMOS裝置（103 )之上形成閘極介電質（120 )及 PMOS閘電極（132)。可同時或在各別的產生圖樣製程 中執行NMOS及PMOS裝置中之閘極介電質及閘電極的罩 幕層形成及（或）去除，而罩幕層形成及（或）蝕刻作業 是此項技術中習知的，因而本說明書中將不進一步描述上 述各項。例如，根據各實施例，NMOS閘電極（1 30 )及 PMOS閘電極（132 )是以CVD法沈積多晶矽，然後在多 晶砂上形成罩幕層並蝕刻該多晶砍。 圖2示出在形成NMOS及PMOS裝置的側壁間隔物及 接面區之後的圖1所示之半導體基底。圖2示出可分別在 NMOS閘電極（130)及PMOS閘電極（132)周圍以一適 當介電質形成以隔離電晶體裝置的個別電極之Ν Μ Ο S閘極 隔離間隔物（213 )及PMOS閘極隔離間隔物（214 )。例 如’可沿著圖1所示閘極介電質（丨2 〇 )及n Μ 0 S閘電極 (1 3 0 )的側壁沈積與前文中述及的閘極介電質（丨2〇 )的 介電質材料類似之介電質材料，然後利用諸如前文中述及 -9 - 1298948
的用於Ν Μ 0 S及Ρ Μ 0 S閘電極（1 3 Ο )及（1 3 2 )之餓刻技 術，產生圖樣並蝕刻所形成或沈積的介電質材料，而產生 NMOS閘極隔離間隔物（2 1 3 )，因而形成NMOS閘極隔 離間隔物（213 )。同樣地，可在pm〇S閘電極（132 )周 圍以一適當的介電質材料形成PMOS閘極隔離間隔物（ 2 1 4 )’以便隔離電晶體裝置的個別電極。例如，可利用 與前文所述的形成NMOS閘極隔離間隔物（213 )所用之 一類似方法，而以一類似的材料形成Ρ Μ Ο S閘極隔離間隔 物（2 1 4 )。我們考慮到：ΝΜ 0 S閘極隔離間隔物（2丨3 ) 可以是與PMOS閘極隔離間隔物（214)相同的或一不同 的材料。在一實施例中，NMOS閘極隔離間隔物（21 3 ) 及PMOS閘極隔離間隔物（214 )是二氧化矽。此外，諸 如N Μ 0 S閘極隔離間隔物（2 1 3 )及Ρ Μ 0 S閘極隔離間隔 物（2 1 4 )等的閘極隔離間隔物（例如，有時被稱爲“側壁 間隔物”或“肩部間隔物”）的形成製程、形狀、尺寸、及 厚度（例如高度）之實施是此項技術中習知的，因而本說 明書中將不進一步描述上述各項。 圖2示出可以一接面植入物（例如，針對ν型接面 區（2 0 3 )而以砷、磷、及（或）銻植入，且係針對ρ型 接面區（2 0 4 )而以硼及（或）鋁植入）形成的ν Μ 0 S接 面區（203 )及PMOS接面區（204 )(例如，有時也被稱 爲“源極·汲極區，，或“擴散區，，），且該接面植入物可額外 包含對應類型的尖端植入物。因此，可諸如摻雜P型井（ 105 )的各部分，而形成各NMOS接面區（203 )。例如， (7) 1298948 可根據~ NMO S裝置的特性，而諸如以前文所述摻雜以形 成N型井（115)的N型材料之方式，摻雜p型井（105 )的材料，以形成NMOS接面區（203 )中之N型材料， 而形成NMOS接面區（203 )。此外，可諸如摻雜N型井 (1 1 5 )的各部分，而形成各PM〇s接面區（204 )。例如 ’可根據一 PMOS裝置的特性，而諸如以前文所述摻雜以 形成P型井（105 )的P型材料之方式進行摻雜，而摻雜 N型井（115)的各部分，以形成PMOS接面區（204)中 之P型材料。 此外，如前文所述，根據各實施例，可在接面區中包 含或加入對應的尖端植入物。例如，NMOS接面區（203 )亦可包含額外的N型摻雜物，例如沿著導向通道的一 角度而將砷、磷、及（或）銻植入到與NMOS閘電極（ 130)相鄰的NMOS接面區（203 )。此外，例如，PMOS 接面區（204 )亦可包含額外的有角度之P型植入物，諸 如將硼及（或）鋁植入與PMOS閘電極（132 )鄰近的 PMOS 接面區（204 )。 更具體而言，各實施例包含形成各NMOS接面區（ 203)，其方式爲以磷摻雜P型井（105)，且進一步隨即 以磷摻雜與NMOS閘電極（130)鄰近的P型井（105 ) 之區域，而形成尖端植入物。此外’各實施例包含形成各 PMOS接面區（205)，其方式爲以硼摻雜N型井（115) ，且進一步隨即以硼摻雜與PM〇S閘電極（132)鄰近的 N型井（115)之各部分，而形成P型尖端植入物。 1298948 (8) 可在形成NMOS間隔物（213 )之前或之後，以諸如 前文所述的摻雜以形成N型井（1 1 5 )的N型材料之方式 進行摻雜，而以尖端植入物摻雜P型井（1 05 )的各部分 ，而形成N型材料。同樣地，圖2示出可諸如摻雜N型 井（1 15 )的各部分而形成之各PMOS尖端植入物。例如 ’可在形成PMOS間隔物（214 )之前或之後，以諸如前 文所述的摻雜以形成P型井（105)的P型材料之方式進 行摻雜，而輕度摻雜N型井（1 1 5 )的各部分，而形成p 型材料。根據各實施例，可諸如根據所需裝置的特性，而 按照適當的順序進行NMOS閘極隔離間隔物（2 1 3 )、 PMOS閘極隔離間隔物（214)、NMOS接面區（ 203 )、 及（或）PMOS接面區（2 04 )的形成。NMOS接面區（ 203)及PMOS接面區（204)、以及可額外包括的對應的 尖端植入物的形成、尺寸、及厚度（例如深度）之實施是 此項技術中習知的，因而本說明書中將不進一步描述上述 各項。 圖3示出在形成PMOS接面區孔洞之後的圖1所示之 半導體基底。圖3示出可去除PMOS接面區（204)的一 部分或全部及（或）N型井（1 1 5 )的若干部分（例如N 型井（115)中與PMOS閘電極（132)鄰近的各部分）而 形成之第一 PMOS接面區孔洞（ 340 )及第二PMOS接面 區孔洞（3 60 )。根據各實施例，可在N型井（1 15 )中 的STI結構（1 10 )與該裝置的PMOS閘電極（132 )之下 的一通道的有效寬度間之空間內，形成其表面積爲表面（ -12- 1298948 (9) 1 3 6 )的各種表面積且可爲各種尺寸（例如圖3所述之深 度D及寬度W，並延伸到圖中並未示出但係垂直於圖3 所示橫斷面圖之一範圍E)之第一孔洞（34〇)及第二孔 洞（3 6 0 )。例如，在各實施例中，可形成深度D之範圍 在表面（136)之下的50奈米至200奈米且寬度W之範 圍在90奈米至270奈米的第一孔洞（340)及第二孔洞（ 3 60 )。我們當了解，在各實施例中，可根據閘極長度而 增減寬度w，使寬度w在閘極長度的一倍與三倍之間。 此外，根據各實施例，可形成深度範圍在表面（1 3 6 )之 下2 0奈米與2 5 0奈米之間的第一孔洞（3 4 0 )及第二孔洞 (3 60 )，以便在第一孔洞（3 40 )及第二孔洞（3 60 )中 沈積一高度與表面（1 3 6 )之間有非平面關係（例如延伸 到表面（136)之上的一高度）之一矽合金，而提供足以 根據所需PMOS及（或）CMOS結構（例如，圖6或7右 端的裝置所示之一所需PM0S結構、或結構（ 600 )或（ 7〇〇)所示之所需CMOS結構）的特性而作業之一 PM0S 裝置。 例如，可以產生圖樣、蝕刻、及（或）凹處蝕刻之方 式（例如，前文所述的去除電極（130 )及（132 )的不需 要部分之方式），同時或獨立地形成第一 PM0S接面區孔 洞（340)及第二 PM0S接面區孔洞（360)至NM0S及 PM0S裝置的各種所需尺寸及深度特性，其中之作業是此 項技術中習知的，因而本說明書中將不進一步描述上述各 項。此外，本發明包含鄰近第一接面區的一基底表面（例 -13- 1298948 (10) 如第一 PMOS接面區孔洞（340))界定了 一第一基底側 壁表面（ 342 )且鄰近第二接面區的一基底表面（例如第 二PM0S接面區孔洞（3 60 ))界定了一第二基底側壁表 面（362 )之實施例。 圖4示出在將矽合金材料沈積到該等PM0S接面區孔 洞（例如第一 PM0S接面區孔洞（340 )及第二PM0S接 面區孔洞（3 60 ))之後的圖1所示之半導體基底。圖4 示出在第一 PM0S接面區孔洞（ 340 )中沈積的矽合金材 料（470)以及在第二PM0S接面區孔洞（360)中沈積的 矽合金材料（480)，其中所形成的第一接面區之表面（ 4 72 )與基底的表面（136 )之間有一非平面關係，且所形 成的第二接面區之表面（ 482)與基底的表面（136)之間 有一非平面關係。可由分別沈積在第一及第二PM0S接面 區孔洞（3 4 0 )及（3 6 0 )中之一適當的矽合金材料構成矽 合金材料（470)及（480)，而造成矽合金材料（470) 與矽合金材料（480 )間之一 n型井材料（1 15 )區域中 之裝置操作期間的應變（494 )(例如在可被稱爲PM0S 通道的一區域中之應變）。可用來造成應變（494 )的適 當之矽合金材料包括下列材料中之一種或多種：矽鍺（ S1G e )、碳化矽（s i C )、矽化鎳（N i S i )、二矽化鈦（ TiSi2)、一 5夕化銘（c〇Si2)，且可以硼及（或）銘來摻 雜砂合金材料。例如’矽合金材料（470 )及（480 )可包 括其矽合金晶格間隔係與N型井（1 1 5 )的基底材料的晶 格間隔不同之一材料。更具體而言，在PM〇s裝置的作業 (11) 1298948 中，矽合金材料（470 )及（480 )可造成井材料中之一壓 縮，或晶格間隔大於N型井（1 1 5 )的一區域中的晶格間 隔之矽合金材料（470)及（480)造成該區域中之應變（ 494 )上的一壓縮應變。 此外，根據各實施例，矽合金材料（47 0)及（480 ) 具有高於基底上表面（例如表面（1 3 6 ))的一第一接面 區表面（472)及一第二接面區表面（482)。該等接面區 與基底表面間之非平面關係易於造成低於基底表面之第一 矽合金應變（ 474 )及高於基底表面的第一矽合金應變（ 476 )、以及低於基底表面之第二矽合金應變（ 484 )及高 於基底表面的第二矽合金應變（486 )，該等應變的任一 應變及（或）全部應變促成作業應變（494 )。例如，沈 積持續時間及（或）沈積濃度、或沈積作業的沈積速率可 控制所沈積的矽合金材料（470 )及（或）（480 )之厚度 (例如，形成表面（472 )及（或）（482 )的高度之長度 L加上深度D。此外，在各實施例中，可將第一接面區中 配置的或沈積的矽合金材料（例如矽合金材料（470 )) 附著到極鄰近第一基底側壁表面（3 42 )處，並可將第二 接面區中配置的或沈積的矽合金材料（例如矽合金材料（ 4 80 ))附著到極鄰近第二基底側壁表面（3 62 )處。 因此，根據各實施例，可在表面（1 3 6 )的適當表面 區域上形成第一孔洞（3 40 )及第二孔洞（3 60 )，且所形 成之第一孔洞（340 )及第二孔洞（3 60 )具有足以提供所 需作業應變（474) 、 （476) 、 （484) 、 （486)、及（ (12) 1298948 或）（494 )，而這些作業應變包括根據一所需PMOS裝 置及（或）CMOS結構（例如圖6或7右端的裝置所示之 一所需PMOS裝置、或結構（600)或（700)所示之所需 C Μ 0 S結構）的特性而需要之應變。因此，可選擇第一孔 洞（340 )及第二孔洞（3 60 )的尺寸及深度、矽合金材料 ( 470 )及（480 )、以及表面（472 )及（4 82 )與表面（ 1 3 6 )間之非平面關係，以便造成在應變（4 9 4 )處的範圍 在0 · 1 %與1 〇 %間之一壓縮應變。尤其可選擇一適當的設 計’以便在應變（494 )處提供範圍在〇%與2%間之一壓 縮應變、或範圍在0.5 %與2.5 %間之一壓縮應變（例如大 約爲1 %的壓縮應變）。我們當了解，在各實施例中，可 根據具有一非平面關係（其中長度L是介於1埃與200奈 米間之一範圍）的實施例而完成在應變（494 )處的一足 夠之壓縮應變。 根據各實施例，可經由諸如選擇性沈積、CVD沈積 、或磊晶沈積，而分別地將矽合金材料（470 )及（或） (4 8 0 )形成到或沈積到第一 ρ μ 〇 S接面區孔洞（3 4 0 )及 (或）第二PMOS接面區孔洞（360)。例如，可在一單 晶基底之上形成一磊晶層的單晶半導體薄膜，其中該磊晶 層具有與基底材料相同的結晶特性，但在摻雜物的類型或 濃度上有所不同。更具體而言，可以選擇性CVD沈積法 形成矽合金材料（470 )及（或）（480 )，且矽合金材料 ( 470 )及（或）（480 )可包括與N型井（115)材料的 結晶構造相同的結晶構造之磊晶沈積的單晶矽合金（例如 -16- (13) 1298948 ，具有相同的結晶構造意指：如果N型井（1 1 5 )的材料 具有諸如1 00、1 1 〇等的結晶等級，則所沈積的矽合金將 ’ 具有諸如1 〇 〇、1 1 0等的一類似之或相同之結晶等級）。 此外，根據各實施例，可以磊晶沈積法沈積以硼摻雜 的矽鍺（SiGe)，然後退火而自該矽鍺去除硼’因而形成 矽合金材料（470)及（或）（480)。因此’可在矽基底 的頂部上生長一層Si^xGex，使該矽鍺具有大於（例如大 於4.2%)其底層的矽的表體弛緩晶格常數（bulk relaxed φ lattice constant)之表體弛緩晶格常數。在該矽鍺與矽接 合的一個或多個區塊上形成之不匹配的一個或多個差排（ dislocation )可產生應變（474 )、 （ 476 )、 （ 484 )、 (486)、及（或）（4 94 )。換言之，諸如壓縮應變等的 應變（494 )可能肇因於擠壓到矽合金材料（470 )及（ 480)的矽之鍺原子，使這些矽合金具有與N型井（115 )的矽材料不同之且變形之一晶格間隔。 形成或生長矽合金材料（470 )及（或）（480 )的適 # 當製程包括藉由汽相（VPE )、液相（LPE )、或固相（ SPE)區塊的矽之處理。例如，應用於矽的VPE處理之一 種此類CVD製程包括：（1 )將反應物輸送到基底表面； (2)反應物吸附在基底表面上；（3)在該表面上進行會 導致一薄膜及反應產物的形成之化學反應；（4 )使反應 產物不再吸附在該表面；以及（5)自該表面輸送移開該 反應產物。 此外，矽合金的適當形成方式包括此項技術中習知的 -17- 1298948 · (14) # 被稱爲選擇性磊晶沈積之第1類選擇性磊晶沈積、形成、 或生長。使用第1類沈積時，矽合金沈積將只發生在氧化 物薄膜的開孔內之裸矽基底上，且很少（如果有的話）會 生長在氧化物上。因此，諸如在圖4所示之實施例中，係 分別在孔洞（3 40 )及（或）（3 60 )的表面上（例如包括 PMOS接面區（ 204 ))形成矽合金材料（ 470 )及（或） (480 )，但是並未在 STI結構（1 10 )、閘極介電質（ 120 )、PMOS閘極隔離間隔物（214 )、或PMOS閘電極 φ (132 )上形成矽合金材料（470 )及（或）（480 )。此 外，我們當了解，在各實施例中，可分別在孔洞（340 ) 及（或）（3 60 )的表面上以及STI結構（1 10 )的閘極表 面、閘極介電質（120)、PMOS閘極隔離間隔物（214) 、及（或）PMOS閘電極（132 )上形成矽合金材料（例 如矽合金材料（470 )及（或）（480 ))。更具體而言， 各實施例包括使用一矽來源而以第1類選擇性磊晶沈積形 成之矽合金材料（470 )及（或）（480 )，該矽來源包括 修 下列各項中之一項或多項：在適當溫度下的矽鍺（SiGe ) 、碳化矽（SiC)、矽化鎳（NiSi)、二矽化鈦（TiSi2) 、二矽化鈷（C〇Si2)、矽的鹵化物、四氯化矽（SiCl4) 、三氯矽烷（SiHCl3)、三溴矽烷（SiHBr3)、及四溴化 矽（SiBr4 )。因此，如果存在有氯化氫、氯氣，則亦可 將二氯矽烷（SiH2Cl2 )、矽甲烷（SiH4 )用來作爲矽來 源。 適當的選擇性磊晶形成方式亦包括沈積的選擇性不是 -18- (15) 1298948 極度重要的第2類選擇性磊晶沈積。使用第2類沈積時， 係在裸矽基底以及氧化物薄膜上發生矽合金的形成或生長 ’因而當進丫了此類的沈積時’在裸5夕基底上形成的砂合金 之磊晶層與氧化物薄膜上形成的矽合金之多晶矽層之間產 生了 一界面。該界面相對於薄膜生長方向之角度係取決於 基底的結晶方位。因此，在諸如圖4所示之實施例中，係 分別在孔洞（3 4 0 )及（或）（3 6 0 )的表面上（例如包括 PMOS接面區（204))形成矽合金材料（470)及（或） (480)，且亦可在STI結構（110)的表面、閘極介電質 (120)、PMOS閘極隔離間隔物（214)、或PMOS閘電 極（132)上形成矽合金材料（470)及（或）（480)。 更具體而言，各實施例包括使用矽甲烷（SiH4 )、矽鍺（ SiGe)、碳化矽（SiC)、矽化鎳（NiSi)、二矽化鈦（ TiSi2)、及（或）二矽化鈷（C〇Si2)作爲矽來源之第2 類選擇性磊晶沈積。 因此，根據各實施例，在形成步驟之後，可使用此項 技術中習知的（因而本說明書中將不描述的）各種技術（ 例如，前文中述及的取除電極（130)及（132)的不需要 部分之技術）對矽合金材料（470 )及（或）（480 )的不 需要部分進行產生圖樣及（或）蝕刻去除。 因此，根據各實施例，可形成矽合金材料（470 )及 (或）（480)，且矽合金材料（470)及（或）（480) 具有比基底的上表面（例如表面（136))高了範圍在5 奈米與150奈米的一長度之第一接面區表面（472 )及（ 1298948 (16) 或）第二接面區表面（482)。例如，如圖4所示，第一 接面區表面（472)及（或）第二接面區表面（482)可延 伸到比基底的表面（136)高了 400至500埃（例如40-50奈米）的長度L之處，且砂合金材料（470)及（或） (480)可延伸到N型井（115)內的一深度範圍在20與 2 5 0奈米間之圖4所示的一深度d。因此，亦可考慮深度 D大約在120奈米且長度L係在40與50奈米間之長度範 圍的實施例。 此外，在各實施例中，可以前文所述之方式沈積矽合 金材料（470 )及（或）（480 )，然後摻雜矽合金材料（ 470)及（或）（480)，以便形成根據—所需PM〇s裝置 的特性之各接面區。例如，在沈積了矽合金材料（4 7 0 ) 及（或）（4 8 0 )之後，可以前文說明的摻雜以形成p型 井（105)的P型材料之方式摻雜這些材料，而摻雜這兩 種材料。因此，例如，可將砂合金材料（470 )及（或） (480)形成爲、或摻雜爲、或增加其極性爲帶正電的（p 型）接面區材料。因此，可考慮到：矽合金材料（4 7 〇 ) 可以是與砍合金材料（480)相同的或不同的材料，且可 以與砂合金材料（4 8 0 )相同的或不同的方式摻雜砂合金 材料（470 )。例如，根據各實施例，矽合金材料（47〇 ) 及（480 )可包含矽鍺，且係以選擇性CVD沈積法沈積具 有120奈米的深度D且在表面（136)之上50奈米的長 度L之一磊晶層，然後在沈積之後以硼摻雜，而形成該矽 錯。 -20- (17) 1298948 因此，可選擇矽合金材料（470 )及（或）（480 )爲 在一具有適當尺寸的接面區孔洞中經適當摻雜的一種材料 ，且該材料延伸到表面（136)之上的一長度L，該長度 L足以根據一所需PMOS及（或）CMOS結構（例如，圖 6或7右端的裝置所示之一所需PM0S結構、或結構（ 600 )或（700 )所示之所需CMOS結構）的特性而作業並 提供所需之應變（474 )、 （ 476 )、 （ 484 )、 （ 486 )、 及（或）（494 )。 籲 此外，根據各實施例，第一接面區表面（472 )的長 度L及（或）第二接面區表面（482)的一長度可包含一 矽化物層，及（或）可考慮高於表面（136)(由此觀察 )一額外的長度，並包含一矽化物材料層。例如，圖5示 出在形成擴散區上的矽化物層以及NM0S及PM0S裝置的 閘電極之後的圖1所示之基底。係分別在NM0S接面區（ 203 )、NM0S閘電極（130)、PM0S接面區（例如矽合 金材料（470)及（480)的部分或全部、以及PM0S接面 修 區（204)的全無或部分）、以及PM0S閘電極（132)之 中、之上、或之中及之上形成NM0S接面區矽化物層（ 523 )、NM0S閘極矽化物層（513)、PM0S接面區矽化 物層（524 )、及PM0S閘極矽化物層（514 )。可以相同 的或各種適當的矽化物材料及（或）以相同的或各種適當 的作業來形成矽化物層（523 )、 （ 513 )、 （ 524 )、及 (或）（5 1 4 )，以便提供一適當的表面，用以耦合到根 據所需的PM0S裝置及（或）CMOS結構的特性而形成之 -21 - (18) 1298948 fe接點。例如，可向下濺射一覆蓋層的適當之砂化物材 料（例如鎳、鈦、鈷），並將該矽化物材料退火，使該矽 化物材料與任何露出的矽起反應，而形成適當的矽化物層 (例如矽化鎳（NiSi)、二矽化鈦（TiSi2)、及（或）二 石夕化鈷（C〇Si2 ))。在向下濺射該覆蓋層的適當之矽化 物材料之後，可諸如去除任何未反應的矽化物材料（例如 任何未反應的鎳、鈦、及（或）鈷），而蝕刻掉不需要部 分（例如，如前文所述去除電極（1 3 0 )的不需要部分之 方式）。 根據各實施例，可沿著結構（5 00 )的整個露出表面 沈積一層矽化物材料，並將該層矽化物材料加熱，使該矽 化物材料部分地擴散到該整個表面之各所選擇部分。因此 ’可考慮到：矽化物材料層（523 )、 （ 513 )、 （ 524 ) 、及（或）（514)可分別佔用NMOS接面區（ 203 )、 NMOS閘電極（513)、矽合金材料（ 5 70 )及（ 5 8 0 )、 及（或）PMOS閘電極（514)的一部分。更具體而言， 如圖5所示，矽化物材料層（5 2 3 )、 （ 5 1 3 )、 （ 5 2 4 ) 、及（或）（514)可包含自表面（472)及（482)開始 並向下延伸的佔用大約2 0奈米的矽合金材料（4 7 0 )及（ 480 )之矽化鎳。然而，矽化物層（524 )及（514 )的形 成應爲該等矽化物層的形成或後續的作業不可使矽化物（ 5 24 )及（5 24 )短路在一起（例如，影響到長度L、或表 面高度（570 )、 （ 5 8 0 )、及（或）矽化物（514 )的高 度，使矽化物（524 )短路到矽化物（5 1 4 ))。適當的矽 (19) 1298948 化物層的形成、尺寸、及厚度（例如深度及高度）之實施 是此項技術中習知的，因而本說明書中將不進一步描述上 述各項。 Θ 6不出在NMOS及PMOS裝置之上形成—*保形触刻 停止層之後的圖1所示之基底。圖6示出覆蓋NMOS裝置 (603)的露出表面之NMOS保形蝕刻停止層（663)、及 覆蓋PMOS裝置（604)的露出表面之PMOS保形蝕刻停 止層（664 )。可利用相同的或此項技術中習知的各種適 當的作業及（或）相同的或各種適當的材料（例如，沈積 、濺鍍沈積、及（或）生長氮化矽（Si3N4 )、二氧化矽 (Si02 )、磷矽玻璃（PSG )、碳化矽（SiC ))，並利 用其他適當的材料、尺寸、及厚度、以及適於沈積這些材 料的作業，而形成NMOS蝕刻停止層（663 )及（或） PMOS蝕刻停止層（664 )，以便在NMOS蝕刻停止層（ 663 )及（或）PMOS蝕刻停止層（ 664 )之下的表面（例 如在該等層之下的矽化物層）受到保護。 此外，根據各實施例，NMOS蝕刻停止層（663 )及 (或）PMOS蝕刻停止層（664)可包含會在P型井材料 (105)的一區域中造成NMOS張力（693)之一材料，而 該NMOS張力（693)是諸如NMOS鈾刻停止層拉力向量 (613)、 （ 614)、及（615 )所示的NMOS f虫刻停止層 之各成分拉力之結果。此外，可選擇一蝕刻停止材料，該 蝕刻停止材料會造成N型井（115)的一區域中之PMOS 張力（694 )，且係由諸如PMOS鈾刻停止層拉力向量（ (20) 1298948
623 )、 （ 624 )、及（625 )形成該張力。然而，雖然P 型井材料的區域可能因NMOS鈾刻停止層（ 663 )的拉力 向量（6 1 3 )、 （ 6 1 4 )、及（6 1 5 )的效應而導致整體呈 現張力的一通道，但是N型井材料（1 1 5 )的該區域可能 會有整體呈現拉應變（ 694 )的壓縮一通道，這現象可能 是PMOS飩刻停止層（ 664 )的拉力向量（ 623 )、 （624 )、及（ 625 )被肇因於壓縮向量（ 474 )、 （ 476 )、（ 4 84 )、及（486 )的壓縮應變（494 )抵消之結果。此外 ，由於第一表面高度（5 70 )及第二表面高度（5 80 )延伸 到表面（136 )之上，所以PMOS蝕刻停止層拉力向量（ 623 )及（624 )具有較小的效果，且產生比NMOS張力（ 693 )較小的一 PMOS張力（694 )，這是因爲所形成的或 配置的其表面（570 )及（5 80 )延伸到表面（136 )之上 的矽合金材料（470 )及（480 )將拉力向量（623 )及（ 6 24 )推到更遠離N型井材料（1 1 5 )的該區域（例如 PMOS通道）處。飩刻停止層（663 )及（或）（664 )的 形成、尺寸、及厚度之實施是此項技術中習知的，因而本 說明書中將不進一步描述上述各項？ 圖7示出在自PMOS裝置去除一蝕刻停止層之後的圖 1所示之基底。圖7示出已自PMOS裝置（703)的表面 之一個或多個部分去除PMOS蝕刻停止層（664)之一實 施例（例如，如前文所述的去除電極（1 3 0 )及（1 3 2 )的 不需要部分）。因此，可諸如以產生圖樣式蝕刻、選擇性 蝕刻、及其他適當的技術自可包含一個或多個S TI結構（ (21) 1298948 110)的表面、表面（170)、表面（180)、PMOS閘電 極（132 )的閘極隔離間隔物之表面、及（或）PMOS閘 極矽化物（514)的表面之PMOS表面（747)去除PMOS 蝕刻停止層（6 6 4 )。此外，Ρ Μ Ο S鈾刻停止層（6 6 4 )的 去除可沿著STI結構（1 10 )的表面而鄰近STI結構（1 10 )的一近端（例如邊緣（749 )所示的），或沿著STI結 構（1 1 0 )的一末端（例如邊緣（7 4 3 )所示）。鈾刻停止 層（664 )的去除、去除的區域尺寸、及去除的厚度之實 施是此項技術中習知的，因而本說明書中將不進一步描述 上述各項。 根據各實施例，去除了 Ρ Μ 0 S鈾刻停止層（6 6 4 )的 區域之一足夠的或選擇的部分、該層的一厚度、及（或） PMOS蝕刻停止層（664 )的全部，以便減少或消除肇因 於已被處除的PMOS蝕刻停止層（ 664 )的任何張力或拉 應力。因此，當與向量（474)、 （476)、 （484)、及 (486 )相關聯的應變大部分保持不變，而已大致去除了 與向量（623 )、 （ 624 )、及（625 )相關聯的應變時， N型井（115)中之殘留應變（794)將包含通道中較大的 壓縮。 此外，各實施例包含形成在圖4 -7所不的任何結構之 上形成的一介電層（例如，由二氧化矽（Si02 )、磷矽玻 璃（PSG)、氮化矽（Si3N4)、及（或）碳化矽（SiC) 、以及用於所需CMO S結構的各種其他適當材料構成之平 面化層間介電質（InterL ay er Dielectric;簡稱 ild))。 (22) 1298948 在匱]4 _ 7所示的結構之上形成的一介電層的形成、尺寸、 及厚度之實施晏此項技循f Φ習知的’医1而本說明書中將不 進一步描述上述各項。 圖8是形成一具有一 PM0S裝置的CM0S結構的一製 程之—流程圖，其中該PMOS裝置具有被沈積在接面區之 矽合金材料，使該砂合金材料與基底的表面呈現一非平面 關係。在步驟（810)中’係在具有適當的井、接面區、 閘極介電質、閘電極、閘極隔離間隔物、及S τ I結構（例 如圖2所示之s τ I結構）的一基底上形成一 CΜ 0 S結構的 NMOS及PMOS裝置。在步驟（820)中，在鄰近PMOS 閘電極（132 )處，去除PMOS接面區（204)及或有的Ν 型井（1 1 5 )的一部分而至一所需的寬度及深度（例如， 如圖3所示）。例如，可以本說明書所述之方式而以諸如 蝕刻法形成第一及第二PMOS接面區孔洞（340 )及（360 )° 在步驟（830)中，在該等PMOS接面區中沈積或形 成矽合金材料，使第一接面區的一表面及第二接面區的一 表面係與基底的表面呈現一非平面關係（例如，如圖4所 示）。例如，可以其中包括使用CVD、磊晶沈積、及（ 或）選擇性沈積中之一項或多項的作業之沈積法來沈積矽 鍺、摻雜的矽鍺、矽碳、及摻雜有晶格間隔不同於矽基底 的晶格間隔的矽之碳。因此，對於諸如一 p Μ 〇 s裝置（ 4 04 )而言’可沈積具有大於基底的晶格間隔的一晶格間 隔之一砂合金，以便在該基底中提供一壓縮應變（例如在 (23) 1298948 PMOS通道中之壓縮應變）。 另一方面，對於一 NMOS裝置而言，各實施例包括形 成材料的電氣類型是相反的結構（404 )(例如，視需要 而根據所需NM 0 S裝置的特性，井（1 1 5 )是P型材料， 閘電極（1 3 2 )是N型材料等）。可將具有小於矽基底的 晶格間隔的一晶格間隔之一矽合金材料（例如碳化矽、 silicon carbine、及（或）摻雜矽的碳）沈積到第一及第 二NM0S接面區孔洞（例如與孔洞（3 40 )及（3 60 )同等 的NM0S孔洞），以便在NM0S裝置的通道中造成一拉 力或張力（例如，藉由產生與向量（4 74 )、 （ 476 )、（ 484 )、 （ 486 )、及（ 494 )相反的向量而造成之拉力或 張力）。 例如，該基底的一表面可界定該基底的一上表面、及 第一接面區的表面，且第二接面區的表面（例如前文所述 的一 PM0S或NM0S裝置的第二接面區的表面）係高於該 基底的該上表面。該矽合金材料的沈積可包括視需要而沈 積足以在該基底中（例如在該裝置的井或通道的一區域中 )造成一所需應變（例如一張力或壓縮）的一厚度或數量 之該材料。此外，矽合金材料的沈積可包括所具有的矽合 金晶格間隔包含與基底材料的晶格間隔不同的（例如較小 的或較大的）而可造成該基底中之目標應變的一晶格間隔 的矽合金材料之一濃度或類型。此外，該矽合金材料的沈 積可包含沈積矽鍺、碳化矽、摻雜有硼及（或）鋁的矽合 金中之一種或多種，以便形成一帶正電的接面區材料。 -27- (24) 1298948 在步驟（8 4 Ο )中，在砂合金材料及閘電極上形成石夕 化物層（例如，如圖5所示的）。例如，如圖4所示，可 以一種此項技術中習知的方式將鎳、鈦、及（或）鈷沈積 到露出的表面上，使該鎳、鈦、及（或）鈷與任何露出的 矽起反應，而形成一矽化物，然後可蝕刻掉任何未反應的 部分。因此，該等矽化物層可佔用該矽合金材料及（或） 閘電極的一部分。 在步驟（860 )中，可在該裝置的現行表面之上形成 一飩刻停止層（例如，如圖6所示）。例如，可在NMOS 及PMOS裝置上沈積足以造成NMOS通道中之一壓縮的一 拉力氮化矽保形層。此外，可選擇該蝕刻停止層的沈積類 型、厚度、及（或）方法，使PMOS通道中形成的張力不 會超過來自所選擇的矽合金沈積之壓縮。 相應地，根據各實施例，可以只在一 CMOS結構的 NMOS部分之上選擇性地形成一拉力蝕刻停止層。或者， 根據各實施例，然後可自該CMOS結構的該PMOS部分去 除在一 CMOS結構之上形成的一拉力蝕刻停止層。 雖然圖1-8示出了具有一 NMOS裝置及PMOS裝置的 一 CMOS結構之形成，但是各實施例亦包含不具有NMOS 裝置的前文所述的一 PMOS裝置部分（例如裝置（ 404 ) 、(504) . ( 604)、及（或）（703)) 之形成。因此，所考慮的形成也適用於獨立的單一 PMOS裝置、將若干單一的PMOS裝置耦合而形成與一 CMOS結構不同的多個被耦合之PMOS裝置、以及在一基 (25) 1298948 底上的其他適當之電路裝置，其中該等裝置具有如前文所 述的在接面區中形成的或配置的矽合金材料，而使該矽合 金材料的表面與基底表面呈現一非平面關係。 已參照一些特定實施例而說明了本發明。然而，顯然 在不脫離申請專利範圍中述及的本發明的廣義精神及範圍 下，可對本發明作出各種修改及改變。因此，應將本說明 書及圖式視爲舉例說明，而非對本發明加以限制。 【圖式簡單說明】 · 若參照前文中之詳細說明、最後的申請專利範圍、及 各附圖，將可更易於徹底了解各種特徵、觀點、及優點， 這些附圖有： 圖1是在形成NMOS及PMOS裝置的一井、閘極介電 質、及閘電極之的一半導體基底的一部分之一橫斷面示意 圖。 圖2示出在形成NMOS及PMOS裝置的側壁間隔物及 接面區之後的圖1所示之半導體基底。 · 圖3示出在形成PMOS接面區孔洞之後的圖1所示之 半導體基底。 圖4示出在將砂合金材料沈積到P Μ 0 S接面區孔洞之 後的圖1所示之半導體基底。 圖5示出在NMOS及PMOS裝置的擴散區及閘電極上 形成矽化物層之後的圖1所示之基底。 圖6示出在NMOS及PMOS裝置之上形成一保形蝕刻 停止層之後的圖1所示之基底。 -29- (26) 1298948 圖7示出在自PMOS裝置去除一飩刻停止層之後的圖 1所示之基底。 圖8是形成一具有一 PMOS裝置的CMOS結構的一製 程之一流程圖，其中該PMOS裝置具有被沈積在接面區之 矽合金材料，使該矽合金材料與基底的表面呈現一非平面 關係。 元件對照表 100 :裝置 102 :半導體基底 1 1 0 :淺溝槽隔離結構 105 : P型井 1 1 5 : N型井 1 3 6,472,482 :表面 120 :閘極介電質 1 3 0，1 3 2 :閘電極 203 : NM0S接面區 204: PM0S接面區 1 03,603 : NM0S 裝置 104，404,604,703 : PM0S 裝置 213 : NM0S閘極隔離間隔物 214 : PM0S閘極隔離間隔物 340:第一 PM0S接面區孔洞 360:第^ PM0S接面區孔洞 (27) (27)1298948 500,600,700 ：結構 3 4 2 :第一基底側壁表面 3 62 :第二基底側壁表面 470,480,570,580:矽合金材料 4 9 4 :應變 4 74 :低於基底表面之第一矽合金應變 476 :高於基底表面之第一矽合金應變 4 84 :低於基底表面之第二矽合金應變 486:高於基底表面之第二矽合金應變 5 23 : NMOS接面區矽化物層 5 13 : NMOS閘極矽化物層 5 2 4 : P Μ 0 S接面區矽化物層 5 1 4 : Ρ Μ Ο S閘極矽化物層 6 6 3 : ΝΜ Ο S保形蝕刻停止層 6 6 4 : Ρ Μ Ο S保形蝕刻停止層 693 : NMOS 張力 613,614,615 : NMOS蝕刻停止層拉力向量 694: PMOS 張力 623,624,625: PMOS蝕刻停止層拉力向量 747: PMOS 表面 749,743 :邊緣 794 :殘留應變

Claims (1)

1298948 (1) 拾、申請專利範圍 1. 一種半導體裝置，包含： 一基底； 該基底上的一第一兀件，該第一兀件包含在該基底的 一表面上位於由一第一井所界定之該基底的一區域中之一 閘電極，並包含在該基底中鄰近該閘電極的一第一接面區 及一第二接面區；以及 一單晶矽合金材料，該矽合金材料係被配置在該第一 接面區及該第二接面區中之每一接面區，使該第一接面區 的一表面及該第二接面區的一表面與該基底的該表面呈現 一非平面關係，其中位於由該第一井所界定之該基底的區 域中之該基底係處於由該矽合金的一矽合金晶格間隔所引 起的一應變下； 與該第一元件互補的一第二元件，該第二元件包含在 該基底的表面上之一閘電極，並包含由該基底之一第二井 的一材料之摻雜部分所界定之接面區，該第二井的材料具 有該第一井的導電類型；以及 一蝕刻停止層，保形地配置在該基底上在該第二元件 但不包括該第一元件上，以在通道的該第二井中引起一拉 力應變。 2. 如申請專利範圍第1項之裝置，其中該基底的一表 面界定了該基底的一上表面，且該第一接面區的該表面及 該第二接面區的該表面係高於該基底的該上表面。 3 .如申請專利範圍第1項之裝置，其中該第一接面區 -32- (2) 1298948 的該表面及該第二接面區的該表面比該基底的該上表面高 了範圍在5奈米與150奈米間之一長度。 4 ·如申請專利範圍第3項之裝置，其中該第一接面區 及該第二接面區界定了深度範圍在30奈米與250奈米間 之一深度。 5 ·如申請專利範圍第1項之裝置，其中該矽合金材料 具有與基底材料的一晶格間隔不同之一矽合金晶格間隔。 6·如申請專利範圍第5項之裝置，其中位於由該第一 井所界定之該基底的區域中之該基底係處於比該基底材料 的該晶格間隔大的矽合金晶格間隔所引起的一壓縮應變下 〇 7.如申請專利範圍第i項之裝置，其中接近該第一接 面區的該基底之一表面界定了 一第一基底側壁表面，且接 近該第二接面區的該基底之一表面界定了一第二基底側壁 表面’且被配置在該第一接面區中之該矽合金材料係附著 在該第一基底側壁表面，且被配置在該第二接面區中之該 矽合金材料係附著在該第二基底側壁表面。 8·如申請專利範圍第丨項之裝置，其中該矽合金材料 包含一磊晶層的矽合金材料。 9·如申請專利範圍第〗項之裝置，其中該矽合金材料 包含矽鍺（Siy.xGex )、碳化矽（Siy.xCx )、矽化鎳（ NiSi)、二矽化鈦（TiSi2)、及二矽化鈷（c〇Si2)中之 一材料。 10.如申請專利範圍第1項之裝置，進一步包含在該 -33- (3) 1298948 第一接面區的該表面、s亥弟一接面區的該表面、及該閘電 極上之一矽化物材料層，其中該矽化物材料層包含砍化鎳 (NiSi )、二矽化鈦（TiSi2 )、及二矽化鈷（c〇Si2 )中 之一材料。 11·如申請專利範圍第10項之裝置，進一步包含在該 矽化物材料層上之一保形蝕刻停止材料層，其中該鈾刻停 止材料層包含二氧化砂（Si〇2)、隣砂玻璃（PSG，以磷 摻雜的二氧化砂）、氮化砂（S i3 N4 )、及碳化矽（s i C ) 中之一材料。 12·如申請專利範圍第11項之裝置，進一步包含在該 保形鈾刻停止材料層上之一介質材料層，其中該介質材料 層包含碳摻雜氧化物（CDO)、立方氮化硼（CBN)、二 氧化矽（Si02)、磷矽玻璃（PSG)、氮化矽（Si3N4)、 氟矽玻璃（FSG )、及碳化矽（SiC )中之一材料。 13. —種微電子裝置，包含： 一基底； 該基底上的一第一元件，該第一元件包含在該基底的 一上表面上位於由一第一井所界定之該基底的一區域中之 一閘電極，並包含在該基底中鄰近該閘電極的一第一接面 區及一第二接面區；以及 一單晶矽合金材料，該單晶矽合金材料具有與該基底 的一晶格間隔不同之一矽合金晶格間隔，且矽合金材料被 配置在該第一接面區及該第二接面區的每一接面區中，使 該第一接面區的一表面及該第一接面區的一表面比該基底 -34- (4) 1298948 的該上表面高了足以引起該基底中之一應變的一長度； 與該第一元件互補的一第二元件，該第二元件包含在 該基底的表面上之一閘電極，並包含由該基底之一第二井 的一材料之摻雜部分所界定之接面區，該第二井的材料具 有與該第一井的導電類型不同之導電類型；以及 一蝕刻停止層，保形地配置在該基底上在該第二元件 但不包括該第一元件上，以在通道的該第二井中引起一拉 力應變。 1 4 ·如申請專利範圍第1 3項之裝置，其中位於由該第 一井所界定之該基底的區域中之該基底包含由矽、多晶石夕 、及帶有負電荷的單晶砂中之一材料構成之一 N型通道 /井材料，且其中該矽合金材料包含帶有正電荷的一 P型 接面區材料。 1 5 ·如申請專利範圍第1 4項之裝置，其中該矽合金是 具有大於該N型通道/井材料的晶格間隔之一晶格間隔 的矽鍺，且其中該應變是一壓縮應變。 16· —種製造一半導體裝置之方法，包含下列步驟： 在一基底上在由一第一井所界定之該基底的一區域中 形成一第一元件，該第一元件包含： 在該基底的一表面上之一閘電極；以及 在該基底中鄰近該閘電極的一第一接面區及一第 一接面區；以及 在該第一接面區及該第二接面區的每一接面區中沈積 -單晶矽合金材料，使該第一接面區的一表面及該第二接 -35- (5) 1298948 面區的一表面與該基底的該表面呈現一非平面關係； 與該第一元件互補的一第二元件，該第二元件包含在 該基底的表面上之一閘電極，並包含由該基底之一第二井 的一材料之摻雜部分所界定之接面區，該第二井的材料具 有與該第一井的導電類型不同之導電類型；以及 一蝕刻停止層，保形地配置在該基底上在該第二元件 但不包括該第一元件上，以在通道的該第二井中引起一拉 力應變。 1 7 .如申請專利範圍第1 6項之方法，其中沈積該矽合 金材料之該步驟包含下列步驟：沈積一足夠厚度的矽合金 材料，該矽合金材料具有比該基底的晶格間隔大的一晶格 間隔，而在該基底中造成範圍在〇·5%壓縮與2.5%壓縮間 之一壓縮應變。 1 8 ·如申請專利範圍第1 6項之方法，其中沈積該矽合 金材料之該步驟包含下列步驟：執行足以形成一磊晶層的 矽合金材料之一化學汽相沈積。 1 9 ·如申請專利範圍第1 6項之方法，其中沈積該矽合 金材料之該步驟包含下列步驟：在極鄰近與該第一接面區 接近的該基底的一第一基底側壁表面的該第一接面區中沈 積矽合金材料，以及在極鄰近與該第二接面區接近的該基 底的一第二基底側壁表面的該第二接面區中沈積矽合金材 料。 2 0 .如申請專利範圍第1 6項之方法，進一步包含下列 步驟··以磷、砷、及銻中之一材料摻雜位於由該第一井所 (6) 1298948 界定之該基底的區域中之該基底材料，以便形成帶有負電 荷之一 N型通道/井材料。 2 1 ·如申請專利範圍第1 6項之方法，進一步包含下列 步驟：以硼及鋁中之一材料摻雜該矽合金材料，以便形成 帶有正電荷之一 P型接面區材料。 22 ·如申請專利範圍第1 6項之方法，進一步包含下列 步驟：在該第一接面區的表面、該第二接面區的表面、及 該閘電極上形成一矽化物材料層。
-37- 1298948 柒、（一）、本案指定代表圖為：第7圖 (二）、本代表圖之元件代表符號簡單說明： 102 :半導體基底 105 ·· P型井 132 :閘電極 204 : PMOS接面區 136 :表面 360 :第二PMOS接面區孔洞 474 ·•働令基底表面之第一砂合鎌變 484 :低於基底表面之第二砂合金應變 514 ·· PMOS閘極矽化物層 603 : NMOS 裝置 663 : NMOS保形鈾刻停止層 700 :結構 743,749 :邊緣 794 :殘留應變 110 :淺溝槽隔離結構 115 : N型井 203 : NMOS接面區 120 :閘極介電質 340 :第一 PMOS接面區孔洞 470,4805570,580 :矽合金材料 476 :高於基底表面之第一石夕合細變 486 :高於基底表面之第二砂合金應變 523 : NMOS接面區矽化物層 613,614,615 : NMOS鈾刻停止層拉力向量 693 : NMOS 張力 703 : PMOS 裝置 747 : PMOS 表面 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學 式：無
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