CN104916682A - 半导体装置 - Google Patents

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Abstract

本发明提供一种实现常断开动作的半导体装置。实施方式的半导体装置包括：第1半导体层，包含AlXGa1-XN；第2半导体层，设于第1半导体层上，且包含非掺杂或n型AlYGa1-YN；第1电极，设于第2半导体层上；第2电极，设于第2半导体层上；第3半导体层，离开第1电极及第2电极而设于第2半导体层上的第1电极与第2电极之间，且包含p型AlZGa1-ZN，其中0≤Z＜1；控制电极，设于第3半导体层上；第4半导体层，离开控制电极而设于第3半导体层上的第1电极与控制电极之间，且包含n型AlUGa1-UN；及第5半导体层，离开控制电极而设于第3半导体层上的控制电极与第2电极之间，且包含n型AlUGa1-UN。

Description

半导体装置
[相关申请案]
本申请案享受以日本专利申请2014-47694号(申请日：2014年3月11日)为基础申请案的优先权。本申请案是通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
开关电源或换流器等的电路中使用有开关元件或二极管等功率半导体元件。对这些功率半导体元件要求高耐压、低导通电阻。并且，耐压与导通电阻的关系有由元件材料所决定的取舍关系。
通过迄今为止的技术开发的进步，功率半导体元件实现了导通电阻低至接近了作为主要元件材料的硅的极限。为了进一步降低导通电阻，必须变更元件材料。通过将GaN或AlGaN等氮化物半导体或碳化硅(SiC)等宽能隙半导体用作开关元件材料，可改善由材料所决定的取舍关系，可飞跃性地低导通电阻化。
作为使用GaN或AlGaN等氮化物半导体且容易获得低导通电阻的元件，例如可列举使用AlGaN/GaN异质结构的异质接合场效晶体管(HFET，heteroiunction field-effecttransistor)。该HFET通过异质界面通道的高迁移率与利用极化而产生的高电子浓度而实现低导通电阻。由此，即便元件的芯片面积小，也可以获得低导通电阻。
然而，HFET由于通过极化而产生电子，因此在栅极电极下也存在高浓度的电子。因此，通常成为栅极阈值电压为负的常导通型元件。功率半导体元件就安全动作来说，理想的是栅极阈值电压为正的常断开型元件。为了实现常断开型元件，需要仅在栅极电极下选择性地使电子浓度为零的结构。
发明内容
本发明提供一种实现常断开动作的半导体装置。
本发明的一态样的半导体装置包括：第1半导体层，其包含AlXGa1-XN，其中0≤X＜1；第2半导体层，其设于所述第1半导体层上，且包含非掺杂或n型AlYGa1-YN，其中0＜Y≤1、X＜Y；第1电极，其设于所述第2半导体层上；第2电极，其设于所述第2半导体层上；第3半导体层，其离开所述第1电极及所述第2电极而设于所述第2半导体层上的所述第1电极与所述第2电极之间，且包含p型AlZGa1-ZN，其中0≤Z＜1；控制电极，其设于所述第3半导体层上；第4半导体层，其离开所述控制电极而设于所述第3半导体层上的所述第1电极与所述控制电极之间，且包含n型AlUGa1-UN(0≤U＜1)，其中0≤U＜1；及第5半导体层，其离开所述控制电极而设于所述第3半导体层上的所述控制电极与所述第2电极之间，且包含n型AlUGa1-UN，其中0≤U＜1。
附图说明
图1是第1实施方式的半导体装置的示意剖视图。
图2是第1实施方式的第1变形例的半导体装置的示意剖视图。
图3是第1实施方式的第2变形例的半导体装置的示意剖视图。
图4是第1实施方式的第3变形例的半导体装置的示意俯视图。
图5(a)、图5(b)是第1实施方式的第3变形例的半导体装置的示意剖视图。
图6是第2实施方式的半导体装置的示意剖视图。
图7是第2实施方式的第1变形例的半导体装置的示意剖视图。
图8是第2实施方式的第2变形例的半导体装置的示意剖视图。
图9是第3实施方式的半导体装置的示意剖视图。
图10是第3实施方式的第1变形例的半导体装置的示意剖视图。
图11是第3实施方式的第2变形例的半导体装置的示意剖视图。
图12是第4实施方式的半导体装置的示意剖视图。
图13是第4实施方式的变形例的半导体装置的示意剖视图。
具体实施方式
在本说明书中，有时对相同或相似的构件标注相同符号，并省略重复的说明。
在本说明书中，所谓“非掺杂”，是指未有意地导入杂质。
在本说明书中，例如“以AlXGa1-XN(0≤X＜1)为材料”的表述并非是指完全不含“AlXGa1-XN(0≤X＜1)”以外的材料或杂质的表述。
(第1实施方式)
本实施方式的半导体装置包括：第1半导体层，以AlXGa1-XN(0≤X＜1)为材料；第2半导体层，设于第1半导体层上，且以非掺杂或n型AlYGa1-YN(0＜Y≤1、X＜Y)为材料；第1电极，设于第2半导体层上；第2电极，设于第2半导体层上；第3半导体层，离开第1电极及第2电极而设于第2半导体层上的第1电极与第2电极之间，且以p型AlZGa1-ZN(0≤Z＜1)为材料；控制电极，设于第3半导体层上；第4半导体层，离开控制电极而设于第3半导体层上第1电极与控制电极之间，且以n型AlUGa1-UN(0≤U＜1)为材料；及第5半导体层，离开控制电极而设于第3半导体层上的控制电极与第2电极之间，且以n型AlUGa1-UN(0≤U＜1)为材料。
图1是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为HFET。
如图1所示，在通道层(第1半导体层)10上设有障壁层(第2半导体层)12。另外，在障壁层(第2半导体层)12上设有源极电极(第1电极)14及漏极电极(第2电极)16。
另外，在障壁层12上的源极电极14与漏极电极16之间设有p型顶盖层(第3半导体层)18。p型顶盖层18是离开源极电极14及漏极电极16而设置。即，p型顶盖层18与源极电极14及漏极电极16既未物理连接，也未电连接。
并且，在p型顶盖层18上设有栅极电极(控制电极)20。另外，在源极电极14与栅极电极20之间的p型顶盖层18上设有第1n型顶盖层(第4半导体层)22。而且，在栅极电极20与漏极电极16之间的p型顶盖层18上设有第2n型顶盖层(第5半导体层)24。
源极电极14及漏极电极16例如是在障壁层12表面形成为相互平行的条状。并且，栅极电极20于源极电极14及漏极电极16之间的p型顶盖层18表面形成为与源极电极14及漏极电极16平行的条状。
通道层(第1半导体层)10以非掺杂的AlXGa1-XN(0≤X＜1)为材料。通道层10例如为非掺杂的GaN。此外，也可以在通道层10含有n型或p型杂质。
障壁层(第2半导体层)12以非掺杂或n型AlYGa1-YN(0＜Y≤1、X＜Y)为材料。障壁层12例如为非掺杂的Al0.25Ga0.75N。障壁层12的铝(Al)的浓度高于通道层10。
源极电极(第1电极)14及漏极电极16为金属电极。源极电极(第1电极)14及漏极电极16例如以铝(Al)为主成分。源极电极16及漏极电极18与障壁层12之间理想的是欧姆接触。
栅极电极(控制电极)20例如为金属电极。栅极电极20例如为铂(Pt)、或氮化钛(TiN)。栅极电极20与p型顶盖层18之间理想的是欧姆接触。
p型顶盖层(第3半导体层)18以p型AlZGa1-ZN(0≤Z＜1)为材料。p型顶盖层18例如是含有Mg(镁)作为p型杂质的p型GaN。
第1n型顶盖层(第4半导体层)22与第2n型顶盖层(第5半导体层)24以n型AlUGa1-UN(0≤U＜1)为材料。第1n型顶盖层22与第2n型顶盖层24包含相同的化学组成。第1n型顶盖层22与第2n型顶盖层24例如是含有Si(硅)作为n型杂质的n型GaN。
然后，对本实施方式的半导体装置的制造方法的一个例子进行说明。准备未图示的支撑基板、例如Si基板。然后，例如在Si基板上通过磊晶成长而成膜，成为通道层10的非掺杂的GaN、障壁层12的非掺杂的Al0.25Ga0.75N、p型顶盖层18的p型GaN、以及第1n型顶盖层22及第2n型顶盖层24的n型GaN。
然后，蚀刻p型GaN与n型GaN，使非掺杂的Al0.25Ga0.75N的一部分露出。在露出的非掺杂的Al0.25Ga0.75N上通过金属膜的成膜与图案化而形成源极电极14及漏极电极16。
之后，蚀刻源极电极14与漏极电极16间的n型GaN的一部分，使p型GaN的一部分露出。通过该蚀刻而形成第1n型顶盖层(第4半导体层)22与第2n型顶盖层(第5半导体层)24。之后，在露出的p型GaN上通过金属膜的成膜与图案化而形成栅极电极20。
通过所述制造方法而制造图1所示的半导体装置。
然后，对本实施方式的半导体装置的作用及效果进行说明。
在本实施方式的HFET中，通过在栅极电极20正下方存在p型顶盖层18而减弱障壁层12的极化且产生内建电位，由此，障壁层12及通道层10空乏化。因此，可以抑制通道层10与障壁层12之间的异质界面上的二维电子气的产生。因此，可实现常断开动作的HFET。
另一方面，在源极电极14及漏极电极16与栅极电极20之间，在p型顶盖层18上设有第1n型顶盖层22及第2n型顶盖层24。通过使空乏层延伸至第1n型顶盖层22及第2n型顶盖层24而抑制p型顶盖层18的内建电位对障壁层12及通道层10的影响。因此，在通道层10与障壁层12之间的异质界面产生高浓度的二维电子气。因此，可实现低导通电阻的HFET。
另外，在本实施方式中，p型顶盖层18是离开源极电极14及漏极电极16而设置。因此，可以抑制源极电极14及漏极电极16与栅极电极20间的漏电流。因此，可实现低耗电的HFET。
即便例如只在栅极电极20正下方选择性地设置p型顶盖层18，也可以实现常断开动作的低导通电阻的HFET。然而，该方法中，必须通过蚀刻而除去源极电极14及漏极电极16与栅极电极20间的p型顶盖层18。
于蚀刻p型顶盖层18时，有p型顶盖层18下的障壁层12表面暴露于蚀刻而产生蚀刻损伤的可能。另外，有露出的障壁层12表面被氧化的可能。
若在障壁层12表面产生蚀刻损伤或氧化等制程损伤，则于障壁层12与钝化膜的界面产生能阶。因载子被该能阶捕获而会产生暂态的导通电阻的增加即电流崩溃或可靠性的劣化。
在本实施方式中，在源极电极14及漏极电极16与栅极电极20间存在第1n型顶盖层22及第2n型顶盖层24，障壁层12表面未露出。另外，第1n型顶盖层22及第2n型顶盖层24未暴露于蚀刻。因此，可以抑制于障壁层12、或第1n型顶盖层22及第2n型顶盖层24与钝化膜的界面产生能阶。因此，可以抑制载子在半导体层与钝化膜的界面被捕获。因此可以抑制电流崩溃或可靠性的劣化。
如以上所述，根据本实施方式，提供一种实现常断开动作、低导通电阻、低耗电、抑制电流崩溃、可靠性提高的HFET。
在本实施方式中，理想的是第1n型顶盖层(第4半导体层)22与第2n型顶盖层(第5半导体层)24的n型杂质的片杂质浓度高于p型顶盖层(第3半导体层)18的p型杂质的片杂质浓度。通过该构成，在源极电极14及漏极电极16与栅极电极20间的p型顶盖层18正下方，障壁层12及通道层10的空乏化完全地被抑制。因此，可实现更低的导通电阻。
此外，片杂质浓度可以通过利用SIMS(Secondary Ion Mass Spectrometry，二次离子质谱法)分析测定半导体层的杂质量而导出。
另外，在本实施方式中，理想的是第1n型顶盖层(第4半导体层)22与第2n型顶盖层(第5半导体层)24的Al浓度高于p型顶盖层(第3半导体层)18的Al浓度。Al对第1n型顶盖层22与第2n型顶盖层24的掺杂发挥与n型杂质的掺杂等效的作用。因此，通过该构成，可以抑制障壁层12及通道层10的空乏化。
此外，也可以设为于相当于第1n型顶盖层(第4半导体层)22与第2n型顶盖层(第5半导体层)24的区域形成将非掺杂的AlsGa1-sN(0＜S＜1)代替n型AlUGa1-UN(0≤U＜1)作为材料的半导体层的构成。利用该构成，也可以通过将Al的浓度最佳化而抑制障壁层12及通道层10的空乏化。
(第1变形例)
图2是本实施方式的第1变形例的半导体装置的示意剖视图。在本变形例中，第2n型顶盖层(第5半导体层)24与漏极电极(第2电极)16电连接。具体来说，例如在第2n型顶盖层24上进一步设置条状的电极26，将电极26与漏极电极16电连接。
此外，图2中，将电极26与漏极电极16连接的实线示意性地表示电极26与漏极电极16为电连接。在本说明书中的其他附图中，同样的实线也示意性地表示电连接。
电极26与漏极电极16的具体连接方法并不特别限定其结构。例如，可使用上层的金属布线将电极26与漏极电极16的各条块末端部连接。
根据本变形例，可将蓄积于第2n型顶盖层24中的电子迅速地排出至漏极电极16。因此，HFET切换时的动作稳定。
另外，在本变形例中，理想的是第2n型顶盖层(第5半导体层)24正下方的通道层(第1半导体层)10与障壁层(第2半导体层)12的界面的二维电子气的片载子浓度低于p型顶盖层(第3半导体层)18的p型杂质的片杂质浓度及第2n型顶盖层(第5半导体层)24的n型杂质的片杂质浓度。通过该构成，可使HFET断开时对漏极电极16施加高电压的情况下的雪崩击穿产生于p型顶盖层18与第2n型顶盖层之中而非通道层10。
因此，可将因雪崩击穿而产生的电子经由电极26迅速地排出至漏极电极16。另外，可将因雪崩击穿而产生的电洞迅速地排出至栅极电极20。因此，可提高HFET的雪崩耐量。
此外，二维电子气的片载子浓度可通过如下方式导出：例如通过SIMS分析求出通道层(第1半导体层)10与障壁层(第2半导体层)12的组成，例如通过TEM(TransmissionElectron Microscope，穿透式电子显微镜)解析求出障壁层12的膜厚，并将求出的组成与膜厚代入至理论式进行计算。片杂质浓度可通过利用SIMS分析测定半导体层的杂质量而导出。
(第2变形例)
图3是本实施方式的第2变形例的半导体装置的示意剖视图。在本变形例中，第1n型顶盖层(第4半导体层)22与源极电极(第1电极)14电连接。具体来说，例如，在第1n型顶盖层22上进一步设置条状的电极28，将电极28与源极电极14电连接。本变形例于将第1n型顶盖层22与源极电极14电连接的方面与第1变形例不同。
根据本变形例，可将蓄积于第1n型顶盖层22中的载子迅速地排出至源极电极14。因此，HFET切换时的动作稳定。
(第3变形例)
图4是本实施方式的第3变形例的半导体装置的示意俯视图。图5是本实施方式的第3变形例的半导体装置的示意剖视图。图5(a)是图4的AA剖视图，图5(b)是图4的BB剖视图。
于本变形例中，在岛状设置第1n型顶盖层(第4半导体层)22及电极28的方面与第2变形例不同。
根据本变形例，第1n型顶盖层22是选择性地呈岛状设置。通过该构成，在无第1n型顶盖层22的区域正下方，因不存在电子，因此电洞自漏极电极16侧逃逸至源极电极14时的障壁降低。因此，在产生雪崩击穿时，可将产生的电洞迅速地排出至源极电极14。因此，可进一步提高HFET的雪崩耐量。
(第2实施方式)
本实施方式的半导体装置包括：第1半导体层，以AlXGa1-XN(0≤X＜1)为材料；第2半导体层，设于第1半导体层上，且以非掺杂或n型AlYGa1-YN(0＜Y≤1、X＜Y)为材料；第1电极，设于第2半导体层上；第2电极，设于第2半导体层上；第3半导体层，设于第2半导体层上的第1电极与第2电极之间，且具有第1槽与第2槽，且以p型AlZGa1-ZN(0≤Z＜1)为材料；控制电极，设于第3半导体层上的第1槽与第2槽之间；第4半导体层，离开控制电极而设于第3半导体层上的第1电极与第1槽之间，且以n型AlUGa1-UN(0≤U＜1)为材料；及第5半导体层，离开控制电极而设于第3半导体层上的第2槽与第2电极之间，且以n型AlUGa1-UN(0≤U＜1)为材料。
本实施方式的半导体装置于在第3半导体层设有第1槽与第2槽的方面、及第1电极与第4半导体层、第2电极与第5半导体层未必相隔的方面与第1实施方式不同。下面，对与第1实施方式重复的内容省略记述。
图6是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为HFET。
如图6所示，在p型顶盖层(第3半导体层)18设有第1槽30及第2槽32。并且，栅极电极20设于p型顶盖层18上的第1槽30与第2槽32之间。
换句话说，在栅极电极20的两侧的p型顶盖层18设有第1槽30与第2槽32。第1槽30与第2槽32的底部在p型顶盖层18中。
第2n型顶盖层(第5半导体层)24与漏极电极(第2电极)16电连接。具体来说，例如在第2n型顶盖层24上进一步设置条状的电极26，将电极26与漏极电极16电连接。
于图6中，显示离开源极电极14及漏极电极16而设置p型顶盖层18的构成。也可以设为p型顶盖层18与源极电极14及漏极电极16连接的构成。
根据本实施方式，通过设置第1槽30与第2槽32，在对栅极电极20施加栅极电压时，源极电极14与栅极电极20之间、及栅极电极20与漏极电极16之间的载子不易经由p型顶盖层18而调变。另一方面，栅极电极20正下方的电子浓度有效率地调变而获得较高的互导。另外，栅极电容也变小。因此，可实现高速切换动作。
以上，根据本实施方式，提供一种实现常断开动作、低导通电阻、低耗电、抑制电流崩溃、可靠性提高的HFET。此外，提供一种实现高速切换动作的HFET。
(第1变形例)
图7是本实施方式的第1变形例的半导体装置的示意剖视图。在本变形例中，在第1槽30及第2槽32的底部在障壁层(第2半导体层)12中的方面与第2实施方式不同。
根据本变形例，与第2实施方式相比，在对栅极电极20施加栅极电压时，源极电极14与栅极电极20之间、及栅极电极20与漏极电极16之间的载子进一步不易经由p型顶盖层18而调变。另一方面，栅极电极20正下方的电子浓度进一步有效率地调变而获得较高的互导。另外，栅极电容也进一步变小。因此，可实现进一步高速的切换动作。
(第2变形例)
图8是本实施方式的第2变形例的半导体装置的示意剖视图。在本变形例中，在障壁层(第2半导体层)12与p型顶盖层(第3半导体层)18之间更包括以非掺杂的AlWGa1-WN(0≤W＜1)为材料的i型顶盖层(第6半导体层)34，且第1槽30及第2槽32的底部在i型顶盖层(第6半导体层)34中的方面与第1变形例不同。
根据本变形例，可避免于通过蚀刻而形成第1槽30及第2槽32时障壁层12的表面露出。因此，可以抑制载子于障壁层12与钝化膜的界面被捕获。因此，可以抑制电流崩溃、或可靠性劣化。
(第3实施方式)
本实施方式的半导体装置于第1电极电连接于第2槽与第2电极之间的第3半导体层的方面与第2实施方式的第1变形例不同。下面，对与第2实施方式重复的内容省略记述。
图9是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为HFET。
如图9所示，源极电极(第1电极)14电连接于第2槽32与漏极电极(第2电极)16之间的p型顶盖层(第3半导体层)18。具体来说，例如在p型顶盖层18上进一步设置条状的电极36，将电极36与源极电极14电连接。
根据本实施方式，通过将栅极电极20与漏极电极16间的p型顶盖层18连接于源极电极14，可将对漏极电极16施加高电压时于p型顶盖层18内产生的电洞迅速地排出至源极电极14。因此，可实现更稳定的切换动作。
另外，p型顶盖层18与第2n型顶盖层24的接合电容并非栅极-漏极间电容，而成为栅极-源极间电容。因此，可实现进一步高速的切换动作。
以上，根据本实施方式，提供一种实现常断开动作、低导通电阻、低耗电、抑制电流崩溃、可靠性提高的HFET。此外，提供一种切换动作进一步稳定，实现高速切换动作的HFET。
(第1变形例)
图10是本实施方式的第1变形例的半导体装置的示意剖视图。本变形例于源极电极(第1电极)16与源极电极(第1电极)16和第1槽30之间的p型顶盖层(第3半导体层)18、及第1n型顶盖层(第4半导体层)22电连接的方面与第3实施方式不同。
根据本变形例，在对栅极电极20施加栅极电压时，载子不于p型顶盖层18与第1n型顶盖层22之间移动。因此，可实现更稳定的切换动作。
(第2变形例)
图11是本实施方式的第2变形例的半导体装置的示意剖视图。本变形例于将源极电极(第1电极)14与第2n型顶盖层(第5半导体层)24肖特基连接的方面与第1变形例不同。具体来说，例如将连接于源极电极14的第2n型顶盖层24上的电极36与第2n型顶盖层24肖特基连接。
根据本变形例，在源极电极14与漏极电极16之间设有内置的本体二极管。因此，可不另外外置本体二极管而实现可靠性高的HFET。
(第4实施方式)
本实施方式的半导体装置贯通设于第1槽与第2槽之间的第3半导体层上且与第4半导体层及第5半导体层为相同化学组成的第7半导体层、及设于第7半导体层上的层间绝缘膜而设置控制电极，除此以外与第3实施方式的第1变形例相同。因此，对与第3实施方式重复的内容省略记述。
图12是本实施方式的半导体装置的示意剖视图。本实施方式的半导体装置为HFET。
如图12所示，在第1槽30与第2槽32之间的p型顶盖层18上设有与第1n型顶盖层(第4半导体层)22及第2n型顶盖层(第5半导体层)24为相同化学组成的第3n型顶盖层(第7半导体层)40。而且，在第3n型顶盖层40上设有层间绝缘膜42。层间绝缘膜42例如为氧化硅膜。
并且，栅极电极(控制电极)20是以贯通层间绝缘膜42与第3n型顶盖层40而与p型顶盖层18连接的方式设置。
根据本实施方式，可独立地进行形成第1槽30与第2槽32的蚀刻与用以形成栅极电极20的蚀刻。因此，即便于用以形成栅极电极20的蚀刻时产生对位偏移，也可以抑制HFET的特性产生偏差。
以上，根据本实施方式，提供一种实现常断开动作、低导通电阻、低耗电、抑制电流崩溃、可靠性提高的HFET。此外，提供一种特性偏差较少的HFET。
(变形例)
图13是本实施方式的变形例的半导体装置的示意剖视图。本变形例除层间绝缘膜42上的栅极电极(控制电极)20向漏极电极(第2电极)16侧伸出以外，与第4实施方式相同。
根据本变形例，通过场板效应而缓和p型顶盖层18端部的电场集中。因此，可提高耐压，并且可实现进一步抑制电流崩溃、确保高可靠性。
于实施方式中，作为半导体层的材料，以GaN或AlGaN为例进行了说明，但例如也可以应用含有铟(In)的InGaN、InAlN、InAlGaN。另外，也可以应用AlN作为半导体层的材料。
于实施方式中，作为障壁层，以非掺杂的AlGaN为例进行了说明，但也可以应用n型AlGaN。
于实施方式中，作为支撑基板，以Si基板为例进行了说明，但此外也可以应用SiC基板、GaN基板等。另外，也可以设为于支撑基板与通道层之间插入用以缓和晶格应变的缓冲层的构成。
对本发明的若干实施方式进行了说明，但这些实施方式仅是作为例子而提示，并不意图限定发明的范围。这些新颖的实施方式也可以通过其他各种形态实施，可以在不脱离发明的主旨的范围内进行各种省略、置换、变更。例如，也可以将一实施方式的构成要素与其他实施方式的构成要素进行置换或加以变更。这些实施方式及其变形包含于发明的范围及主旨中，且包含于权利要求所记载的发明及其均等的范围内。
[符号的说明]
10      通道层(第1半导体层)
12      障壁层(第2半导体层)
14      源极电极(第1电极)
16      漏极电极(第2电极)
18      p型顶盖层(第3半导体层)
20      栅极电极(控制电极)
22      第1n型顶盖层(第4半导体层)
24      第2n型顶盖层(第5半导体层)
30      第1槽
32      第2槽
34      i型顶盖层(第6半导体层)

Claims (16)

1.一种半导体装置，其特征在于包括：
第1半导体层，其包含AlXGa1-XN，其中0≤X＜1；
第2半导体层，其设于所述第1半导体层上，且包含非掺杂或n型AlYGa1-YN，其中0＜Y≤1、X＜Y；
第1电极，其设于所述第2半导体层上；
第2电极，其设于所述第2半导体层上；
第3半导体层，其离开所述第1电极及所述第2电极而设于所述第2半导体层上的所述第1电极与所述第2电极之间，且包含p型AlZGa1-ZN，其中0≤Z＜1；
控制电极，其设于所述第3半导体层上；
第4半导体层，其离开所述控制电极而设于所述第3半导体层上的所述第1电极与所述控制电极之间，且包含n型AlUGa1-UN，其中0≤U＜1；及
第5半导体层，其离开所述控制电极而设于所述第3半导体层上的所述控制电极与所述第2电极之间，且包含n型AlUGa1-UN，其中0≤U＜1。
2.根据权利要求1所述的半导体装置，其特征在于：所述第4及第5半导体层的n型杂质的片杂质浓度高于所述第3半导体层的p型杂质的片杂质浓度。
3.根据权利要求1或2所述的半导体装置，其特征在于：所述第5半导体层电连接于所述第2电极。
4.根据权利要求1或2所述的半导体装置，其特征在于：所述第4半导体层电连接于所述第1电极。
5.根据权利要求1或2所述的半导体装置，其特征在于：所述第4半导体层是呈岛状设置。
6.根据权利要求3所述的半导体装置，其特征在于：所述第5半导体层正下方的所述第1半导体层与所述第2半导体层的界面的二维电子气的片载子浓度低于所述第3半导体层的p型杂质的片杂质浓度及所述第5半导体层的n型杂质的片杂质浓度。
7.根据权利要求1或2所述的半导体装置，其特征在于：在所述控制电极与所述第4半导体层之间的区域的所述第3半导体层设有第1槽，在所述控制电极与所述第5半导体层之间的区域的所述第3半导体层设有第2槽。
8.一种半导体装置，其特征在于包括：
第1半导体层，其包含AlXGa1-XN，其中0≤X＜1；
第2半导体层，其设于所述第1半导体层上，且包含非掺杂或n型AlYGa1-YN，其中0＜Y≤1、X＜Y；
第1电极，其设于所述第2半导体层上；
第2电极，其设于所述第2半导体层上；
第3半导体层，其设于所述第2半导体层上的所述第1电极与所述第2电极之间，具有第1槽与第2槽，且包含p型AlZGa1-ZN，其中0≤Z＜1；
控制电极，其设于所述第3半导体层上的所述第1槽与所述第2槽之间；
第4半导体层，其离开所述控制电极而设于所述第3半导体层上的所述第1电极与所述第1槽之间，且包含n型AlUGa1-UN，其中0≤U＜1；及
第5半导体层，其离开所述控制电极而设于所述第3半导体层上的所述第2槽与所述第2电极之间，且包含n型AlUGa1-UN，其中0≤U＜1。
9.根据权利要求8所述的半导体装置，其特征在于：所述第5半导体层电连接于所述第2电极。
10.根据权利要求8或9所述的半导体装置，其特征在于：所述第1槽及所述第2槽的底部在所述第3半导体层中。
11.根据权利要求8或9所述的半导体装置，其特征在于：所述第1槽及所述第2槽的底部在所述第2半导体层中。
12.根据权利要求8或9所述的半导体装置，其特征在于：在所述第2半导体层与所述第3半导体层之间更包括包含AlWGa1-WN的第6半导体层，其中0≤W＜1，且
所述第1槽及所述第2槽的底部在所述第6半导体层中。
13.根据权利要求8或9所述的半导体装置，其特征在于：所述第1电极与所述第2槽和所述第2电极之间的所述第3半导体层电连接。
14.根据权利要求8或9所述的半导体装置，其特征在于：所述第1电极与所述第1电极和所述第1槽之间的所述第3半导体层及第4半导体层电连接。
15.根据权利要求9所述的半导体装置，其特征在于：所述第1电极与第5半导体层肖特基连接。
16.根据权利要求9所述的半导体装置，其特征在于：所述第4及第5半导体层的n型杂质的片杂质浓度高于所述第3半导体层的p型杂质的片杂质浓度。
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