WO2010131849A2 - 반도체 발광소자 - Google Patents

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WO2010131849A2
WO2010131849A2 PCT/KR2010/002604 KR2010002604W WO2010131849A2 WO 2010131849 A2 WO2010131849 A2 WO 2010131849A2 KR 2010002604 W KR2010002604 W KR 2010002604W WO 2010131849 A2 WO2010131849 A2 WO 2010131849A2
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WO
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semiconductor layer
electrode
current blocking
blocking region
light emitting
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PCT/KR2010/002604
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French (fr)
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Inventor
박은현
전수근
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주식회사 세미콘라이트
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure

Definitions

  • the present disclosure relates to a semiconductor light emitting device as a whole, and more particularly, to a semiconductor light emitting device in which a distribution of current applied to the semiconductor light emitting device is improved to improve luminous efficiency.
  • the semiconductor light emitting device refers to a semiconductor optical device that generates light through recombination of electrons and holes, for example, a group III nitride semiconductor light emitting device.
  • the group III nitride semiconductor consists of a compound of Al (x) Ga (y) In (1-x-y) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • GaAs type semiconductor light emitting elements used for red light emission, etc. are mentioned.
  • Group III nitride semiconductor light emitting device 1 is a view showing a conventional Group III nitride semiconductor light emitting device, wherein the Group III nitride semiconductor light emitting device 1 includes a substrate 2 and a plurality of Group III nitride semiconductor layers 4, 5, and 6 stacked thereon. And electrodes 3 and 8.
  • the substrate 2 is provided as a conductive substrate.
  • the plurality of group III nitride semiconductor layers 4, 5, and 6 include a p-type group III nitride semiconductor layer 4, an active layer 5, and an n-type group III nitride semiconductor layer 6.
  • the p-type group III nitride semiconductor layer 4, the active layer 5, and the n-type group III nitride semiconductor layer 6 are laminated in this order from the substrate 2.
  • the active layer 5 means a light emitting area.
  • the electrodes 3 and 8 include a p-side electrode 3 and an n-side electrode 8.
  • the p-side electrode 3 is interposed between the substrate 2 and the p-type group III nitride semiconductor layer 4.
  • the n-side electrode 8 is provided on the upper surface of the n-type group III nitride semiconductor layer 6.
  • the light emitting process of the group III nitride semiconductor light emitting device 1 having such a structure is as follows.
  • a current is applied to the group III nitride semiconductor light emitting element 1 through the p-side electrode 3 and the n-side electrode 8.
  • holes are supplied to the active layer 5 from the p-type group III nitride semiconductor layer 4, electrons are supplied from the n-type group III nitride semiconductor layer 6, and photons are formed by recombination of electrons and holes. Is generated.
  • the generated photons escape to the outside of the group III nitride semiconductor light emitting device 1 so that light emission occurs.
  • the photon is absorbed by the n-side electrode 8 in the process of escape, so that the luminous efficiency is lowered.
  • an accommodating to one aspect of the present disclosure includes: a first semiconductor layer having a first conductivity; An active layer provided on the first semiconductor layer; A second semiconductor layer provided on the active layer and having a second conductivity different from that of the first semiconductor layer; A first electrode provided on the bottom surface of the first semiconductor layer; A second electrode provided on an upper surface of the second semiconductor layer; And a current blocking region positioned to be aligned with the second electrode in the vertical direction and preventing current from being driven in the vertical direction from the second electrode.
  • FIG. 1 is a view showing a conventional group III nitride semiconductor light emitting device
  • FIG. 2 illustrates an example of a semiconductor light emitting device according to the present disclosure
  • 3 to 5 show other examples of the semiconductor light emitting device according to the present disclosure
  • FIG. 6 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 7 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 8 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • FIG. 12 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • the semiconductor light emitting device 10 may include a substrate 12 and a plurality of group III nitride semiconductor layers 14, 15, and 16 stacked thereon. Electrodes 13 and 18 and a current blocking region 19.
  • the plurality of Group III nitride semiconductor layers 14, 15, and 16 include a p-type Group III nitride semiconductor layer 14, an active layer 15, and an n-type Group III nitride semiconductor layer 16.
  • the p-type III-nitride semiconductor layer 14, the active layer 15, and the n-type III-nitride semiconductor layer 16 are sequentially located.
  • the active layer 15 is formed of a group III nitride semiconductor, and holes supplied from the p-type group III nitride semiconductor layer 14 and electrons supplied from the n-type group III nitride semiconductor layer 16 are recombined. Means a light emitting area for generating photons.
  • the electrodes 13 and 18 include the p-side electrode 13 and the n-side electrode 18.
  • the p-side electrode 13 is provided to be electrically connected to one surface of the p-type group III nitride semiconductor layer 14 (hereinafter referred to as the 'lower surface of the p-type group III nitride semiconductor layer 14'), and on the opposite side thereof.
  • the active layer 15 is located.
  • the n-side electrode 18 is provided to be electrically connected to one surface of the n-type Group III nitride semiconductor layer 16 (hereinafter, 'upper surface of the n-type Group III nitride semiconductor layer 16'), The active layer 15 is located.
  • a groove is formed in the direction from the p-side electrode 13 toward the n-side electrode 18.
  • the groove is positioned to be aligned vertically with the n-side electrode 18.
  • the groove may be formed by removing a portion of the p-side electrode 13.
  • the groove is defined by being surrounded by the side of the p-side electrode 13 and the lower surface of the p-type group III nitride semiconductor layer 14.
  • the substrate 12 is provided as a conductive substrate, is electrically connected to one surface of the p-side electrode 13, and the p-type group III nitride semiconductor layer 14 is positioned on the opposite surface.
  • the current interruption region 19 means an empty space.
  • the empty space as the current blocking region 19 is filled with air having a relatively large electrical resistance, and is aligned vertically with the n-side electrode 18, so that current flows in the lower portion of the n-side electrode 18.
  • FIG. This can be prevented, and the current can be diffused to the remaining n-type group III nitride semiconductor layer 16 region where the n-side electrode 18 is not formed.
  • the production of photons is increased and the amount absorbed by the n-side electrode 18 in the process of photon escape can be reduced. As a result, the luminous efficiency can be improved.
  • the same effect is expected even if the substrate 12 is not provided.
  • the current interruption region 19 means a groove.
  • the upper surface of the n-type group III nitride semiconductor layer 16 is preferably provided as a rough surface 17 so that photons generated in the active layer 15 can easily escape to the outside.
  • the width W1 of the current blocking region 19 is formed to be 30 to 200% of the width W2 of the n-side electrode 18 in a state of vertical alignment with the n-side electrode 18, and particularly, the n-side electrode. It is preferable to form 80-120% of the width W2 of (18).
  • the width of the current blocking region 19 is too large than the width of the n-side electrode 18, the area of the p-side electrode 13 may be too small, which may cause a problem that the driving voltage is increased, and vice versa. This is because the effect of improving the luminous efficiency may be weakened.
  • an n-type group III nitride semiconductor layer 16, an active layer 15, and a p-type group III nitride semiconductor layer 14 are grown on a sapphire substrate.
  • MOCVD Organic Metal Vapor Growth Method
  • the p-side electrode 13 is formed on the p-type group III nitride semiconductor layer 14.
  • the p-side electrode 13 is formed to cover the top surface of the p-type group III nitride semiconductor layer 14, and has a metal having low contact resistance and high reflectivity (eg, Cr, Ti, Al, Ag, AgAl, Cu, ITO). , Ni, Au, W, TiW and alloys thereof).
  • a metal having low contact resistance and high reflectivity eg, Cr, Ti, Al, Ag, AgAl, Cu, ITO.
  • Ni, Au, W, TiW and alloys thereof Ni, Au, W, TiW and alloys thereof.
  • the p-side electrode 13 is mainly formed by a thermal deposition method, an electron beam deposition method, and sputtering.
  • the current interruption region 19 is formed in the p-side electrode 13.
  • the current interruption region 19 is preferably formed as a groove.
  • the region where the p-side electrode 13 is not deposited becomes the current interruption region 19.
  • the photo process is performed so that the p-side electrode 13 is not formed at the position opposite to the n-side electrode 18, and then the deposition process is performed, and the current blocking region (by the lift-off process) 19) is formed.
  • the substrate 12 is attached to the p-side electrode 13.
  • the substrate 12 is provided with a conductive substrate (eg, metal, silicon carbide, silicon, etc.) and is attached by a wafer bonding process.
  • a conductive substrate eg, metal, silicon carbide, silicon, etc.
  • the sapphire substrate is removed by a laser, wet etching, polishing etching process or the like to expose the n-type group III nitride semiconductor layer 16.
  • the n-side electrode 18 is formed in a part of the surface of the n-type group III nitride semiconductor layer 16 exposed by the removal of the sapphire substrate to complete the fabrication of the group III nitride semiconductor light emitting device 10.
  • the rough surface 17 may be further formed on the surface of the n-type group III nitride semiconductor layer 16 exposed by removing the sapphire substrate by a photochemical etching process.
  • 3 to 5 illustrate other examples of the semiconductor light emitting device according to the present disclosure, wherein the semiconductor light emitting devices 20, 30, and 40 are sequentially provided on the substrates 22, 32, and 42, respectively.
  • P-type electrodes 23, 33 and 43 including the group III nitride semiconductor layers 24, 34 and 44, the active layers 25, 35 and 45 and the n-type group III nitride semiconductor layers 26, 36 and 46. 2, the n-side electrodes 28, 38, and 48 and the current blocking regions 29, 39 and 49 are included.
  • the current blocking region 29 is provided with a groove formed by removing the p-side electrode 23 and the p-type group III nitride semiconductor layer 24.
  • the thickness at which the p-type group III nitride semiconductor layer 24 is removed may be controlled by the designer.
  • the current blocking region 39 may be provided as a groove formed by removing the p-side electrode 33, the p-type group III nitride semiconductor layer 34, and the active layer 35 as shown in FIG. 4.
  • the current blocking region 49 is formed by removing the p-side electrode 33, the p-type group III nitride semiconductor layer 34, the active layer 35, and the n-type group III nitride semiconductor layer 46 as shown in FIG. 5. It may be provided with a groove.
  • the manufacturing process of the semiconductor light emitting device shown in FIGS. 3 to 5 is substantially the same as the manufacturing process of the semiconductor light emitting device shown in FIG.
  • the semiconductor light emitting device 50 is a p-type group III nitride semiconductor layer sequentially provided on the substrate 52 and the upper portion as shown in the above examples 54, an active layer 55 and an n-type group III nitride semiconductor layer 56, and include a p-side electrode 53, an n-side electrode 58, and a current interruption region 59.
  • the current blocking region 59 is provided with a groove formed by removing the p-side electrode 53 and the p-type group III nitride semiconductor layer 54.
  • the inner surface of the groove which is the current blocking region 59 is further provided with an electrical insulating layer 51 made of an electrical insulating material.
  • the electrical insulation layer 51 is mainly formed by the PECVD method.
  • the electrically insulating material may be a known one, but is preferably selected from materials such as SiO 2 and SiN x and materials such as polyimide formed through spin coating and heat treatment.
  • the electrical insulation layer 51 is formed in the example of FIG. 3, but the electrical insulation layer 51 may also be added to the examples of FIGS. 2, 4, and 5.
  • the object of the present disclosure may be achieved even by the semiconductor light emitting device having the electrically conductive substrates 12, 22, 32, 42, and 52 removed.
  • the semiconductor light emitting device 60 is a p-type group III nitride semiconductor layer sequentially provided on the substrate 62 and the upper portion as in the above-described examples 64, an active layer 65, and an n-type group III nitride semiconductor layer 66, and include a p-side electrode 63, an n-side electrode 68, and a current blocking region 69.
  • the current blocking region 69 removes a portion of the p-type group III nitride semiconductor layer 64 to form a groove surrounded by the semiconductor layer, and then the p-side electrode ( By forming 63).
  • the p-side electrode 63 is provided along the inner surface of the groove surrounded by the semiconductor layer, the groove is formed in the p-side electrode 63, and the current blocking region 69 is a groove surrounded by the p-side electrode 63. It is provided.
  • the groove surrounded by the semiconductor layer may be formed through a dry etching process.
  • the dry etching process is preferably a plasma process (eg, ICE, RIE).
  • the hole concentration of the p-type group III nitride semiconductor forming the surface of the current blocking region 69 can be reduced, and in some cases, the surface of the current blocking region 69 is a high concentration of the n-type group III nitride semiconductor. May be converted.
  • the current blocking region 69 has a higher contact resistance with the p-side electrode 63 or the Schottky than the p-type group III nitride semiconductor layer 64 in the remaining regions except the dry etching using the plasma process. (Schottky) has contact characteristics.
  • the current when the current is applied to the semiconductor light emitting device 60, the current can be diffused from the lower portion of the n-side electrode 68 to a region having a lower contact resistance than the current blocking region 69 region.
  • the first groove is not limited to being formed by removing the p-type Group III nitride semiconductor layer 64, and as shown in the examples shown in Figs. 3 to 5 all of the p-type Group III nitride semiconductor layer 64 and All or part of the active layer 65 may be removed, or the p-type group III nitride semiconductor layer 64 and all of the active layer 65 and a portion of the n-type group III nitride semiconductor layer 66 may be removed.
  • the p-type Group III nitride semiconductor layer 64 and all of the active layer 65 and a portion of the n-type group III nitride semiconductor layer 66 may be removed.
  • FIG. 8 is a view showing another example of a semiconductor light emitting device according to the present disclosure.
  • the p-type group III nitride semiconductor layer 74 and the active layer are sequentially provided on the substrate 72.
  • 75 and an n-type group III nitride semiconductor layer 76 and include a p-side electrode 73, an n-side electrode 78 and a current blocking region 79.
  • the p-side electrode 73 is not removed, and all of the p-type group III nitride semiconductor layer 74 and the active layer 75 and a part of the n-type group III nitride semiconductor layer 76 are formed. Is removed and formed.
  • the current interruption region 79 is provided with a groove surrounded by the p-side electrode 73.
  • the electrically insulating material known ones can be used, but it is preferably selected from SiO 2 , SiN x , and polyimide.
  • the semiconductor light emitting device 80 includes a substrate 82 and a p-type group III nitride semiconductor layer 84 sequentially provided thereon. ), An active layer 85, and an n-type group III nitride semiconductor layer 86, and a p-side electrode 83, an n-side electrode 88, and a current blocking region 89.
  • the n-side electrode 88 includes a pad electrode 88a and branch electrodes 88b extending therefrom.
  • the pad electrode 88a and the branch electrode 88b are for uniformly distributing the driving current, and are mainly applied to a large area semiconductor light emitting device.
  • the current blocking region 89 is provided at a position aligned vertically with the branch electrode 88b, and the p-side electrode 83 is removed.
  • the current blocking region 89 may be modified as in the examples described above.
  • the current blocking region 89 may be provided at a position vertically aligned with all the branch electrodes 88b and the pad electrodes 88a of the n-side electrode 88.
  • the semiconductor light emitting device 90 is a p-type group III nitride semiconductor layer sequentially provided on the substrate 92 and the upper portion as in the above-described examples 94, an active layer 95, and an n-type group III nitride semiconductor layer 96, and include a p-side electrode 93, an n-side electrode 98, and a current blocking region 99.
  • the current blocking region 99 is provided as a plasma surface treated region on the lower surface of the p-type group III nitride semiconductor layer 94.
  • the current blocking region 99 is formed using a plasma process (eg, ICE, RIE).
  • a plasma process eg, ICE, RIE.
  • the hole concentration of the p-type group III nitride semiconductor forming the surface of the current blocking region 99 can be reduced.
  • the surface of the current blocking region 99 is a high concentration of the n-type group III nitride semiconductor. May be converted.
  • the current blocking region 99 that has been plasma-treated by using a plasma process has a higher contact resistance or shorter than the p-type group III nitride semiconductor layer 94 in the remaining regions except for the same. It has key contact characteristics.
  • the current when the current is applied to the semiconductor light emitting device 90, the current can be diffused from the lower portion of the n-side electrode 98 to a region having a lower contact resistance than the current blocking region 99.
  • the current blocking region is a groove formed in a direction from the lower surface of the first electrode toward the second electrode. This is to increase the resistance between the first electrode and the second electrode by the groove so that the current flows to the surroundings.
  • the width W1 of the current blocking region is 30 to 200% of the width W2 of the second electrode. This is to optimize the effect of improving the luminous efficiency by improving the current distribution.
  • a semiconductor light emitting element further comprising a substrate provided on the bottom surface of the first electrode and having electrical conductivity.
  • the second electrode includes a pad electrode and a branch electrode extending therefrom
  • the current blocking region is positioned so as to be aligned with at least a portion of the branch electrode in the vertical direction.
  • the current blocking region is a groove formed by removing the first electrode so that the first semiconductor layer is exposed and is a groove defined by the first semiconductor layer and the first electrode.
  • the current blocking region is a groove formed by removing the first electrode and the first semiconductor layer so that the active layer is exposed, and is a groove defined by the active layer, the first semiconductor layer and the first electrode.
  • the current blocking region is a groove formed by removing the first electrode, the first semiconductor layer, and the active layer to expose the second semiconductor layer, and is surrounded by the second semiconductor layer, the active layer, the first semiconductor layer, and the first electrode.
  • a semiconductor light emitting device characterized in that the groove.
  • the semiconductor light emitting element wherein the current blocking region is a groove formed by removing at least one of the first semiconductor layer, the active layer, and the second semiconductor layer, and is defined by being surrounded by the first electrode.
  • an electrical insulation layer formed between a groove formed by removing at least one of the first semiconductor layer, the active layer, and the second semiconductor layer and the first electrode, and formed of a material having electrical insulation.
  • a semiconductor light emitting element wherein the current blocking region is a plasma surface treated region provided on the bottom surface of the first semiconductor layer.
  • the problem that current flows into the active layer region vertically aligned with the n-side electrode may be improved, thereby improving luminous efficiency.
  • the amount of light generated in the active layer aligned vertically with the n-side electrode is reduced, the light generated therefrom is absorbed by the n-side electrode, thereby eliminating the problem of low luminous efficiency. It can have an advantage.
  • the problem that current flows into the active layer region vertically aligned with the n-side electrode is prevented, and since the current is diffused into the other active layer region, the reliability of the device is improved during high current operation. It may have an advantage.

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Abstract

본 개시는 제1 도전성을 가지는 제1 반도체층; 제1 반도체층 위에 구비되는 활성층; 활성층 위에 구비되며 제1 반도체층과 다른 제2 도전성을 가지는 제2 반도체층; 제1 반도체층의 하면에 구비되는 제1 전극; 제2 반도체층의 상면에 구비되는 제2 전극; 및 제2 전극과 상하방향으로 정렬되도록 위치되며, 제2 전극으로부터 수직방향으로 전류가 몰리는 것을 방지하는 전류 차단 영역;을 포함하는 반도체 발광소자에 관한 것이다.

Description

반도체 발광소자
본 개시(Disclosure)는 전체적으로 반도체 발광소자에 관한 것으로, 특히 반도체 발광소자에 인가되는 전류의 분포가 발광효율이 향상되도록 개선된 반도체 발광소자에 관한 것이다.
여기서, 반도체 발광소자는 전자와 정공의 재결합을 통해 빛을 생성하는 반도체 광소자를 의미하며, 3족 질화물 반도체 발광소자를 예로 들 수 있다. 3족 질화물 반도체는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물로 이루어진다. 이외에도 적색 발광에 사용되는 GaAs계 반도체 발광소자 등을 예로 들 수 있다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 종래의 3족 질화물 반도체 발광소자를 보인 도면으로서, 3족 질화물 반도체 발광소자(1)는 기판(2)과 그 상부에 적층되는 복수의 3족 질화물 반도체층(4,5,6), 그리고 전극(3,8)을 포함한다.
기판(2)은 전도성 기판으로 구비된다.
복수의 3족 질화물 반도체층(4,5,6)은 p형 3족 질화물 반도체층(4), 활성층(5), n형 3족 질화물 반도체층(6)을 포함한다.
기판(2)으로부터 p형 3족 질화물 반도체층(4), 활성층(5), n형 3족 질화물 반도체층(6)이 순서대로 적층된다.
활성층(5)은 발광영역을 의미한다.
전극(3,8)은 p측 전극(3)과 n측 전극(8)을 포함한다.
p측 전극(3)은 기판(2)과 p형 3족 질화물 반도체층(4) 사이에 개재된다.
n측 전극(8)은 n형 3족 질화물 반도체층(6)의 상면에 구비된다.
이러한 구조를 가지는 3족 질화물 반도체 발광소자(1)의 발광과정은 다음과 같다.
p측 전극(3)과 n측 전극(8)을 통해 3족 질화물 반도체 발광소자(1)에 전류가 인가된다.
인가된 전류에 의해, 활성층(5)에는 p형 3족 질화물 반도체층(4)으로부터 정공이 공급되며 n형 3족 질화물 반도체층(6)으로부터 전자가 공급되고 전자와 정공의 재결합에 의해 광자가 생성된다.
생성된 광자가 3족 질화물 반도체 발광소자(1)의 외부로 탈출함으로써 발광이 일어나게 된다.
따라서, 3족 질화물 반도체 발광소자(1)의 발광 효율을 향상시키기 위해 광자가 생성되는 양을 증가시키는 것이 필요하다.
이를 위해, 전극(3,8)을 통해 인가된 전류가 복수의 3족 질화물 반도체층(4,5,6)에 균일하게 분포되도록 하는 것이 필요하다.
그러나, 종래의 경우 전류가 n측 전극(8)의 아래 부분(도 1의 화살표 참조.)에 몰리는 문제가 있다.
이는 n측 전극(8)과 p측 전극(3) 사이의 거리가 가장 짧은 n측 전극(8)의 아래 부분에서 전기적 저항이 가장 작기 때문으로 이해된다.
이로 인해, 전자와 정공이 n측 전극(8)의 아래 부분에 밀집되므로 생성되는 광자의 양이 적어 발광 효율이 떨어지게 된다.
또한, 생성되는 광자 중 많은 양이 n측 전극(8)의 아래 부분에서 생성되므로 광자가 탈출하는 과정에서 n측 전극(8)에 의해 흡수되어 발광 효율이 떨어지게 된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 제1 도전성을 가지는 제1 반도체층; 제1 반도체층 위에 구비되는 활성층; 활성층 위에 구비되며 제1 반도체층과 다른 제2 도전성을 가지는 제2 반도체층; 제1 반도체층의 하면에 구비되는 제1 전극; 제2 반도체층의 상면에 구비되는 제2 전극; 및 제2 전극과 상하방향으로 정렬되도록 위치되며, 제2 전극으로부터 수직방향으로 전류가 몰리는 것을 방지하는 전류 차단 영역;을 포함하는 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 종래의 3족 질화물 반도체 발광소자를 보인 도면,
도 2는 본 개시에 따른 반도체 발광소자의 일 예를 보인 도면,
도 3 내지 도 5는 본 개시에 따른 반도체 발광소자의 다른 예들을 보인 도면,
도 6은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면,
도 7은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면,
도 8은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면,
도 9 및 도 11은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면,
도 12는 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 2는 본 개시에 따른 반도체 발광소자의 일 예를 보인 도면으로서, 반도체 발광소자(10)는 기판(12)과 그 상부에 적층되는 복수의 3족 질화물 반도체층(14,15,16), 전극(13,18) 그리고 전류 차단 영역(19)을 포함한다.
복수의 3족 질화물 반도체층(14,15,16)은 p형 3족 질화물 반도체층(14), 활성층(15) 및 n형 3족 질화물 반도체층(16)을 포함한다.
p형 3족 질화물 반도체층(14), 활성층(15), n형 3족 질화물 반도체층(16)은 순차로 위치된다.
활성층(15)은 3족 질화물 반도체로 구비되며, p형 3족 질화물 반도체층(14)에서 공급되는 정공(hole)과 n형 3족 질화물 반도체층(16)에서 공급되는 전자(electron)가 재결합되어 광자(photon)를 생성하는 발광영역을 의미한다.
전극(13,18)은 p측 전극(13)과 n측 전극(18)을 포함한다.
p측 전극(13)은 p형 3족 질화물 반도체층(14)의 일 면(이하, 'p형 3족 질화물 반도체층(14)의 하면')에 전기적으로 접속되도록 구비되고, 그 반대면에 활성층(15)이 위치된다.
n측 전극(18)은 n형 3족 질화물 반도체층(16)의 일 면(이하, 'n형 3족 질화물 반도체층(16)의 상면')에 전기적으로 접속되도록 구비되고, 그 반대면에 활성층(15)이 위치된다.
또한, p측 전극(13)으로부터 n측 전극(18)을 향하는 방향으로 홈이 형성된다.
홈은 n측 전극(18)과 상하로 정렬되도록 위치된다.
홈은 p측 전극(13)의 일부 영역이 제거되어 형성될 수 있다.
구체적으로, 홈은 p측 전극(13)의 측면과 p형 3족 질화물 반도체층(14)의 하면으로 둘러싸여 정의된다.
기판(12)은 전도성 기판으로 구비되며, p측 전극(13)의 일 면에 전기적으로 접속되도록 구비되고, 그 반대면에 p형 3족 질화물 반도체층(14)이 위치된다.
이에 의해, 홈과 기판(12)으로 둘러싸인 빈 공간이 형성된다.
전류 차단 영역(19)은 빈 공간을 의미한다.
이에 의해, 전류 차단 영역(19)인 빈 공간이 상대적으로 전기적 저항이 큰 공기로 채워지며, n측 전극(18)과 상하로 정렬되므로, n측 전극(18)의 아래 부분에 전류가 몰리는 현상이 방지되고, n측 전극(18)이 형성되지 않은 나머지 n형 3족 질화물 반도체층(16) 영역으로 전류가 확산될 수 있다.
따라서, 광자의 생성이 증가되고 광자의 탈출 과정에서 n측 전극(18)에 흡수되는 양을 줄일 수 있다. 결국 발광 효율을 향상시킬 수 있다.
여기서, 기판(12)이 구비되지 않더라도 동일한 효과가 예상된다. 이 경우 전류 차단 영역(19)은 홈을 의미한다.
또한, 활성층(15)에 생성된 광자가 외부로 용이하게 탈출될 수 있도록 n형 3족 질화물 반도체층(16)의 상면이 거친면(17)으로 구비되는 것이 바람직하다.
또한, 전류 차단 영역(19)의 폭(W1)은 n측 전극(18)과 상하 정렬된 상태에서 n측 전극(18)의 폭(W2)의 30~200%로 형성되며, 특히 n측 전극(18)의 폭(W2)의 80~120%로 형성되는 것이 바람직하다.
전류 차단 영역(19)의 폭이 n측 전극(18)의 폭보다 너무 큰 경우, p측 전극(13)의 면적이 너무 작아져서 구동전압이 상승되는 문제가 발생될 수 있으며, 그 반대로 너무 작은 경우, 발광 효율의 향상 효과가 약화될 수 있기 때문이다.
다음으로, 본 예에 따른 3족 질화물 반도체 발광소자(10)을 제작하는 과정을 설명한다.
먼저, 사파이어 기판 위에 n형 3족 질화물 반도체층(16), 활성층(15), p형 3족 질화물 반도체층(14)을 성장시킨다.
성장은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.
다음으로, p형 3족 질화물 반도체층(14) 위에 p측 전극(13)을 형성한다.
p측 전극(13)은 p형 3족 질화물 반도체층(14)의 상면을 덮도록 형성되며, 낮은 접촉저항과 높은 반사율을 갖는 금속(예: Cr, Ti, Al, Ag, AgAl, Cu, ITO, Ni, Au, W, TiW 및 이들의 합금)으로 형성되는 것이 바람직하다.
p측 전극(13)은 주로 열증착방법, 전자빔증착방법, 스퍼터링에 의해 형성된다.
다음으로, p측 전극(13)에 전류 차단 영역(19)을 형성한다.
전류 차단 영역(19)은 홈으로 형성되는 것이 바람직하다.
이 때, p측 전극(13)이 증착되지 않는 영역이 전류 차단 영역(19)이 된다.
구체적으로, n측 전극(18)과 대향하는 위치에 p측 전극(13)이 형성되지 않도록 포토 공정을 진행한 후 증착 공정을 진행하고, 리프트오프(lift-off) 공정에 의해 전류 차단 영역(19)이 형성되게 된다.
다음으로, p측 전극(13)에 기판(12)를 부착시킨다.
기판(12)은 전도성 기판(예: 금속, 실리콘카바이트, 실리콘 등)으로 구비되며, 웨이퍼 본딩 공정에 의해 부착된다.
다음으로, 레이저, 습식식각, 연마식각 공정 등에 의해 사파이어 기판을 제거하여 n형 3족 질화물 반도체층(16)을 노출시킨다.
다음으로, 사파이어 기판의 제거로 노출된 n형 3족 질화물 반도체층(16)의 표면의 일부 영역에 n측 전극(18)을 형성하여 3족 질화물 반도체 발광소자(10)의 제작을 완료한다.
여기서, 사파이어 기판의 제거로 노출된 n형 3족 질화물 반도체층(16)의 표면에 포토케미컬 식각 공정에 의해 거친면(17)을 더 형성할 수 있다.
도 3 내지 도 5는 본 개시에 따른 반도체 발광소자의 다른 예들을 보인 도면으로서, 반도체 발광소자(20,30,40)는 기판(22,32,42)과 그 상부에 순차로 구비되는 p형 3족 질화물 반도체층(24,34,44), 활성층(25,35,45) 및 n형 3족 질화물 반도체층(26,36,46)을 포함하며, p측 전극(23,33,43), n측 전극(28,38,48) 그리고 전류 차단 영역(29,39,49)를 포함하는 점에서 도 2에서 보인 예와 같다.
다만, 도 3에서 전류 차단 영역(29)은 p측 전극(23)과 p형 3족 질화물 반도체층(24)이 제거되어 형성되는 홈으로 구비된다.
p형 3족 질화물 반도체층(24)이 제거되는 두께는 설계자에 의해 조절될 수 있을 것이다.
같은 원리로, 전류 차단 영역(39)은 도 4와 같이 p측 전극(33)과 p형 3족 질화물 반도체층(34) 그리고 활성층(35)이 제거되어 형성되는 홈으로 구비될 수 있다.
또한, 전류 차단 영역(49)은 도 5와 같이 p측 전극(33)과 p형 3족 질화물 반도체층(34)과 활성층(35) 그리고 n형 3족 질화물 반도체층(46)이 제거되어 형성되는 홈으로 구비될 수 있다.
도 3 내지 도 5에 도시된 반도체 발광소자의 제작 과정은 도 2에 도시된 반도체 발광소자의 제작 과정과 대동 소이하므로 생략하기로 한다.
도 6은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면으로서, 반도체 발광소자(50)는 앞서 보인 예들과 같이 기판(52)과 그 상부에 순차로 구비되는 p형 3족 질화물 반도체층(54), 활성층(55) 및 n형 3족 질화물 반도체층(56)을 포함하며, p측 전극(53), n측 전극(58) 그리고 전류 차단 영역(59)를 포함한다.
그리고, 전류 차단 영역(59)은 p측 전극(53)과 p형 3족 질화물 반도체층(54)이 제거되어 형성되는 홈으로 구비된다.
다만, 전류 차단 영역(59)인 홈의 내면에는 전기 절연 물질로 형성된 전기 절연층(51)이 더 구비된다.
전기 절연층(51)은 주로 PECVD 방법에 의해 형성된다.
전기 절연 물질은 공지된 것이 사용될 수 있으나, SiO2, SiNx와 같은 물질과 스핀코팅과 열처리를 통해서 형성되는 폴리이미드와 같은 물질 중에서 선택되는 것이 바람직하다.
본 예에서 도 3의 예에 전기 절연층(51)이 형성된 것을 예로 하였으나, 도 2, 도 4 및 도 5의 예에도 전기 절연층(51)이 부가될 수 있음은 물론이다.
한편, 도 2 내지 도 6의 예에 있어서, 전기 전도성을 가지는 기판(12,22,32,42,52)이 제거된 반도체 발광소자에 의하더라도 본 개시의 목적을 달성할 수 있음은 물론이다.
도 7은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면으로서, 반도체 발광소자(60)는 앞서 보인 예들과 같이 기판(62)과 그 상부에 순차로 구비되는 p형 3족 질화물 반도체층(64), 활성층(65) 및 n형 3족 질화물 반도체층(66)을 포함하며, p측 전극(63), n측 전극(68) 그리고 전류 차단 영역(69)을 포함한다.
다만, 전류 차단 영역(69)은 p측 전극(63)을 형성하기 전에 p형 3족 질화물 반도체층(64)의 일부 영역을 제거하여 반도체층으로 둘러싸인 홈을 형성한 후 그 위에 p측 전극(63)을 형성함으로써 구비된다.
따라서, 반도체층으로 둘러싸인 홈의 내면을 따라 p측 전극(63)이 구비되고, p측 전극(63)에 홈이 형성되며, 전류 차단 영역(69)은 p측 전극(63)으로 둘러싸인 홈으로 구비된다.
여기서, 반도체층으로 둘러싸인 홈은 건식 식각 공정을 통해 형성될 수 있다.
건식 식각 공정은 플라즈마 공정(예: ICE, RIE)을 이용하는 것이 바람직하다.
이에 의하면, 전류 차단 영역(69)의 표면을 이루는 p형 3족 질화물 반도체의 정공농도를 저하시킬 수 있으며, 경우에 따라서는 전류 차단 영역(69)의 표면이 고농도의 n형 3족 질화물 반도체로 변환될 수도 있다.
따라서, 플라즈마 공정을 이용한 건식식각을 통하여 전류 차단 영역(69)은 그것을 제외한 나머지 영역의 p형 3족 질화물 반도체층(64)보다도 p측 전극(63)과 더 높은 접촉저항을 갖거나 또는 쇼트키(Schottky) 접촉특성을 갖게 된다.
그 결과로 반도체 발광소자(60)로의 전류인가시 n측 전극(68) 하부에서 전류 차단 영역(69) 영역에 비해 상대적으로 낮은 접촉저항을 갖는 영역 부위로 전류가 확산될 수 있게 된다.
한편, 제1 홈은 p형 3족 질화물 반도체층(64)이 제거되어 형성되는 것에 한정되지 않으며, 앞선 도 3 내지 도 5에서 보인 예와 같이 p형 3족 질화물 반도체층(64)의 전부 및 활성층(65)의 전부 또는 일부가 제거되어 형성되거나, p형 3족 질화물 반도체층(64)과 활성층(65)의 전부 및 n형 3족 질화물 반도체층(66)의 일부가 제거되어 형성될 수 있음은 물론이다.
도 8은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면으로서, 도 7에서 보인 예와 같이 기판(72)과 그 상부에 순차로 구비되는 p형 3족 질화물 반도체층(74), 활성층(75) 및 n형 3족 질화물 반도체층(76)을 포함하며, p측 전극(73), n측 전극(78) 그리고 전류 차단 영역(79)를 포함한다.
그리고, 전류 차단 영역(79)은 p측 전극(73)은 제거되지 않고, p형 3족 질화물 반도체층(74)과 활성층(75)의 전부 및 n형 3족 질화물 반도체층(76)의 일부가 제거되어 형성된다.
따라서, 전류 차단 영역(79)은 p측 전극(73)으로 둘러싸인 홈으로 구비된다.
다만, 본 예에서 p형 3족 질화물 반도체층(74)과 활성층(75)의 전부 및 n형 3족 질화물 반도체층(76)의 일부가 제거되어 형성된 홈의 내면과 p측 전극(73)의 사이에는 전기 절연 물질로 구비된 전기 절연층(71)이 구비된다.
전기 절연 물질은 공지된 것들이 사용될 수 있으나, SiO2, SiNx, 폴리이미드 중에서 선택되는 것이 바람직하다.
도 9 내지 도 11은 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면으로서, 반도체 발광소자(80)는 기판(82)과 그 상부에 순차로 구비되는 p형 3족 질화물 반도체층(84), 활성층(85) 및 n형 3족 질화물 반도체층(86)을 포함하며, p측 전극(83), n측 전극(88) 그리고 전류 차단 영역(89)를 포함한다.
n측 전극(88)은 패드 전극(88a)과 그로부터 뻗어 나온 가지전극(88b)를 포함한다.
패드 전극(88a)과 가지전극(88b)은 구동전류를 균일하게 분포시키기 위한 것으로, 대면적 반도체 발광소자의 경우에 주로 적용된다.
그리고, 전류 차단 영역(89)은 가지전극(88b)과 상하로 정렬되는 위치에 구비되며, p측 전극(83)이 제거되어 구비된다.
이와 달리, 전류 차단 영역(89)은 앞서 설명한 예들과 같이 변형될 수 있음은 물론이다.
나아가, 도 11에 도시된 바와 같이, 전류 차단 영역(89)은 n측 전극(88)의 모든 가지전극(88b) 및 패드 전극(88a)과 상하로 정렬되는 위치에 구비될 수도 있을 것이다.
도 12는 본 개시에 따른 반도체 발광소자의 또 다른 예를 보인 도면으로서, 반도체 발광소자(90)는 앞서 보인 예들과 같이 기판(92)과 그 상부에 순차로 구비되는 p형 3족 질화물 반도체층(94), 활성층(95) 및 n형 3족 질화물 반도체층(96)을 포함하며, p측 전극(93), n측 전극(98) 그리고 전류 차단 영역(99)를 포함한다.
그리고, 전류 차단 영역(99)은 p형 3족 질화물 반도체층(94)의 하면에 플라즈마 표면 처리된 영역으로 구비된다.
전류 차단 영역(99)은 플라즈마 공정(예: ICE, RIE)을 이용하여 형성된다.
이에 의하면, 전류 차단 영역(99)의 표면을 이루는 p형 3족 질화물 반도체의 정공농도를 저하시킬 수 있으며, 경우에 따라서는 전류 차단 영역(99)의 표면이 고농도의 n형 3족 질화물 반도체로 변환될 수도 있다.
따라서, 플라즈마 공정을 이용하여 플라즈마 표면 처리된 전류 차단 영역(99)은 그것을 제외한 나머지 영역의 p형 3족 질화물 반도체층(94)보다도 p측 전극(93)과 더 높은 접촉저항을 갖거나 또는 쇼트키(Schottky) 접촉특성을 갖게 된다.
그 결과로 반도체 발광소자(90)로의 전류인가시 n측 전극(98) 하부에서 전류 차단 영역(99) 영역에 비해 상대적으로 낮은 접촉저항을 갖는 영역 부위로 전류가 확산될 수 있게 된다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 전류 차단 영역은 제1 전극의 하면으로부터 제2 전극을 향하는 방향으로 형성된 홈인 것을 특징으로 하는 반도체 발광소자. 홈에 의해 제1 전극과 제2 전극 사이의 저항이 크게 하여 전류의 흐름이 주변으로 퍼지도록 하기 위함이다.
(2) 전류 차단 영역의 폭(W1)은 제2 전극의 폭(W2)의 30~200%로 구비되는 것을 특징으로 하는 반도체 발광소자. 전류의 분포 개선에 의한 발광효율의 향상 효과를 최적화하기 위함이다.
(3) 제1 전극의 하면에 구비되며, 전기 전도성을 가지는 기판을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
(4) 전류 차단 영역은 홈의 내면에 구비되며 전기 절연성을 가지는 물질로 형성되는 전기 절연층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
(5) 제2 전극은 패드 전극과 그로부터 뻗어나온 가지전극을 포함하며,
전류 차단 영역은 가지전극의 적어도 일부와 상하방향으로 정렬되도록 위치되는 것을 특징으로 하는 반도체 발광소자.
(6) 전류 차단 영역은 제1 반도체층이 노출되도록 제1 전극이 제거되어 형성된 홈으로서, 제1 반도체층과 제1 전극에 의해 정의되는 홈이 것을 특징으로 하는 반도체 발광소자.
(7) 전류 차단 영역은 활성층이 노출되도록 제1 전극과 제1 반도체층이 제거되어 형성된 홈으로서, 활성층과 제1 반도체층 및 제1 전극에 의해 정의되는 홈인 것을 특징으로 하는 반도체 발광소자.
(8) 전류 차단 영역은 제2 반도체층이 노출되도록 제1 전극과 제1 반도체층 및 활성층이 제거되어 형성된 홈으로서, 제2 반도체층과 활성층과 제1 반도체층 및 제1 전극에 의해 둘러싸여 정의되는 홈인 것을 특징으로 하는 반도체 발광소자.
(9) 전류 차단 영역은 제1 반도체층, 활성층 및 제2 반도체층 중 적어도 하나가 제거되어 형성된 홈으로서, 제1 전극에 의해 둘러싸여 정의되는 홈인 것을 특징으로 하는 반도체 발광소자.
(10) 제1 반도체층, 활성층 및 제2 반도체층 중 적어도 하나가 제거되어 형성된 홈과 제1 전극 사이에 구비되며, 전기 절연성을 가지는 물질로 형성되는 전기 절연층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
(11) 전류 차단 영역은 제1 반도체층의 하면에 구비되는 플라즈마 표면 처리된 영역인 것을 특징으로 하는 반도체 발광소자.
본 개시에 따른 하나의 반도체 발광소자에 의하면, n측 전극과 상하 정렬된 활성층 영역으로 전류가 몰리는 문제가 개선되어 발광효율이 향상되는 이점을 가질 수 있다.
또한, 본 개시에 따른 다른 반도체 발광소자에 의하면, n측 전극과 상하방향으로 정렬된 활성층에서의 빛의 발생량이 줄어들게 되므로, 그로부터 발생된 빛이 n측 전극에 흡수되어 발광효율이 떨어지는 문제를 해소할 수 있는 이점을 가질 수 있다.
또한, 본 개시에 따른 또 다른 반도체 발광소자에 의하면, n측 전극과 상하 정렬된 활성층 영역으로 전류가 몰리는 문제가 방지되고, 그 외의 활성층 영역으로 전류가 확산되므로 고전류 동작시 소자의 신뢰도가 향상되는 이점을 가질 수 있다.

Claims (16)

  1. 제1 도전성을 가지는 제1 반도체층;
    제1 반도체층 위에 구비되는 활성층;
    활성층 위에 구비되며 제1 반도체층과 다른 제2 도전성을 가지는 제2 반도체층;
    제1 반도체층의 하면에 구비되는 제1 전극;
    제2 반도체층의 상면에 구비되는 제2 전극; 및
    제2 전극과 상하방향으로 정렬되도록 위치되며, 제2 전극으로부터 수직방향으로 전류가 몰리는 것을 방지하는 전류 차단 영역;을 포함하는 반도체 발광소자.
  2. 청구항 1에 있어서,
    전류 차단 영역은 제1 전극의 하면으로부터 제2 전극을 향하는 방향으로 형성된 홈인 것을 특징으로 하는 반도체 발광소자.
  3. 청구항 2에 있어서,
    전류 차단 영역의 폭(W1)은 제2 전극의 폭(W2)의 30~200%로 구비되는 것을 특징으로 하는 반도체 발광소자.
  4. 청구항 2에 있어서,
    제1 전극의 하면에 구비되며, 전기 전도성을 가지는 기판을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  5. 청구항 2에 있어서,
    전류 차단 영역은 홈의 내면에 구비되며 전기 절연성을 가지는 물질로 형성되는 전기 절연층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  6. 청구항 2에 있어서,
    제2 전극은 패드 전극과 그로부터 뻗어나온 가지전극을 포함하며,
    전류 차단 영역은 가지전극의 적어도 일부와 상하방향으로 정렬되도록 위치되는 것을 특징으로 하는 반도체 발광소자.
  7. 청구항 2에 있어서,
    전류 차단 영역은 제1 반도체층이 노출되도록 제1 전극이 제거되어 형성된 홈으로서, 제1 반도체층과 제1 전극에 의해 정의되는 홈이 것을 특징으로 하는 반도체 발광소자.
  8. 청구항 2에 있어서,
    전류 차단 영역은 활성층이 노출되도록 제1 전극과 제1 반도체층이 제거되어 형성된 홈으로서, 활성층과 제1 반도체층 및 제1 전극에 의해 정의되는 홈인 것을 특징으로 하는 반도체 발광소자.
  9. 청구항 2에 있어서,
    전류 차단 영역은 제2 반도체층이 노출되도록 제1 전극과 제1 반도체층 및 활성층이 제거되어 형성된 홈으로서, 제2 반도체층과 활성층과 제1 반도체층 및 제1 전극에 의해 둘러싸여 정의되는 홈인 것을 특징으로 하는 반도체 발광소자.
  10. 청구항 2에 있어서,
    전류 차단 영역은 제1 반도체층, 활성층 및 제2 반도체층 중 적어도 하나가 제거되어 형성된 홈으로서, 제1 전극에 의해 둘러싸여 정의되는 홈인 것을 특징으로 하는 반도체 발광소자.
  11. 청구항 10에 있어서,
    제1 반도체층, 활성층 및 제2 반도체층 중 적어도 하나가 제거되어 형성된 홈과 제1 전극 사이에 구비되며, 전기 절연성을 가지는 물질로 형성되는 전기 절연층을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  12. 청구항 1에 있어서,
    전류 차단 영역은 제1 반도체층의 하면에 구비되는 플라즈마 표면 처리된 영역인 것을 특징으로 하는 반도체 발광소자.
  13. 청구항 12에 있어서,
    전류 차단 영역의 폭(W3)은 제2 전극의 폭(W4)의 30~200%로 구비되는 것을 특징으로 하는 반도체 발광소자.
  14. 청구항 12에 있어서,
    제2 전극은 패드 전극과 그로부터 뻗어나온 가지전극으로 구비되며,
    전류 차단 영역은 가지전극의 적어도 일부와 상하방향으로 정렬되도록 위치되는 것을 특징으로 하는 반도체 발광소자.
  15. 청구항 12에 있어서,
    제1 전극의 하부에 구비되며, 전기 전도성을 가지는 기판을 더 포함하는 것을 특징으로 하는 반도체 발광소자.
  16. 청구항 2에 있어서,
    제1 전극의 하부에 구비되며 전기 전도성을 가지는 기판;을 더 포함하며,
    제1 반도체층은 p형 도전성을 가지는 3족 질화물 반도체층으로 구비되고,
    제2 반도체층은 n형 도전성을 가지는 3족 질화물 반도체층으로 구비되며,
    전류 차단 영역은 홈과 기판에 의해 둘러싸여 정의되는 빈 공간인 것을 특징으로 하는 반도체 발광소자.
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