WO2019146945A1 - 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법 - Google Patents

크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법 Download PDF

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field plate
gate electrode
electron mobility
mobility transistor
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이상민
송명근
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(주)웨이비스
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    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Definitions

  • the present invention relates to a high electron mobility transistor and a method of manufacturing the same, and more particularly, to a high electron mobility transistor including a crack-free high reliability field plate and a method of manufacturing the same.
  • nitride semiconductor materials such as GaN, AlGaN, and InGaN have broad energy bandgaps and high peak saturation electron velocity values and are used in high power radio frequency communication applications such as high electron mobility transistors.
  • the conventional method of manufacturing the field plate F is as follows.
  • a mask M is formed by photoresist on a passivation layer P between a gate electrode G and a drain electrode D, Lt; / RTI >
  • the metal deposited on the mask M and the mask M is removed, and the field plate F is formed on the passivation layer P so as to cover at least the upper portion of the gate electrode G, ).
  • the passivation layer P is formed in a stepped shape by the protruded gate electrode G, and the field plate F is formed in a stepped shape by the stepped shape of the passivation layer P.
  • Patent Document 1 KR10-1170730 B1
  • Patent Document 2 KR10-1057439 B1
  • a high electron mobility transistor including a crack-free high reliability field plate, comprising: a substrate; An epi layer deposited on top of the substrate; A source electrode, a gate electrode, and a drain electrode electrically connected to the epi layer; A passivation layer exposing an upper portion of the source electrode and the drain electrode and covering an upper portion of the gate electrode; A field plate stacked on at least two layers above the passivation layer, the field plate formed over the passivation layer to cover at least the top of the gate electrode; .
  • the field plate comprises: an adhesion layer composed of one of Ti, TiW, TiN and Cr; And a conductive layer formed on the adhesion layer and composed of one of Au, Cu, and Al; .
  • the field plate may further include: a diffusion barrier layer between the adhesion layer and the conductive layer to prevent diffusion of the conductive layer; .
  • the field plate includes: a seed layer as a base for electroplating; And a plating layer formed on the seed layer by electroplating; .
  • the insulating layer is characterized in that the corner portion is formed in a curved shape.
  • a method of manufacturing a high electron mobility transistor including a crack-free high reliability field plate.
  • a method of fabricating a field plate of a high electron mobility transistor comprising: a) forming an adhesion layer over the entire surface; b) forming a conductive layer over the adhesion layer; c) forming a mask having an opening above the conductive layer between the gate electrode and the drain electrode; And d) etching the conductive layer and the adhesion layer through the opening and removing the mask to form a field plate; .
  • a method for fabricating a field plate of a high electron mobility transistor comprising: a) forming a seed layer on a front surface; b) forming a plating layer on the seed layer; c) forming a mask having an opening above the plating layer between the gate electrode and the drain electrode; And d) etching the plating layer and the seed layer through the opening and removing the mask to form a field plate; .
  • a method of manufacturing a field plate of a high electron mobility transistor comprising: a) applying an insulating material to a front surface; b) removing a portion of the insulating material to form an insulating layer over the passivation layer to cover at least the top of the gate electrode; c) forming a mask on the passivation layer between the gate electrode and the drain electrode; And d) depositing a metal on the front surface, and then removing the metal deposited on the mask and the mask to form an open field plate; .
  • step b and step c the surface of the insulating layer is flattened by CMP; .
  • a method of manufacturing a field plate of a high electron mobility transistor comprising: a) applying an insulating material to a front surface; b) removing a portion of the insulating material to form a first insulation layer over the passivation layer covering at least the periphery of the gate electrode and a second insulation layer over the passivation layer between the gate electrode and the drain electrode step; c) forming a seed layer on the front surface; d) forming a first mask on top of the seed layer between the gate electrode and the drain electrode; And e) forming a plating layer on the seed layer; f) removing the first mask and forming a second mask in which the first mask-removed portion is open; And g) etching the seed layer through the opening and
  • the thickness of the metal deposited by the thickness of the mask is not limited as in the conventional method of manufacturing the field plate, the thickness of the field plate can be made thick and cracks are prevented from being generated.
  • 1 and 2 are cross-sectional views of a conventional field plate manufacturing method.
  • 3 and 4 are cross-sectional structural views according to the first embodiment of the present invention.
  • 5 to 13 are cross-sectional structural views according to a second embodiment of the present invention.
  • the high electron mobility transistor includes a substrate W, a source electrode S electrically connected to the epi layer E and an epi layer E stacked on the substrate W, The gate electrode G and the drain electrode D and the passivation layer P covering the upper portion of the gate electrode G and the upper portion of the source electrode S and the drain electrode D and at least the gate electrode G, And a field plate (F) formed on the passivation layer (P) to cover the top of the passivation layer (P).
  • the substrate W may be composed of sapphire (Al 2 O 3), gallium nitride (GaN), silicon (Si), silicon carbide (SiC) or the like.
  • the epi layer E is formed by stacking a plurality of layers made of a nitride-based semiconductor material in which a group III element and a group V element are compounded to generate a two-dimensional electron gas (2DEG).
  • 2DEG two-dimensional electron gas
  • the epi layer E may be formed by sequentially stacking a nucleation layer composed of aluminum nitride (AlN), a buffer layer composed of gallium nitride (GaN), and a barrier layer composed of aluminum gallium nitride (AlGaN) .
  • AlN aluminum nitride
  • GaN gallium nitride
  • AlGaN aluminum gallium nitride
  • the gate electrode G is located between the source electrode S and the drain electrode D.
  • the field plate (F) is electrically connected to the source electrode (S).
  • a field plate F is a first embodiment in which such a high electron mobility transistor includes a highly reliable field plate without cracks and the field plate F is formed by at least two layers F1 and F2 formed by sputtering or electroplating ).
  • a method of manufacturing the field plate F including two or more layers F1 and F2 formed by sputtering is as follows.
  • a conductive layer F2 is formed by laminating one of Au, Cu and Al, which are conductive metals, on the entire surface to a thickness of 1000 to 30000 angstroms.
  • one of Pt, Pd and Ni may be laminated to a thickness of 10 to 1000 ⁇ to form a diffusion prevention layer have.
  • a mask M is formed on the entire surface with a photoresist, and the mask M has an opening above the conductive layer F2 between the gate electrode G and the drain electrode D.
  • the conductive layer F2 and the adhesion layer F1 are etched through the opening of the mask M, and then the mask M is removed to form the field plate F.
  • the mask M is removed to form the field plate F.
  • the diffusion preventing layer is formed between the adhesive layer F1 and the conductive layer F2, the diffusion preventing layer can be also etched together.
  • Etching may be performed by RIE, ICP, ion-beam etching, or wet etching.
  • a source electrode pad SP and a drain electrode pad DP may be formed together.
  • the field plate F including two or more layers F1 and F2 formed by sputtering has an adhesion layer F1 composed of one of Ti, TiW, TiN and Cr which are metals with good adherence, And a conductive layer F2 formed of one of Au, Cu and Al which are formed of a conductive metal.
  • a diffusion prevention layer may be further interposed between the adhesion layer F1 and the conductive layer F2 to prevent diffusion of the conductive layer F2.
  • a method of manufacturing the field plate (F) including two or more layers (F1, F2) formed by electroplating is as follows.
  • one of Ti / Au, TiW / Au, TiN / Au and Cr / Au is deposited on the entire surface at a thickness of several tens of angstroms to form a seed layer F1.
  • one of Au, Cu, Ni and Al is grown on the surface of the seed layer by electroplating to form a plating layer F2.
  • a mask M is formed on the front surface, and the mask M has an opening above the plating layer F2 between the gate electrode G and the drain electrode D.
  • the mask M may be formed of a photoresist, or may be formed of a metal if the thickness of the plating layer F is large.
  • the plating layer F2 and the seed layer F1 are etched through the opening of the mask M, and then the mask M is removed to form the field plate F.
  • the mask M is removed to form the field plate F.
  • the etching can be performed by RIE, ICP, ion-beam etching or wet etching.
  • a source electrode pad SP and a drain electrode pad DP may be formed together.
  • the field plate F including two or more layers F1 and F2 formed by electroplating is formed by electroplating on the seed layer F1 as the base for electroplating and the seed layer F1 And a plating layer F2.
  • the field plate F including the two or more layers F1 and F2 can be formed by stacking two or more layers F1 and F2 on the entire surface in place of the conventional method of depositing metal on a necessary portion through the mask M, And etching unnecessary portions of the metal through the mask M.
  • the thickness of the metal deposited by the thickness of the mask M is not limited, the thickness of the field plate F can be made thick, .
  • This high electron mobility transistor may include an insulating layer I formed between the passivation layer P and the field plate F as a second embodiment for including a highly reliable field plate without cracks.
  • a method of manufacturing the field plate (F) including the insulating layer (I) is as follows.
  • an insulating material IM such as BCB, polyimide, or SOG is coated on the entire surface.
  • CMP chemical mechanical polishing
  • the insulating material IM other than the insulating material IM on the passivation layer P is removed to cover at least the upper portion of the gate electrode G, so that at least the gate electrode G
  • An insulating layer I is formed on the passivation layer P so as to cover the upper portion of the passivation layer P.
  • the passivation layer P corresponding to the gap between the gate electrode G and the drain electrode D, in addition to the insulating material IM on the passivation layer P, An insulating material IM remains on the passivation layer P so that at least the first insulating layer I1 formed on the passivation layer P covers the upper portion of the gate electrode G and also between the gate electrode G and the drain electrode D
  • the second insulating layer I2 may be formed on the passivation layer P and a description thereof will be given later (see FIG. 10).
  • a field plate (F) is formed on the insulating layer (I).
  • the method of forming the field plate F may be formed by a conventional deposition method or may include two or more layers formed by sputtering or electroplating.
  • the method of forming the field plate F by the conventional vapor deposition method is as follows.
  • the corner portions of the insulating layer I are formed into a curved surface shape by a photolithography process
  • the edge portions are formed in a curved shape by an etching process.
  • a mask M is formed on the passivation layer P between the gate electrode G and the drain electrode D, as shown in FIG.
  • the mask M may be formed of a negative photoresist or a lift off resist and a positive photoresist.
  • a metal is deposited on the front surface.
  • a method of forming a field plate so as to include two or more layers (F1, F2) formed by sputtering is as follows.
  • a first insulating layer I1 formed on the passivation layer P in order to cover at least the upper portion of the gate electrode G, a first insulating layer I1 formed on the passivation layer P, a first insulating layer I2 formed between the gate electrode G and the drain electrode D, The second insulating layer I2 may be formed on the passivation layer P.
  • one of Ti, TiW, TiN, and Cr which is a metal having good adhesion to the front surface, is laminated to a thickness of 10 to 2000 ⁇ to form an adhesive layer F1.
  • a first mask M1 is formed with a photoresist on the second insulating layer I2.
  • a conductive layer F2 is formed by laminating one of Au, Cu and Al, which are conductive metals, on the entire surface to a thickness of 1000 to 30000 angstroms.
  • one of Pt, Pd and Ni may be laminated to a thickness of 10 to 1000 ⁇ to further form a diffusion prevention layer have.
  • the first mask M1 is removed.
  • a second mask M2 is formed with a photoresist on the front surface, and the second mask M2 has an opening above the adhesion layer F1 corresponding to the space between the gate electrode G and the drain electrode D do.
  • the adhesion layer F1 is etched through the opening of the second mask M2, and then the second mask M2 is removed to form the field plate F. Then, as shown in FIG. 13, the adhesion layer F1 is etched through the opening of the second mask M2, and then the second mask M2 is removed to form the field plate F. Then, as shown in FIG. 13, the adhesion layer F1 is etched through the opening of the second mask M2, and then the second mask M2 is removed to form the field plate F. Then, as shown in FIG.
  • the opening of the second mask M2 is formed at the portion where the first mask M1 is removed.
  • the opening of the second mask M2 is provided at the portion where the conductive layer F2 is not formed by the first mask M1, the adhesion layer F1 is exposed to the outside through the opening.
  • the diffusion preventing layer is formed between the adhesive layer F1 and the conductive layer F2, the diffusion preventing layer can be also etched together.
  • Etching may be performed by RIE, ICP, ion-beam etching or wet etching.
  • a source electrode pad SP and a drain electrode pad DP may be formed together.
  • a method of forming a field plate to include two or more layers formed by electroplating is as follows.
  • a first insulating layer I1 formed on the passivation layer P in order to cover at least the upper portion of the gate electrode G, a first insulating layer I1 formed on the passivation layer P, a first insulating layer I2 formed between the gate electrode G and the drain electrode D, The second insulating layer I2 may be formed on the passivation layer P.
  • one of Ti / Au, TiW / Au, TiN / Au, and Cr / Au is stacked on the entire surface at several angstroms to several ⁇ m thick to form a seed layer F1.
  • a first mask M1 is formed with a photoresist on the second insulating layer I2.
  • one of Au, Cu, Ni and Al is grown on the surface of the seed layer F1 by electroplating to form a plating layer F2.
  • the first mask M1 is removed, and a second mask M2 is formed on the entire surface with a photoresist, and the second mask M2 is formed on the gate electrode G And an opening is formed above the corresponding seed layer F1 between the drain electrodes D.
  • the opening of the second mask M2 is formed at the portion where the first mask M1 is removed.
  • the opening of the second mask M is provided at the portion where the plating layer F2 is not formed by the first mask M1, the seed layer F1 is exposed to the outside through the opening.
  • the seed layer F1 is etched through the opening of the second mask M2, and then the mask M is removed to form the field plate F.
  • the mask M is removed to form the field plate F.
  • drain electrode P passivation layer

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Abstract

본 발명은 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것이다. 기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 상기 패시베이션층 상부에 2 이상의 층으로 적층되되, 적어도 상기 게이트 전극의 상부를 덮도록 상기 패시베이션층 상부에 형성되는 필드 플레이트; 를 포함한다.

Description

크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법
본 발명은 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로 GaN, AlGaN, InGaN 등과 같은 질화물계 반도체 재료는 넓은 에너지 밴드 갭과 하이 피크 포화 전자 속도 값을 가지는 것으로, 고전자이동도 트랜지스터와 같이 고전력 고주파 무선통신 응용 분야에 사용되고 있다.
고전자이동도 트랜지스터가 고전력에서 동작하기 위해서는 항복전압을 상승시킬 필요가 있으며, 이를 위하여 필드 플레이트(field plate)의 적용이 제안되었다.
이러한, 종래의 필드 플레이트(F) 제조 방법은 다음과 같다.
먼저, 도 1에 도시된 바와 같이, 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 포토레지스트(photoresist)로 마스크(M)를 형성하고, 전면에 금속을 증착한다.
다음으로, 도 2에 도시된 바와 같이, 마스크(M) 및 마스크(M) 상부에 증착된 금속을 제거하여 적어도 게이트 전극(G)의 상부를 덮도록 패시베이션층(P) 상부에 필드 플레이트(F)를 형성한다.
이때, 패시베이션층(P)은 돌출된 게이트 전극(G)에 의해 단차진 형상으로 형성되고, 필드 플레이트(F)는 패시베이션층(P)의 단차진 형상에 의해 단차진 형상으로 형성된다.
이러한 필드 플레이트(F)의 단차진 형상에는 크랙(crack)이 발생한다.
이와 같이, 필드 플레이트(F)에 크랙이 발생하면 고전자이동도 트랜지스터의 특성이 변화되며, 신뢰성 및 내구성이 저하되는 문제점이 있었다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) KR10-1170730 B1
(특허문헌 2) KR10-1057439 B1
전술한 문제점을 해결하고자 하는 것이 본 발명의 과제이다.
본 발명은 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른, 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터는, 기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 상기 패시베이션층 상부에 2 이상의 층으로 적층되되, 적어도 상기 게이트 전극의 상부를 덮도록 상기 패시베이션층 상부에 형성되는 필드 플레이트; 를 포함한다.
상기 필드 플레이트는, Ti, TiW, TiN 및 Cr 중 하나로 구성된 부착층; 및 상기 부착층 상부에 형성되고 Au, Cu 및 Al 중 하나로 구성된 전도층; 을 포함한다.
상기 필드 플레이트는, 상기 부착층 및 상기 전도층 사이에는 상기 전도층의 확산을 방지하기 위한 확산방지층; 을 포함한다.
상기 필드 플레이트는, 전기 도금을 위한 베이스인 시드층; 및 상기 시드층 상부에 전기 도금으로 형성되는 도금층; 을 포함한다.
상기 패시베이션층 및 상기 필드 플레이트 사이에 형성되는 절연층; 을 포함한다.
상기 절연층은, 모서리 부분이 곡면 형태로 형성되는 것을 특징으로 한다.
이러한 목적을 달성하기 위한 본 발명에 따른, 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조방법은, 기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 부착층을 형성하는 단계; b) 상기 부착층 상부에 전도층을 형성하는 단계; c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 전도층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및 d) 상기 개구를 통하여 상기 전도층과 상기 부착층을 식각한 후 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함한다.
상기 b단계와 c단계 사이에는, 상기 부착층 및 상기 전도층 사이에 상기 전도층의 확산을 방지하기 위한 확산 방지층을 형성하는 단계; 를 포함한다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 시드층을 형성하는 단계; b) 상기 시드층 상부에 도금층을 형성하는 단계; c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 도금층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및 d) 상기 개구를 통하여 상기 도금층과 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함한다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 절연물질을 도포하는 단계; b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 상부를 덮도록 상기 패시베이션층 상부에 절연층을 형성하는 단계; c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 패시베이션층 상부에 마스크를 형성하는 단계; 및 d) 전면에 금속을 증착한 후, 상기 마스크 상에 증착된 금속과 상기 마스크를 제거하여 개구된 필드 플레이트를 형성하는 단계; 를 포함한다.
상기 b단계와 c단계 사이에는, 상기 절연층의 표면을 CMP하여 평탄화하는 단계; 를 포함한다.
상기 c단계와 d단계 사이에는, 상기 절연층의 모서리 부분을 곡면 형태로 형성하는 단계; 를 포함한다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 절연물질을 도포하는 단계; b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 주변을 덮는 상기 패시베이션층 상부에 제 1 절연층과, 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 패시베이션층 상부에 제 2 절연층을 형성하는 단계; c) 전면에 시드층을 형성하는 단계; d) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 시드층 상부에 제 1 마스크를 형성하는 단계; 및 e) 상기 시드층 상부에 도금층을 형성하는 단계; f) 상기 제 1 마스크를 제거하고, 상기 제 1 마스크가 제거된 부분이 개구된 제 2 마스크를 형성하는 단계; 및 g) 상기 개구를 통하여 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함한다.
종래의 필드 플레이트 제조 방법과 같이, 마스크의 두께에 의해 증착되는 금속의 두께가 제한되지 않으므로 필드 플레이트의 두께를 두껍게 형성할 수 있어 크랙이 발생하는 것을 방지하는 이점이 있다.
필드 플레이트의 단차진 형상이 절연층에 의해 완화되므로 크랙이 발생하는 것을 방지하는 이점이 있다.
도 1 및 도 2는 종래의 필드 플레이트 제조 방법에 따른 단면 구성도이다.
도 3 및 도 4는 본 발명의 제1 실시예에 따른 단면 구성도이다.
도 5 내지 도 13은 본 발명의 제2 실시예에 따른 단면 구성도이다.
도 4에 도시된 바와 같이, 고전자이동도 트랜지스터는, 기판(W)과 기판(W)의 상부에 적층되는 에피층(E)과 에피층(E)에 전기적으로 연결되는 소스 전극(S), 게이트 전극(G) 및 드레인 전극(D)과 소스 전극(S) 및 드레인 전극(D)의 상부는 노출시키되 게이트 전극(G)의 상부를 덮는 패시베이션층(P)과 적어도 게이트 전극(G)의 상부를 덮도록 패시베이션층(P) 상부에 형성되는 필드 플레이트(F)를 포함한다.
기판(W)은 사파이어(Al2O3), 질화 갈륨(GaN), 실리콘(Si) 또는 실리콘 카바이드(SiC) 등으로 구성될 수 있다.
에피층(E)은 III족 원소와 V족 원소가 화합물을 이루고 있는 질화물계 반도체 재료로 구성되는 다수의 층이 적층되어 2차원 전자 가스(2DEG)가 발생한다.
예를 들어, 에피층(E)은 알루미늄나이트라이드(AlN)로 구성되는 핵형성층, 갈륨나이트라이드(GaN)로 구성되는 버퍼층 및 알루미늄갈륨나이트라이드(AlGaN)로 구성되는 배리어층이 순차적으로 적층되어 형성될 수 있다.
게이트 전극(G)은 소스 전극(S)과 드레인 전극(D) 사이에 위치한다.
필드 플레이트(F)는 소스 전극(S)에 전기적으로 연결된다.
이러한 고전자이동도 트랜지스터가 크랙이 없는 고신뢰성 필드 플레이트를 포함하기 위한 제 1 실시예로, 필드 플레이트(F)는 스퍼터링(sputtering) 또는 전기 도금(electroplating)으로 형성되는 2 이상의 층(F1, F2)을 포함할 수 있다.
스퍼터링을 이용하여 형성되는 둘 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)의 제조 방법은 다음과 같다.
먼저, 도 3에 도시된 바와 같이, 전면에 부착력이 좋은 금속인 Ti, TiW, TiN 및 Cr 중 하나를 10 ~ 2000 Å 두께로 적층하여 부착층(F1)을 형성한다.
다음으로, 전면에 전도성이 좋은 금속인 Au, Cu 및 Al 중 하나를 1000 ~ 30000 Å 두께로 적층하여 전도층(F2)을 형성한다.
이때, 부착층(F1)과 전도층(F2) 사이에는 전도층(F2)의 확산을 방지하기 위하여 Pt, Pd 및 Ni 중 하나를 10 ~ 1000 Å 두께로 적층하여 확산 방지층을 추가로 형성할 수 있다.
다음으로, 전면에 포토레지스트로 마스크(M)를 형성하되, 마스크(M)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 전도층(F2) 상부에 개구를 구비한다.
다음으로, 도 4에 도시된 바와 같이, 마스크(M)의 개구를 통하여 전도층(F2)과 부착층(F1)을 식각한 후 마스크(M)를 제거하여 필드 플레이트(F)를 형성한다.
이때, 부착층(F1)과 전도층(F2) 사이에 확산 방지층이 형성된 경우 확산 방지층도 함께 식각할 수 있다.
또한, 식각은 RIE, ICP, ion-beam etching 또는 wet etching 등의 방법을 이용하여 수행할 수 있다.
또한, 필드 플레이트(F)를 형성할 때 소스 전극 패드(SP) 및 드레인 전극 패드(DP)가 함께 형성될 수 있다.
따라서, 스퍼터링을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)는, 부착력이 좋은 금속인 Ti, TiW, TiN 및 Cr 중 하나로 구성된 부착층(F1) 및 부착층 상부에 형성되고 전도성이 좋은 금속인 Au, Cu 및 Al 중 하나로 구성된 전도층(F2)을 포함한다.
또한, 부착층(F1)과 전도층(F2) 사이에는 전도층(F2)의 확산을 방지하기 위하여 확산 방지층을 더 포함할 수 있다.
전기 도금을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)의 제조 방법은 다음과 같다.
먼저, 도 3에 도시된 바와 같이, 전면에 Ti/Au, TiW/Au, TiN/Au 및 Cr/Au 중 하나를 수십 Å에서 수 ㎛ 두께로 증착하여 시드층(F1)을 형성한다.
다음으로, 전기 도금으로 시드층 표면에 Au, Cu, Ni 및 Al 중 하나를 성장시켜 도금층(F2)을 형성한다.
다음으로, 전면에 마스크(M)를 형성하되, 마스크(M)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 도금층(F2) 상부에 개구를 구비한다.
이때, 마스크(M)는 포토레지스트로 형성되거나, 도금층(F)의 두께가 두꺼울 경우 메탈로 형성될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 마스크(M)의 개구를 통하여 도금층(F2)과 시드층(F1)을 식각한 후 마스크(M)를 제거하여 필드 플레이트(F)를 형성한다.
이때, 식각은 RIE, ICP, ion-beam etching 또는 wet etching 등의 방법을 이용하여 수행할 수 있다.
또한, 필드 플레이트(F)를 형성할때 소스 전극 패드(SP) 및 드레인 전극 패드(DP)가 함께 형성될 수 있다.
따라서, 전기 도금을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)는, 전기 도금을 위한 베이스인 시드층(F1) 및 시드층(F1) 상부에 전기 도금으로 형성되는 도금층(F2)을 포함한다.
이와 같이, 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)는, 마스크(M)를 통해 필요한 부분에 금속을 증착하는 종래의 방법을 대신하여 전면에 2 이상의 층(F1, F2)을 형성하고 마스크(M)을 통해 불필요한 부분의 금속을 식각하여 제조된다.
따라서, 종래의 필드 플레이트(F) 제조 방법과 같이, 마스크(M)의 두께에 의해 증착되는 금속의 두께가 제한되지 않으므로 필드 플레이트(F)의 두께를 두껍게 형성할 수 있어 크랙이 발생하는 것을 방지하는 이점이 있다.
이러한 고전자이동도 트랜지스터가 크랙이 없는 고신뢰성 필드 플레이트를 포함하기 위한 제 2 실시예로서, 패시베이션층(P) 및 필드 플레이트(F) 사이에 형성되는 절연층(I)을 포함할 수 있다.
절연층(I)을 포함하는 필드 플레이트(F)의 제조 방법은 다음과 같다.
먼저, 도 5에 도시된 바와 같이, 전면에 BCB, Polyimide 또는 SOG 등의 절연물질(IM)을 도포한다.
다음으로, 절연물질(IM)의 표면을 CMP(chemical mechanical polishing)하여 평탄화한다.
다음으로, 도 6에 도시된 바와 같이, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부의 절연물질(IM)을 제외한 그외의 절연물질(IM)을 제거하여 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 절연층(I)을 형성한다.
이때, 필요에 따라, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부의 절연물질(IM) 외에도 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 절연물질(IM)이 잔존하여, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 형성된 제 1 절연층(I1) 외에도 가게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 제 2 절연층(I2)을 형성할 수 있으며 이의 설명은 후술하도록 한다.(도 10 참조)
이후, 절연층(I) 상부에 필드 플레이트(F)를 형성한다.
필드 플레이트(F)를 형성하는 방법은 종래의 증착 방법으로 형성하거나, 스퍼터링(sputtering) 또는 전기 도금(electroplating)으로 형성되는 2 이상의 층을 포함하도록 형성할 수 있다.
종래의 증착 방법으로 필드 플레이트(F)를 형성하는 방법은 다음과 같다.
먼저, 도 7에 도시된 바와 같이, 절연층(I)이 감광성이 있는 절연층(I)인 경우 절연층(I)의 모서리 부분을 포토 리소그레피(poto lithography) 공정으로 곡면 형태로 형성되도록 하고, 절연층(I)이 감광성이 없는 절연층(I)인 경우 식각 공정으로 모서리 부분이 곡면 형태로 형성되도록 한다.
다음으로, 도 8에 도시된 바와 같이, 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 마스크(M)를 형성한다.
이때, 마스크(M)는 negative 포토레지지스트 또는 리프트 오프 레지스트(lift off resist) 및 positive 포토레지스트로 형성될 수 있다.
다음으로, 전면에 금속을 증착한다.
다음으로, 도 9에 도시된 바와 같이, 마스크(M) 및 마스크(M) 상면에 증착된 금속을 제거하여 필드 플레이트(F)를 형성한다.
스퍼터링을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하도록 필드 플레이트를 형성하는 방법은 다음과 같다.
먼저, 도 10에 도시된 바와 같이, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 형성된 제 1 절연층(I1) 외에도 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 제 2 절연층(I2)을 형성할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 전면에 부착력이 좋은 금속인 Ti, TiW, TiN 및 Cr 중 하나를 10 ~ 2000 Å 두께로 적층하여 부착층(F1)을 형성한다.
다음으로, 제 2 절연층(I2) 상부에 포토레지스트로 제 1 마스크(M1)를 형성한다.
다음으로, 전면에 전도성이 좋은 금속인 Au, Cu 및 Al 중 하나를 1000 ~ 30000 Å 두께로 적층하여 전도층(F2)을 형성한다.
이때, 부착층(F1)과 전도층(F2) 사이에 전도층(F2)의 확산을 방지하기 위하여 Pt, Pd 및 Ni 중 하나를 10 ~ 1000 Å 두께로 적층하여 확산 방지층을 추가로 형성할 수 있다.
다음으로, 도 12에 도시된 바와 같이, 제 1 마스크(M1)를 제거한다.
다음으로, 전면에 포토레지스트로 제 2 마스크(M2)를 형성하되, 제 2 마스크(M2)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 부착층(F1) 상부에 개구가 구비된다.
다음으로, 도 13에 도시된 바와 같이, 제 2 마스크(M2)의 개구를 통하여 부착층(F1)을 식각한 후 제 2 마스크(M2)를 제거하여 필드 플레이트(F)를 형성한다.
즉, 제 2 마스크(M2)의 개구는 제 1 마스크(M1)가 제거된 부분에 형성된다.
이때, 제 1 마스크(M1)에 의해 전도층(F2)이 형성되지 않은 부분에 제 2 마스크(M2)의 개구가 구비되므로 개구를 통해 부착층(F1)이 외부로 노출된다.
이때, 부착층(F1)과 전도층(F2) 사이에 확산 방지층이 형성된 경우 확산 방지층도 함께 식각할 수 있다.
또한, 식각은 RIE, ICP, ion-beam etching 또는 wet etching 등의 방법을 이용할 수 있다.
또한, 필드 플레이트(F)를 형성할 때 소스 전극 패드(SP) 및 드레인 전극 패드(DP)가 함께 형성될 수 있다.
전기 도금(electroplating)을 이용하여 형성되는 2 이상의 층을 포함하도록 필드 플레이트를 형성하는 방법은 다음과 같다.
먼저, 도 10에 도시된 바와 같이, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 형성된 제 1 절연층(I1) 외에도 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 제 2 절연층(I2)을 형성할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 전면에 Ti/Au, TiW/Au, TiN/Au 및 Cr/Au 중 하나를 수십 Å에서 수 ㎛ 두께로 적층하여 시드층(F1)을 형성한다.
다음으로, 제 2 절연층(I2) 상부에 포토레지스트로 제 1 마스크(M1)를 형성한다.
다음으로, 전기 도금으로 시드층(F1) 표면에 Au, Cu, Ni 및 Al 중 하나를 성장시켜 도금층(F2)을 형성한다.
다음으로, 도 12에 도시된 바와 같이, 제 1 마스크(M1)를 제거하고, 다시 전면에 포토레지스트로 제 2 마스크(M2)를 형성하되, 제 2 마스크(M2)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 시드층(F1) 상부에 개구를 구비한다.
즉, 제 2 마스크(M2)의 개구는 제 1 마스크(M1)가 제거된 부분에 형성된다.
이때, 제 1 마스크(M1)에 의해 도금층(F2)이 형성되지 않은 부분에 제 2 마스크(M)의 개구가 구비되므로 개구를 통해 시드층(F1)이 외부로 노출된다.
다음으로, 도 13에 도시된 바와 같이, 제 2 마스크(M2)의 개구를 통하여 시드층(F1)을 식각한 후 마스크(M)를 제거하여 필드 플레이트(F)를 형성한다.
이와 같이, 필드 플레이트(F)의 단차진 형상이 절연층(I)에 의해 완화되므로 크랙이 발생하는 것을 방지하는 이점이 있다.
[부호의 설명]
W : 기판 E : 에피층
S : 소스 전극 G : 게이트 전극
D : 드레인 전극 P : 패시베이션층
F : 필드 플레이트 I : 절연층
SP : 소스 전극 패드 DP : 드레인 전극 패드

Claims (13)

  1. 기판;
    상기 기판의 상부에 적층되는 에피층;
    상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층;
    상기 패시베이션층 상부에 2 이상의 층으로 적층되되, 적어도 상기 게이트 전극의 상부를 덮도록 상기 패시베이션층 상부에 형성되는 필드 플레이트; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터.
  2. 청구항 1에 있어서,
    상기 필드 플레이트는,
    Ti, TiW, TiN 및 Cr 중 하나로 구성된 부착층; 및
    상기 부착층 상부에 형성되고 Au, Cu 및 Al 중 하나로 구성된 전도층; 을 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터.
  3. 청구항 2에 있어서,
    상기 필드 플레이트는,
    상기 부착층 및 상기 전도층 사이에는 상기 전도층의 확산을 방지하기 위한 확산방지층; 을 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터.
  4. 청구항 1에 있어서,
    상기 필드 플레이트는,
    전기 도금을 위한 베이스인 시드층; 및
    상기 시드층 상부에 전기 도금으로 형성되는 도금층; 을 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터.
  5. 청구항 1에 있어서,
    상기 패시베이션층 및 상기 필드 플레이트 사이에 형성되는 절연층; 을 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터.
  6. 청구항 5에 있어서,
    상기 절연층은,
    모서리 부분이 곡면 형태로 형성되는 것을 특징으로 하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터.
  7. 기판;
    상기 기판의 상부에 적층되는 에피층;
    상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
    a) 전면에 부착층을 형성하는 단계;
    b) 상기 부착층 상부에 전도층을 형성하는 단계;
    c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 전도층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및
    d) 상기 개구를 통하여 상기 전도층과 상기 부착층을 식각한 후 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
  8. 청구항 7에 있어서,
    상기 b단계와 c단계 사이에는,
    상기 부착층 및 상기 전도층 사이에 상기 전도층의 확산을 방지하기 위한 확산 방지층을 형성하는 단계; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
  9. 기판;
    상기 기판의 상부에 적층되는 에피층;
    상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
    a) 전면에 시드층을 형성하는 단계;
    b) 상기 시드층 상부에 도금층을 형성하는 단계;
    c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 도금층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및
    d) 상기 개구를 통하여 상기 도금층과 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
  10. 기판;
    상기 기판의 상부에 적층되는 에피층;
    상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
    a) 전면에 절연물질을 도포하는 단계;
    b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 상부를 덮도록 상기 패시베이션층 상부에 절연층을 형성하는 단계;
    c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 패시베이션층 상부에 마스크를 형성하는 단계; 및
    d) 전면에 금속을 증착한 후, 상기 마스크 상에 증착된 금속과 상기 마스크를 제거하여 개구된 필드 플레이트를 형성하는 단계; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
  11. 청구항 10에 있어서,
    상기 b단계와 c단계 사이에는,
    상기 절연층의 표면을 CMP하여 평탄화하는 단계; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
  12. 청구항 10에 있어서,
    상기 c단계와 d단계 사이에는,
    상기 절연층의 모서리 부분을 곡면 형태로 형성하는 단계; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
  13. 기판;
    상기 기판의 상부에 적층되는 에피층;
    상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
    a) 전면에 절연물질을 도포하는 단계;
    b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 주변을 덮는 상기 패시베이션층 상부에 제 1 절연층과, 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 패시베이션층 상부에 제 2 절연층을 형성하는 단계;
    c) 전면에 시드층을 형성하는 단계;
    d) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 시드층 상부에 제 1 마스크를 형성하는 단계; 및
    e) 상기 시드층 상부에 도금층을 형성하는 단계;
    f) 상기 제 1 마스크를 제거하고, 상기 제 1 마스크가 제거된 부분이 개구된 제 2 마스크를 형성하는 단계; 및
    g) 상기 개구를 통하여 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함하는,
    크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
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