KR20190090231A - 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것이다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 상기 패시베이션층 상부에 2 이상의 층으로 적층되되, 적어도 상기 게이트 전극의 상부를 덮도록 상기 패시베이션층 상부에 형성되는 필드 플레이트; 를 포함한다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 상기 패시베이션층 상부에 2 이상의 층으로 적층되되, 적어도 상기 게이트 전극의 상부를 덮도록 상기 패시베이션층 상부에 형성되는 필드 플레이트; 를 포함한다.
Description
본 발명은 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것으로, 보다 상세하게는 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법에 관한 것이다.
일반적으로 GaN, AlGaN, InGaN 등과 같은 질화물계 반도체 재료는 넓은 에너지 밴드 갭과 하이 피크 포화 전자 속도 값을 가지는 것으로, 고전자이동도 트랜지스터와 같이 고전력 고주파 무선통신 응용 분야에 사용되고 있다.
고전자이동도 트랜지스터가 고전력에서 동작하기 위해서는 항복전압을 상승시킬 필요가 있으며, 이를 위하여 필드 플레이트(field plate)의 적용이 제안되었다.
이러한, 종래의 필드 플레이트(F) 제조 방법은 다음과 같다.
먼저, 도 1에 도시된 바와 같이, 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 포토레지스트(photoresist)로 마스크(M)를 형성하고, 전면에 금속을 증착한다.
다음으로, 도 2에 도시된 바와 같이, 마스크(M) 및 마스크(M) 상부에 증착된 금속을 제거하여 적어도 게이트 전극(G)의 상부를 덮도록 패시베이션층(P) 상부에 필드 플레이트(F)를 형성한다.
이때, 패시베이션층(P)은 돌출된 게이트 전극(G)에 의해 단차진 형상으로 형성되고, 필드 플레이트(F)는 패시베이션층(P)의 단차진 형상에 의해 단차진 형상으로 형성된다.
이러한 필드 플레이트(F)의 단차진 형상에는 크랙(crack)이 발생한다.
이와 같이, 필드 플레이트(F)에 크랙이 발생하면 고전자이동도 트랜지스터의 특성이 변화되며, 신뢰성 및 내구성이 저하되는 문제점이 있었다.
전술한 문제점을 해결하고자 하는 것이 본 발명의 과제이다.
본 발명은 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 이의 제조방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른, 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터는, 기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 상기 패시베이션층 상부에 2 이상의 층으로 적층되되, 적어도 상기 게이트 전극의 상부를 덮도록 상기 패시베이션층 상부에 형성되는 필드 플레이트; 를 포함한다.
상기 필드 플레이트는, Ti, TiW, TiN 및 Cr 중 하나로 구성된 부착층; 및 상기 부착층 상부에 형성되고 Au, Cu 및 Al 중 하나로 구성된 전도층; 을 포함한다.
상기 필드 플레이트는, 상기 부착층 및 상기 전도층 사이에는 상기 전도층의 확산을 방지하기 위한 확산방지층; 을 포함한다.
상기 필드 플레이트는, 전기 도금을 위한 베이스인 시드층; 및 상기 시드층 상부에 전기 도금으로 형성되는 도금층; 을 포함한다.
상기 패시베이션층 및 상기 필드 플레이트 사이에 형성되는 절연층; 을 포함한다.
상기 절연층은, 모서리 부분이 곡면 형태로 형성되는 것을 특징으로 한다.
이러한 목적을 달성하기 위한 본 발명에 따른, 크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조방법은, 기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 부착층을 형성하는 단계; b) 상기 부착층 상부에 전도층을 형성하는 단계; c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 전도층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및 d) 상기 개구를 통하여 상기 전도층과 상기 부착층을 식각한 후 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함한다.
상기 b단계와 c단계 사이에는, 상기 부착층 및 상기 전도층 사이에 상기 전도층의 확산을 방지하기 위한 확산 방지층을 형성하는 단계; 를 포함한다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 시드층을 형성하는 단계; b) 상기 시드층 상부에 도금층을 형성하는 단계; c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 도금층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및 d) 상기 개구를 통하여 상기 도금층과 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함한다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 절연물질을 도포하는 단계; b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 상부를 덮도록 상기 패시베이션층 상부에 절연층을 형성하는 단계; c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 패시베이션층 상부에 마스크를 형성하는 단계; 및 d) 전면에 금속을 증착한 후, 상기 마스크 상에 증착된 금속과 상기 마스크를 제거하여 개구된 필드 플레이트를 형성하는 단계; 를 포함한다.
상기 b단계와 c단계 사이에는, 상기 절연층의 표면을 CMP하여 평탄화하는 단계; 를 포함한다.
상기 c단계와 d단계 사이에는, 상기 절연층의 모서리 부분을 곡면 형태로 형성하는 단계; 를 포함한다.
기판; 상기 기판의 상부에 적층되는 에피층; 상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극; 상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서, a) 전면에 절연물질을 도포하는 단계; b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 주변을 덮는 상기 패시베이션층 상부에 제 1 절연층과, 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 패시베이션층 상부에 제 2 절연층을 형성하는 단계; c) 전면에 시드층을 형성하는 단계; d) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 시드층 상부에 제 1 마스크를 형성하는 단계; 및 e) 상기 시드층 상부에 도금층을 형성하는 단계; f) 상기 제 1 마스크를 제거하고, 상기 제 1 마스크가 제거된 부분이 개구된 제 2 마스크를 형성하는 단계; 및 g) 상기 개구를 통하여 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함한다.
종래의 필드 플레이트 제조 방법과 같이, 마스크의 두께에 의해 증착되는 금속의 두께가 제한되지 않으므로 필드 플레이트의 두께를 두껍게 형성할 수 있어 크랙이 발생하는 것을 방지하는 이점이 있다.
필드 플레이트의 단차진 형상이 절연층에 의해 완화되므로 크랙이 발생하는 것을 방지하는 이점이 있다.
도 1 및 도 2는 종래의 필드 플레이트 제조 방법에 따른 단면 구성도이다.
도 3 및 도 4는 본 발명의 제1 실시예에 따른 단면 구성도이다.
도 5 내지 도 13은 본 발명의 제2 실시예에 따른 단면 구성도이다.
도 3 및 도 4는 본 발명의 제1 실시예에 따른 단면 구성도이다.
도 5 내지 도 13은 본 발명의 제2 실시예에 따른 단면 구성도이다.
도 4에 도시된 바와 같이, 고전자이동도 트랜지스터는, 기판(W)과 기판(W)의 상부에 적층되는 에피층(E)과 에피층(E)에 전기적으로 연결되는 소스 전극(S), 게이트 전극(G) 및 드레인 전극(D)과 소스 전극(S) 및 드레인 전극(D)의 상부는 노출시키되 게이트 전극(G)의 상부를 덮는 패시베이션층(P)과 적어도 게이트 전극(G)의 상부를 덮도록 패시베이션층(P) 상부에 형성되는 필드 플레이트(F)를 포함한다.
기판(W)은 사파이어(Al2O3), 질화 갈륨(GaN), 실리콘(Si) 또는 실리콘 카바이드(SiC) 등으로 구성될 수 있다.
에피층(E)은 III족 원소와 V족 원소가 화합물을 이루고 있는 질화물계 반도체 재료로 구성되는 다수의 층이 적층되어 2차원 전자 가스(2DEG)가 발생한다.
예를 들어, 에피층(E)은 알루미늄나이트라이드(AlN)로 구성되는 핵형성층, 갈륨나이트라이드(GaN)로 구성되는 버퍼층 및 알루미늄갈륨나이트라이드(AlGaN)로 구성되는 배리어층이 순차적으로 적층되어 형성될 수 있다.
게이트 전극(G)은 소스 전극(S)과 드레인 전극(D) 사이에 위치한다.
필드 플레이트(F)는 소스 전극(S)에 전기적으로 연결된다.
이러한 고전자이동도 트랜지스터가 크랙이 없는 고신뢰성 필드 플레이트를 포함하기 위한 제 1 실시예로, 필드 플레이트(F)는 스퍼터링(sputtering) 또는 전기 도금(electroplating)으로 형성되는 2 이상의 층(F1, F2)을 포함할 수 있다.
스퍼터링을 이용하여 형성되는 둘 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)의 제조 방법은 다음과 같다.
먼저, 도 3에 도시된 바와 같이, 전면에 부착력이 좋은 금속인 Ti, TiW, TiN 및 Cr 중 하나를 10 ~ 2000 Å 두께로 적층하여 부착층(F1)을 형성한다.
다음으로, 전면에 전도성이 좋은 금속인 Au, Cu 및 Al 중 하나를 1000 ~ 30000 Å 두께로 적층하여 전도층(F2)을 형성한다.
이때, 부착층(F1)과 전도층(F2) 사이에는 전도층(F2)의 확산을 방지하기 위하여 Pt, Pd 및 Ni 중 하나를 10 ~ 1000 Å 두께로 적층하여 확산 방지층을 추가로 형성할 수 있다.
다음으로, 전면에 포토레지스트로 마스크(M)를 형성하되, 마스크(M)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 전도층(F2) 상부에 개구를 구비한다.
다음으로, 도 4에 도시된 바와 같이, 마스크(M)의 개구를 통하여 전도층(F2)과 부착층(F1)을 식각한 후 마스크(M)를 제거하여 필드 플레이트(F)를 형성한다.
이때, 부착층(F1)과 전도층(F2) 사이에 확산 방지층이 형성된 경우 확산 방지층도 함께 식각할 수 있다.
또한, 식각은 RIE, ICP, ion-beam etching 또는 wet etching 등의 방법을 이용하여 수행할 수 있다.
또한, 필드 플레이트(F)를 형성할 때 소스 전극 패드(SP) 및 드레인 전극 패드(DP)가 함께 형성될 수 있다.
따라서, 스퍼터링을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)는, 부착력이 좋은 금속인 Ti, TiW, TiN 및 Cr 중 하나로 구성된 부착층(F1) 및 부착층 상부에 형성되고 전도성이 좋은 금속인 Au, Cu 및 Al 중 하나로 구성된 전도층(F2)을 포함한다.
또한, 부착층(F1)과 전도층(F2) 사이에는 전도층(F2)의 확산을 방지하기 위하여 확산 방지층을 더 포함할 수 있다.
전기 도금을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)의 제조 방법은 다음과 같다.
먼저, 도 3에 도시된 바와 같이, 전면에 Ti/Au, TiW/Au, TiN/Au 및 Cr/Au 중 하나를 수십 Å에서 수 ㎛ 두께로 증착하여 시드층(F1)을 형성한다.
다음으로, 전기 도금으로 시드층 표면에 Au, Cu, Ni 및 Al 중 하나를 성장시켜 도금층(F2)을 형성한다.
다음으로, 전면에 마스크(M)를 형성하되, 마스크(M)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 도금층(F2) 상부에 개구를 구비한다.
이때, 마스크(M)는 포토레지스트로 형성되거나, 도금층(F)의 두께가 두꺼울 경우 메탈로 형성될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 마스크(M)의 개구를 통하여 도금층(F2)과 시드층(F1)을 식각한 후 마스크(M)를 제거하여 필드 플레이트(F)를 형성한다.
이때, 식각은 RIE, ICP, ion-beam etching 또는 wet etching 등의 방법을 이용하여 수행할 수 있다.
또한, 필드 플레이트(F)를 형성할때 소스 전극 패드(SP) 및 드레인 전극 패드(DP)가 함께 형성될 수 있다.
따라서, 전기 도금을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)는, 전기 도금을 위한 베이스인 시드층(F1) 및 시드층(F1) 상부에 전기 도금으로 형성되는 도금층(F2)을 포함한다.
이와 같이, 2 이상의 층(F1, F2)을 포함하는 필드 플레이트(F)는, 마스크(M)를 통해 필요한 부분에 금속을 증착하는 종래의 방법을 대신하여 전면에 2 이상의 층(F1, F2)을 형성하고 마스크(M)을 통해 불필요한 부분의 금속을 식각하여 제조된다.
따라서, 종래의 필드 플레이트(F) 제조 방법과 같이, 마스크(M)의 두께에 의해 증착되는 금속의 두께가 제한되지 않으므로 필드 플레이트(F)의 두께를 두껍게 형성할 수 있어 크랙이 발생하는 것을 방지하는 이점이 있다.
이러한 고전자이동도 트랜지스터가 크랙이 없는 고신뢰성 필드 플레이트를 포함하기 위한 제 2 실시예로서, 패시베이션층(P) 및 필드 플레이트(F) 사이에 형성되는 절연층(I)을 포함할 수 있다.
절연층(I)을 포함하는 필드 플레이트(F)의 제조 방법은 다음과 같다.
먼저, 도 5에 도시된 바와 같이, 전면에 BCB, Polyimide 또는 SOG 등의 절연물질(IM)을 도포한다.
다음으로, 절연물질(IM)의 표면을 CMP(chemical mechanical polishing)하여 평탄화한다.
다음으로, 도 6에 도시된 바와 같이, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부의 절연물질(IM)을 제외한 그외의 절연물질(IM)을 제거하여 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 절연층(I)을 형성한다.
이때, 필요에 따라, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부의 절연물질(IM) 외에도 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 절연물질(IM)이 잔존하여, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 형성된 제 1 절연층(I1) 외에도 가게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 제 2 절연층(I2)을 형성할 수 있으며 이의 설명은 후술하도록 한다.(도 10 참조)
이후, 절연층(I) 상부에 필드 플레이트(F)를 형성한다.
필드 플레이트(F)를 형성하는 방법은 종래의 증착 방법으로 형성하거나, 스퍼터링(sputtering) 또는 전기 도금(electroplating)으로 형성되는 2 이상의 층을 포함하도록 형성할 수 있다.
종래의 증착 방법으로 필드 플레이트(F)를 형성하는 방법은 다음과 같다.
먼저, 도 7에 도시된 바와 같이, 절연층(I)이 감광성이 있는 절연층(I)인 경우 절연층(I)의 모서리 부분을 포토 리소그레피(poto lithography) 공정으로 곡면 형태로 형성되도록 하고, 절연층(I)이 감광성이 없는 절연층(I)인 경우 식각 공정으로 모서리 부분이 곡면 형태로 형성되도록 한다.
다음으로, 도 8에 도시된 바와 같이, 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 마스크(M)를 형성한다.
이때, 마스크(M)는 negative 포토레지지스트 또는 리프트 오프 레지스트(lift off resist) 및 positive 포토레지스트로 형성될 수 있다.
다음으로, 전면에 금속을 증착한다.
다음으로, 도 9에 도시된 바와 같이, 마스크(M) 및 마스크(M) 상면에 증착된 금속을 제거하여 필드 플레이트(F)를 형성한다.
스퍼터링을 이용하여 형성되는 2 이상의 층(F1, F2)을 포함하도록 필드 플레이트를 형성하는 방법은 다음과 같다.
먼저, 도 10에 도시된 바와 같이, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 형성된 제 1 절연층(I1) 외에도 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 제 2 절연층(I2)을 형성할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 전면에 부착력이 좋은 금속인 Ti, TiW, TiN 및 Cr 중 하나를 10 ~ 2000 Å 두께로 적층하여 부착층(F1)을 형성한다.
다음으로, 제 2 절연층(I2) 상부에 포토레지스트로 제 1 마스크(M1)를 형성한다.
다음으로, 전면에 전도성이 좋은 금속인 Au, Cu 및 Al 중 하나를 1000 ~ 30000 Å 두께로 적층하여 전도층(F2)을 형성한다.
이때, 부착층(F1)과 전도층(F2) 사이에 전도층(F2)의 확산을 방지하기 위하여 Pt, Pd 및 Ni 중 하나를 10 ~ 1000 Å 두께로 적층하여 확산 방지층을 추가로 형성할 수 있다.
다음으로, 도 12에 도시된 바와 같이, 제 1 마스크(M1)를 제거한다.
다음으로, 전면에 포토레지스트로 제 2 마스크(M2)를 형성하되, 제 2 마스크(M2)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 부착층(F1) 상부에 개구가 구비된다.
다음으로, 도 13에 도시된 바와 같이, 제 2 마스크(M2)의 개구를 통하여 부착층(F1)을 식각한 후 제 2 마스크(M2)를 제거하여 필드 플레이트(F)를 형성한다.
즉, 제 2 마스크(M2)의 개구는 제 1 마스크(M1)가 제거된 부분에 형성된다.
이때, 제 1 마스크(M1)에 의해 전도층(F2)이 형성되지 않은 부분에 제 2 마스크(M2)의 개구가 구비되므로 개구를 통해 부착층(F1)이 외부로 노출된다.
이때, 부착층(F1)과 전도층(F2) 사이에 확산 방지층이 형성된 경우 확산 방지층도 함께 식각할 수 있다.
또한, 식각은 RIE, ICP, ion-beam etching 또는 wet etching 등의 방법을 이용할 수 있다.
또한, 필드 플레이트(F)를 형성할 때 소스 전극 패드(SP) 및 드레인 전극 패드(DP)가 함께 형성될 수 있다.
전기 도금(electroplating)을 이용하여 형성되는 2 이상의 층을 포함하도록 필드 플레이트를 형성하는 방법은 다음과 같다.
먼저, 도 10에 도시된 바와 같이, 적어도 게이트 전극(G) 상부를 덮도록 패시베이션층(P) 상부에 형성된 제 1 절연층(I1) 외에도 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 패시베이션층(P) 상부에 제 2 절연층(I2)을 형성할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 전면에 Ti/Au, TiW/Au, TiN/Au 및 Cr/Au 중 하나를 수십 Å에서 수 ㎛ 두께로 적층하여 시드층(F1)을 형성한다.
다음으로, 제 2 절연층(I2) 상부에 포토레지스트로 제 1 마스크(M1)를 형성한다.
다음으로, 전기 도금으로 시드층(F1) 표면에 Au, Cu, Ni 및 Al 중 하나를 성장시켜 도금층(F2)을 형성한다.
다음으로, 도 12에 도시된 바와 같이, 제 1 마스크(M1)를 제거하고, 다시 전면에 포토레지스트로 제 2 마스크(M2)를 형성하되, 제 2 마스크(M2)는 게이트 전극(G)과 드레인 전극(D) 사이에 해당하는 시드층(F1) 상부에 개구를 구비한다.
즉, 제 2 마스크(M2)의 개구는 제 1 마스크(M1)가 제거된 부분에 형성된다.
이때, 제 1 마스크(M1)에 의해 도금층(F2)이 형성되지 않은 부분에 제 2 마스크(M)의 개구가 구비되므로 개구를 통해 시드층(F1)이 외부로 노출된다.
다음으로, 도 13에 도시된 바와 같이, 제 2 마스크(M2)의 개구를 통하여 시드층(F1)을 식각한 후 마스크(M)를 제거하여 필드 플레이트(F)를 형성한다.
이와 같이, 필드 플레이트(F)의 단차진 형상이 절연층(I)에 의해 완화되므로 크랙이 발생하는 것을 방지하는 이점이 있다.
W : 기판
E : 에피층
S : 소스 전극 G : 게이트 전극
D : 드레인 전극 P : 패시베이션층
F : 필드 플레이트 I : 절연층
SP : 소스 전극 패드 DP : 드레인 전극 패드
M : 마스크
S : 소스 전극 G : 게이트 전극
D : 드레인 전극 P : 패시베이션층
F : 필드 플레이트 I : 절연층
SP : 소스 전극 패드 DP : 드레인 전극 패드
M : 마스크
Claims (13)
- 기판;
상기 기판의 상부에 적층되는 에피층;
상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층;
상기 패시베이션층 상부에 2 이상의 층으로 적층되되, 적어도 상기 게이트 전극의 상부를 덮도록 상기 패시베이션층 상부에 형성되는 필드 플레이트; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터. - 청구항 1에 있어서,
상기 필드 플레이트는,
Ti, TiW, TiN 및 Cr 중 하나로 구성된 부착층; 및
상기 부착층 상부에 형성되고 Au, Cu 및 Al 중 하나로 구성된 전도층; 을 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터. - 청구항 2에 있어서,
상기 필드 플레이트는,
상기 부착층 및 상기 전도층 사이에는 상기 전도층의 확산을 방지하기 위한 확산방지층; 을 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터. - 청구항 1에 있어서,
상기 필드 플레이트는,
전기 도금을 위한 베이스인 시드층; 및
상기 시드층 상부에 전기 도금으로 형성되는 도금층; 을 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터. - 청구항 1에 있어서,
상기 패시베이션층 및 상기 필드 플레이트 사이에 형성되는 절연층; 을 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터. - 청구항 5에 있어서,
상기 절연층은,
모서리 부분이 곡면 형태로 형성되는 것을 특징으로 하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터. - 기판;
상기 기판의 상부에 적층되는 에피층;
상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
a) 전면에 부착층을 형성하는 단계;
b) 상기 부착층 상부에 전도층을 형성하는 단계;
c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 전도층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및
d) 상기 개구를 통하여 상기 전도층과 상기 부착층을 식각한 후 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법. - 청구항 7에 있어서,
상기 b단계와 c단계 사이에는,
상기 부착층 및 상기 전도층 사이에 상기 전도층의 확산을 방지하기 위한 확산 방지층을 형성하는 단계; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법. - 기판;
상기 기판의 상부에 적층되는 에피층;
상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
a) 전면에 시드층을 형성하는 단계;
b) 상기 시드층 상부에 도금층을 형성하는 단계;
c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 도금층 상부에 개구를 구비하는 마스크를 형성하는 단계; 및
d) 상기 개구를 통하여 상기 도금층과 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법. - 기판;
상기 기판의 상부에 적층되는 에피층;
상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
a) 전면에 절연물질을 도포하는 단계;
b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 상부를 덮도록 상기 패시베이션층 상부에 절연층을 형성하는 단계;
c) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 패시베이션층 상부에 마스크를 형성하는 단계; 및
d) 전면에 금속을 증착한 후, 상기 마스크 상에 증착된 금속과 상기 마스크를 제거하여 개구된 필드 플레이트를 형성하는 단계; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법. - 청구항 10에 있어서,
상기 b단계와 c단계 사이에는,
상기 절연층의 표면을 CMP하여 평탄화하는 단계; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법. - 청구항 10에 있어서,
상기 c단계와 d단계 사이에는,
상기 절연층의 모서리 부분을 곡면 형태로 형성하는 단계; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법. - 기판;
상기 기판의 상부에 적층되는 에피층;
상기 에피층에 전기적으로 연결되는 소스 전극, 게이트 전극 및 드레인 전극;
상기 소스 전극 및 상기 드레인 전극의 상부는 노출시키되 상기 게이트 전극의 상부를 덮는 패시베이션층; 을 포함하는 고전자이동도 트랜지스터의 필드 플레이트 제조 방법에 있어서,
a) 전면에 절연물질을 도포하는 단계;
b) 상기 절연물질 일부를 제거하여, 적어도 상기 게이트 전극 주변을 덮는 상기 패시베이션층 상부에 제 1 절연층과, 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 패시베이션층 상부에 제 2 절연층을 형성하는 단계;
c) 전면에 시드층을 형성하는 단계;
d) 상기 게이트 전극과 상기 드레인 전극 사이에 해당하는 상기 시드층 상부에 제 1 마스크를 형성하는 단계; 및
e) 상기 시드층 상부에 도금층을 형성하는 단계;
f) 상기 제 1 마스크를 제거하고, 상기 제 1 마스크가 제거된 부분이 개구된 제 2 마스크를 형성하는 단계; 및
g) 상기 개구를 통하여 상기 시드층을 식각하고 상기 마스크를 제거하여 필드 플레이트를 형성하는 단계; 를 포함하는,
크랙이 없는 고신뢰성 필드 플레이트를 포함하는 고전자이동도 트랜지스터의 제조 방법.
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| KR101170730B1 (ko) | 2005-04-01 | 2012-08-03 | 레이티언 캄파니 | 향상된 필드 플레이트를 갖는 반도체 장치 |
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