KR20150080992A - 전력 반도체 소자 - Google Patents
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Abstract
실시 예의 전력 반도체 소자는 기판과, 기판 위에 배치된 에피층과, 에피층 위에 배치된 패시베이션층과, 패시베이션층을 관통하여 배치된 적어도 하나의 콘택과, 적어도 하나의 콘택과 패시베이션층 위에 배치된 제1 층간 절연막과, 적어도 하나의 콘택과 제1 층간 절연막 사이에 배치된 절연막 및 제1 층간 절연막과 절연막을 관통하여 적어도 하나의 콘택과 접촉하는 적어도 하나의 콘택 패드를 포함한다.
Description
실시 예는 전력 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 갖는 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복 전압(breakdown voltage), 낮은 진성 캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합하다.
전력 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
이하, 기존의 전력 반도체 소자의 구성을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 1은 기존의 전력 반도체 소자의 단면도를 나타내고, 도 2는 도 1에 도시된 'A' 부분을 확대한 부분 단면도를 나타낸다.
도 1에 도시된 기존의 전력 반도체 소자는, 기판(10), 소자 분리막(20), GaN층(32), AlGaN층(34), SiN층(40), 제1 및 제2 층간 절연막(50, 60), Al2O3층(70), 게이트 전극(G), 소스 콘택(S), 드레인 콘택(D), 소스 패드(SP) 및 드레인 패드(DP)로 구성된다.
도 1 및 도 2에 도시된 전력 반도체 소자를 구현하는 GaN은 높은 내성 전압을 갖는 반면, 제작 공정에 따라 내성 전압이 하락할 수 있다. 예를 들어, 제2 층간 절연막(60)의 스텝 커버리지(step coverage)로 인해 소자가 파괴될 수도 있다.
도 3은 도 2에 도시된 'B' 부분의 실제 사진을 나타낸다.
도 2 및 도 3을 참조하면, 기존의 전력 반도체 소자의 경우 제2 층간 절연막(60)의 스텝 커버리지로 인해 핀 홀(pin hole)(80, 82)과 같은 구멍(hole)이 발생할 수 있어, 높은 항복 전압에서 파괴될 수 있다.
실시 예는 층간 절연막의 스텝 커버리지에 기인한 파괴를 방지할 수 있는 전력 반도체 소자를 제공한다.
일 실시예에 의한 전력 반도체 소자는, 기판; 상기 기판 위에 배치된 에피층; 상기 에피층 위에 배치된 패시베이션층; 상기 패시베이션층을 관통하여 배치된 적어도 하나의 콘택; 상기 적어도 하나의 콘택과 상기 패시베이션층 위에 배치된 제1 층간 절연막; 상기 적어도 하나의 콘택과 상기 제1 층간 절연막 사이에 배치된 절연막; 및 상기 제1 층간 절연막과 상기 절연막을 관통하여 상기 적어도 하나의 콘택과 접촉하는 적어도 하나의 콘택 패드를 포함할 수 있다.
또는 다른 실시 예에 의한 전력 반도체 소자는, 기판; 상기 기판 위에 배치된 에피층; 상기 에피층 위에 배치된 패시베이션층; 상기 패시베이션층을 관통하여 배치된 적어도 하나의 콘택; 상기 적어도 하나의 콘택과 상기 패시베이션층 위에 배치된 제1 층간 절연막; 상기 제1 층간 절연막 위에 배치된 절연막; 및 상기 절연막과 상기 제1 층간 절연막을 관통하여 상기 적어도 하나의 콘택과 접촉하는 적어도 하나의 콘택 패드를 포함할 수 있다.
상기 전력 반도체 소자는 상기 패시베이션층을 관통하여 배치된 게이트 전극; 및 상기 게이트 전극과 상기 패시베이션층 사이에 배치된 게이트 절연층을 더 포함할 수 있다.
상기 전력 반도체 소자는, 상기 패시베이션층과 상기 제1 층간 절연막 사이에 배치된 제2 층간 절연막을 더 포함하고, 상기 적어도 하나의 콘택은 상기 제2 층간 절연막과 상기 패시베이션층을 관통할 수 있다.
상기 절연막은 20 ㎚ 내지 50 ㎚의 두께를 가질 수 있다.
상기 절연막을 구성하는 물질의 원자간 밀도는 상기 제1 층간 절연막을 구성하는 물질의 원자간 밀도보다 높을 수 있다. 상기 제1 층간 절연막은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함하고, 상기 절연막은 AlN 또는 Al2O3 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 층간 절연막의 구성 물질은 서로 동일할 수도 있고, 서로 다를 수도 있다.
상기 에피층은 상기 기판 위에 배치된 제1 질화물 반도체층; 및 상기 제1 질화물 반도체층과 이종 접합하는 제2 질화물 반도체층을 포함할 수 있다.
상기 적어도 하나의 콘택 중 하나는 양극에 해당하고, 다른 하나는 음극에 해당할 수 있다. 또는, 상기 적어도 하나의 콘택 중 하나는 드레인에 해당하고, 다른 하나는 소스에 해당할 수 있다.
실시 예에 따른 전력 반도체 소자는 콘택과 층간 절연막 사이에 절연막을 삽입함으로써, 층간 절연막의 스텝 커버리지로 인한 핀 홀을 억제하여 높은 항복 전압을 견딜 수 있고, 습식 식각되는 콘택 패드의 안정성을 확보할 수 있다.
도 1은 기존의 전력 반도체 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 'A' 부분을 확대한 부분 단면도를 나타낸다.
도 3은 도 2에 도시된 'B' 부분의 실제 사진을 나타낸다.
도 4는 일 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 5는 도 4에 도시된 'C' 부분을 확대 도시한 부분 단면도이다.
도 6은 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 7은 도 6에 도시된 'D' 부분을 확대하여 도시한 부분 단면도를 나타낸다.
도 8a 내지 도 8h는 도 4 및 도 5에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 9는 도 8h에 도시된 'E' 부분이 포토 레지스트 패턴에 의해 습식 식각되는 과정을 설명하기 위한 도면이다.
도 10은 도 1에 도시된 기존의 전력 반도체 소자와 도 4에 도시된 실시 예의 전력 반도체 소자의 특성을 비교하기 위한 그래프이다.
도 2는 도 1에 도시된 'A' 부분을 확대한 부분 단면도를 나타낸다.
도 3은 도 2에 도시된 'B' 부분의 실제 사진을 나타낸다.
도 4는 일 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 5는 도 4에 도시된 'C' 부분을 확대 도시한 부분 단면도이다.
도 6은 다른 실시 예에 의한 전력 반도체 소자의 단면도를 나타낸다.
도 7은 도 6에 도시된 'D' 부분을 확대하여 도시한 부분 단면도를 나타낸다.
도 8a 내지 도 8h는 도 4 및 도 5에 예시된 전력 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 9는 도 8h에 도시된 'E' 부분이 포토 레지스트 패턴에 의해 습식 식각되는 과정을 설명하기 위한 도면이다.
도 10은 도 1에 도시된 기존의 전력 반도체 소자와 도 4에 도시된 실시 예의 전력 반도체 소자의 특성을 비교하기 위한 그래프이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 4는 일 실시 예에 의한 전력 반도체 소자(100A)의 단면도를 나타내고, 도 5는 도 4에 도시된 'C' 부분을 확대 도시한 부분 단면도이다.
도 4 및 도 5를 참조하면, 전력 반도체 소자(100A)는 기판(110), 소자 분리층(120), 에피(epi)층(130), 패시베이션(passivation)층(140), 제1 층간 절연막(160), 적어도 하나의 콘택(C1, C2), 적어도 하나의 콘택 패드(CP1, CP2) 및 절연막(180)을 포함한다.
기판(110) 위에 에피층(130)이 배치된다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.
에피층(130)은 제1 및 제2 질화물 반도체층(132, 134)을 포함하지만, 실시 예는 이러한 에피층(130)의 구조에 국한되지 않는다.
제1 질화물 반도체층(132)은 기판(110) 위에 배치되며, 언도프된(undoped) 반도체층일 수 있다. 제2 질화물 반도체층(134)은 제1 질화물 반도체층(132) 위에 배치되며, 제1 질화물 반도체층(132)과 이종 접합(heterojuction)하는 물질을 포함할 수 있다.
격자 정수 차를 갖는 제1 및 제2 질화물 반도체층(132, 134)이 이종 접합 계면(HJ)을 형성할 경우, 자발 분극(spontaneous polarization charge)과 피에조 분극(piezoelectric polarization charge) 같은 양의 분극(positive polarization charge)이 야기되어, 채널층에 해당하는 2차원 전자 가스(2-DEG:Two Dimensional Electron Gas)층이 이종 접합 계면(HJ) 아래의 제1 질화물 반도체층(132)의 상부에 형성될 수 있다.
제2 질화물 반도체층(134)은 이종 접합 계면(HJ) 아래의 제1 질화물 반도체층(132)의 상부에 채널층의 형성에 도움을 주기 위해 배치되는 층으로서, 밴드 갭 에너지를 휘게 하는 역할을 한다. 제2 질화물 반도체층(134)의 두께는 20 ㎚ 이하일 수 있지만, 실시 예는 이러한 제2 질화물 반도체층(134)의 두께에 국한되지 않는다.
제1 및 제2 질화물 반도체층(132, 134) 각각은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(132, 134) 각각은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 및 제2 질화물 반도체층(132, 134) 각각은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 어느 하나 이상으로 형성될 수 있다.
비록 도시되지는 않았지만, 기판(110)과 에피층(130) 사이에 버퍼층이 더 배치될 수도 있다. 버퍼층은 기판(110)과 에피층(130) 사이의 물질적 결함을 최소화시키는 역할을 하며, 예를 들어, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시 예는 이에 국한되지 않으며 버퍼층은 생략될 수도 있다.
한편, 전력 반도체 소자(100A)는 소자 분리층(120)에 의해 활성 영역(AA:Active Area)과 소자 분리 영역(IA:Isolation Area)으로 구분된다. 즉, 전력 반도체 소자(100A)는 소자 분리층(120)에 의해 인접하는 전력 반도체 소자와 전기적으로 분리된다. 이와 같이, 소자 분리 영역(IA)은 인접하는 전력 반도체 소자를 서로 전기적으로 분리시키는 영역이다. 소자 분리 영역(IA) 사이의 활성 영역(AA)에 전력 반도체 소자(100A)의 각 부가 배치된다.
소자 분리층(120)은 아르곤(Ar), 철(Fe) 또는 질소(N) 중 적어도 하나의 불순물 이온을 에피층(130)에 주입하여 형성될 수 있다. 또는, 소자 분리층(120)은 에피층(130)을 메사 식각하여 트렌치(trench)를 형성하고, 트렌치에 전기적인 절연성을 갖는 물질을 매립하여 형성될 수 있다. 실시 예는 소자 분리층(120)의 형태 및 제조 공정에 국한되지 않는다.
도 4 및 도 5의 경우 제2 질화물 반도체층(134)은 소자 분리층(120)에 의해 다른 인접한 제2 질화물 반도체층(134)과 전기적으로 분리된다.
패시베이션층(140)은 에피층(130) 위에 배치된다. 패시베이션층(140)은 일종의 식각 방지층으로서 게이트 전극(G)을 금속 에칭법에 의해 형성하는 과정에서 에피층(130)이 식각되는 것을 방지(또는, 보호)하는 역할을 할 수도 있다. 패시베이션층(140)은 GaN과 밴드갭이 일치하는 물질을 사용할 수도 있고, SiNx, Si3N4, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수도 있다. 특히 패시베이션층(140)은 저압(LP:Low Pressure) CVD(Chemical Vapor Deposition)에 의해 형성된 SiNx 등을 포함할 수도 있다.
적어도 하나의 콘택(C1, C2)은 패시베이션층(140)을 관통하여 에피층(130)의 상부까지 연장되어, 이종 접합 계면(HJ)과 전기적으로 접촉할 수 있다.
도 4 및 도 5에 도시된 전력 반도체 소자(100A)가 트랜지스터일 경우, 적어도 하나의 콘택(C1, C2) 중 하나(C1)는 소스 콘택에 해당하고, 다른 하나(C2)는 드레인 콘택에 해당할 수 있다. 이 경우, 전력 반도체 소자(100A)는 게이트 전극(G) 및 게이트 절연층(170)을 더 포함할 수 있다.
게이트 전극(G)은 패시베이션층(140)을 관통하면서 에피층(130) 위에 배치된다. 실시 예에 의하면, 게이트 전극(G)은 게이트 관통부 및 게이트 날개부를 포함할 수 있다. 게이트 관통부는 패시베이션층(140)을 제1 방향으로 관통할 수 있다. 게이트 날개부는 게이트 관통부로부터 제1 방향과 다른 제2 방향으로 연장되어 패시베이션층(140) 위에 배치될 수 있다. 여기서, 제1 방향은 x축 방향이고 제2 방향은 y축 방향으로서 서로 직각일 수 있지만 실시 예는 이에 국한되지 않는다.
게이트 전극(G)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(G)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(G)은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.
게이트 절연층(170)은 게이트 전극(G)과 에피층(130) 사이 및 게이트 전극(G)과 패시베이션층(140)의 사이에 배치될 수 있다. 구체적으로, 게이트 절연층(170)은 게이트 관통부의 저면과 에피층(130)의 상면 사이에 배치되고, 게이트 날개부의 저면과 패시베이션층(140)의 상부면 사이에 배치되고, 게이트 관통부의 측면과 패시베이션층(140) 사이에 배치될 수 있다.
게이트 절연층(170)은 Al2O3 같은 알루미늄 산화층, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등일 수 있으며, 예를 들면 100 Å 내지 300 Å의 두께를 가질 수 있으나, 실시 예는 이에 국한되지 않는다.
또는, 도 4 및 도 5에 도시된 전력 반도체 소자(100A)가 다이오드에 해당할 경우, 적어도 하나의 콘택(C1, C2) 중 하나(C1)는 다이오드의 음극에 해당하고, 다른 하나(C2)는 다이오드의 양극에 해당할 수 있다. 이 경우, 도 4 및 도 5에 도시된 게이트 전극(G) 및 게이트 절연층(170)은 생략될 수 있다.
적어도 하나의 콘택(C1, C2) 각각은 금속으로 형성될 수 있다. 콘택(C1, C2) 각각은 게이트 전극(G)과 동일한 물질을 포함할 수도 있고 다른 물질을 포함할 수도 있다. 콘택(C1, C2) 각각은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 콘택(C1, C2) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 적어도 하나의 콘택(C1, C2) 각각은 Ti/Al/Ti/TiN의 다층 구조를 가질 수 있다. 여기서, TiN은 캡핑층에 해당할 수 있다.
한편, 제1 층간 절연막(160)은 적어도 하나의 콘택(C1, C2)과 패시베이션층(140) 위에 배치된다. 이 경우, 적어도 하나의 콘택 패드(CP1, CP2)는 제1 층간 절연막(160)을 관통하여 적어도 하나의 콘택(C1, C2)과 각각 전기적으로 접촉한다.
적어도 하나의 콘택 패드(CP1, CP2) 각각은 금(Au), 알루미늄(Al) 또는 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시 예는 이러한 재질에 국한되지 않는다. 또한, 적어도 하나의 콘택 패드(CP1, CP2) 각각은 2 ㎛ 내지 6 ㎛ 예를 들어 4 ㎛의 비교적 두꺼운 두께를 가질 수 있다.
다른 실시 예에 의하면, 도 4 및 도 5에 예시된 바와 같이, 전력 반도체 소자(100A)가 게이트 전극(G)과 게이트 절연층(170)을 포함할 경우, 제2 층간 절연막(150)을 더 포함할 수 있다. 후술되는 바와 같이 제2 층간 절연막(150)은 적어도 하나의 콘택(C1, C2)을 형성하기 위해 금속층을 식각하는 공정으로부터 게이트(G)를 보호하는 역할을 한다.
제2 층간 절연막(150)은 패시베이션층(140)과 제1 층간 절연막(160) 사이에 배치된다. 즉, 전력 반도체 소자(100A)가 제2 층간 절연막(150)을 더 포함할 경우, 제1 층간 절연막(160)은 적어도 하나의 콘택(C1, C2)과 제2 층간 절연막(150) 위에 배치된다. 이때, 적어도 하나의 콘택(C1, C2)은 제2 층간 절연막(150)과 패시베이션층(140)과 제2 질화물 반도체층(134)을 관통하여 제1 질화물 반도체층(132)과 전기적으로 연결될 수 있다.
한편, 절연막(180)은 적어도 하나의 콘택(C1, C2)과 제1 층간 절연막(160) 사이에 배치된다. 도 4 및 도 5의 경우, 적어도 하나의 콘택(C1, C2)과 제1 층간 절연막(160) 사이 이외에, 제1 층간 절연막(160)과 제2 층간 절연막(150) 사이에도 절연막(180)이 배치되어 있으나, 다른 실시 예에 의하면 제1 및 제2 층간 절연막(160, 150) 사이에 배치된 절연막(180)은 생략될 수도 있다.
절연막(180)을 구성하는 물질의 원자간 밀도는 제1 층간 절연막(160)을 구성하는 물질의 원자간 밀도보다 높을 수 있다. 만일, 제1 층간 절연막(160)의 구성 물질로서 원자가 밀도가 높은 AlN이나 Al2O3일 경우, 콘택(C1, C2)의 형성이 어려울 수 있다.
따라서, 제1 층간 절연막(160)은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수 있고, 절연막(180)은 AlN 또는 Al2O3 중 적어도 하나를 포함할 수 있으나, 실시 예는 이러한 구성 물질에 국한되지 않는다.
이와 같이 실시 예에 의하면, 높은 원자간 밀도를 갖는 절연막(180)이 제1 층간 절연막(160)과 적어도 하나의 콘택(C1, C2) 사이에 배치됨으로 인해, 제1 층간 절연막(160)의 스텝 커버리지로 인해 도 1 내지 도 3에 도시된 바와 같은 핀 홀(80, 82)이 억제되어, 높은 항복 전압으로부터 전력 반도체 소자(100A)의 파괴가 방지될 수 있다.
또한, 제2 층간 절연막(150)은 제1 층간 절연막(160)과 동일하거나 다른 물질을 포함할 수 있다. 제2 층간 절연막(150)은 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수 있다.
또한, 절연막(180)의 제1 두께(t1)가 50 ㎚보다 클 경우 공정 시간이 증가하고 제조 비용이 증가하여 수율(throughput)이 저하될 수 있고, 20 ㎚보다 작을 경우 높은 항복 전압에서 절연막(180) 고유의 역할을 수행하지 못할 수도 있다. 예를 들어, 절연막(180)의 제1 두께(t1)는 20 ㎚ 내지 50 ㎚일 수 있지만, 실시 예는 이러한 제1 두께(t1)에 국한되지 않는다.
도 6은 다른 실시 예에 의한 전력 반도체 소자(100B)의 단면도를 나타내고, 도 7은 도 6에 도시된 'D' 부분을 확대하여 도시한 부분 단면도를 나타낸다.
도 4 및 도 5에 예시된 전력 반도체 소자(100A)의 경우 절연막(180)이 적어도 하나의 콘택(C1, C2)과 제1 층간 절연막(160) 사이에 배치된다. 반면에, 도 6에 예시된 전력 반도체 소자(100B)의 경우 절연막(180)은 제1 층간 절연막(160) 위에 배치된다. 이를 제외하면, 도 6 및 도 7에 도시된 전력 반도체 소자(100B)는 도 4 및 도 5에 도시된 전력 반도체 소자(100A)와 동일하므로, 동일한 참조부호를 사용하였으며 중복되는 설명을 생략한다. 도 6에서, 절연막(180)의 제2 두께(t2)는 제1 두께(t1)와 마찬가지로 20 ㎚ 내지 50 ㎚일 수 있지만, 실시 예는 이러한 제2 두께(t2)에 국한되지 않는다.
도 4 내지 도 7에 예시된 바와 같이 전력 반도체 소자(100A, 100B)가 구현될 경우, 제1 층간 절연막(160)의 스텝 커버리지로 인해 핀 홀(80, 82)이 억제되거나 핀 홀(80, 82)이 콘택(C1, C2)에 미치는 영향을 방지할 수 있다. 특히, 도 4 및 도 5에 예시된 바와 같이 전력 반도체 소자(100A)가 구현될 경우, 높은 항복 전압으로부터 전력 반도체 소자(100A)의 파괴가 방지될 수 있다.
이하, 도 4 및 도 5에 예시된 전력 반도체 소자(100A)의 제조 방법을 첨부된 도 8a 내지 도 8h를 참조하여 다음과 같이 설명한다. 그러나, 도 4 및 도 5에 예시된 전력 반도체 소자(100A)는 도 8a 내지 도 8h에 도시된 방법 이외에 다른 방법으로 제조될 수도 있다.
도 8a 내지 도 8h는 도 4 및 도 5에 예시된 전력 반도체 소자(100A)의 제조 방법을 설명하기 위한 공정 단면도이다.
도 8a를 참조하면, 기판(110) 위에 에피층(130)을 형성한다. 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, GaN 기판 또는 사파이어 기판으로 형성될 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.
여기서, 에피층(130)은 제1 및 제2 질화물 반도체층(132, 134)으로 구현될 수 있다. 이 경우, 기판(110) 위에 제1 질화물 반도체층(132)을 형성하고, 제1 질화물 반도체층(132) 위에 제2 질화물 반도체층(134)을 형성한다.
제1 질화물 반도체층(132)은 언 도프된 반도체층으로 형성될 수 있다. 제1 및 제2 질화물 반도체층(132, 134) 각각은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, 제1 및 제2 질화물 반도체층(132, 134) 각각은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 및 제2 질화물 반도체층(132, 134) 각각은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 어느 하나 이상으로 형성될 수 있다.
이후, 에피층(130)에서 제2 질화물 반도체층(134)을 관통하여 제1 질화물 반도체층(132)의 상부면까지 소자 분리층(120)을 형성한다.
예를 들어, 소자 분리층(120)은 소자 분리 영역(IA)에 불순물 이온을 주입하여 형성될 수도 있고, 소자 분리 영역(IA)을 메사 식각하여 트렌치를 형성한 후 트렌치에 전기적인 절연 물질을 매립하여 형성될 수도 있다.
이후, 도 8b를 참조하면, 소자 분리층(120)과 에피층(130)의 상부에 패시베이션층(140)을 형성한다. 패시베이션층(140)은 GaN과 밴드갭이 일치하는 물질로 형성될 수도 있고, 예를 들어, SiNx, Si3N4, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나에 의해 형성될 수 있다. 특히 패시베이션층(140)은 저압(LP:Low Pressure) CVD에 의해 SiNx으로 형성될 수 있다.
패시베이션층(140)은 유기금속 화학 증착법(MOCVD:Metal Organic CVD), 화학 증착법(CVD:Chemical Vapor Deposition), PECVD, LPCVD, 분자선 성장법(MBE:Molecular Beam Epitaxy), 유도 결합 플라즈마 화학 증착법(ICPCVD:Inductively Coupled Plasma Chemical Vapor Deposition), 수소화물 기상 성장법(HVPE:Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
이후, 도 8c를 참조하면, 통상의 포토 리소그라피(photolithography) 공정을 이용하여 패시베이션층(140)에서 게이트 전극(C)과 게이트 절연층(170)이 형성될 부분(OP1)을 식각하여 에피층(130)의 제2 질화물 반도체층(134)의 상부면을 노출시킨다.
이후, 도 8d를 참조하면, 패시베이션층(140)과 노출된 제2 질화물 반도체층(134)의 상부면에 게이트 절연층(170)을 형성하기 위한 절연 물질을 형성하고, 절연 물질의 위에 게이트 전극(G)을 형성할 금속 물질(190)을 순차적으로 적층한다.
게이트 절연층(170)은 Al2O3 같은 알루미늄 산화층, SiO2 같은 실리콘 산화층 또는 실리콘 질화층 등에 의해 형성될 수 있으며, 예를 들면 100 Å 내지 300 Å의 두께로 형성될 수 있으나, 실시 예는 이에 국한되지 않는다. 예를 들어, 원자층 증착법(Atomic Layer Deposition)에 의해 알루미늄 산화막(Al2O3)으로 게이트 절연층(170)을 형성할 수 있다.
게이트 전극(G)은 내화 금속 또는 이러한 내화 금속의 혼합물로 형성될 수 있다. 또는, 게이트 전극(G)은 Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질에 의해 형성될 수 있다.
이후, 게이트 전극(G)과 게이트 절연층(170)이 형성될 영역을 덮고 그 이외의 부분을 노출시키는 포토 레지스트 패턴(200)을 형성한다. 이후, 포토 레지스트 패턴(200)을 식각 마스크로 이용하여 금속 물질(190)과 게이트 절연층(170)을 형성하기 위한 절연 물질을 식각한 후 포토 레지스트 패턴(200)을 제거하여, 게이트 전극(G)과 게이트 절연층(170)을 완성한다.
이후, 도 8e에 도시된 바와 같이, 게이트 전극(G)과 패시베이션층(140) 위에 제2 층간 절연막(150)을 형성하기 위한 물질을 형성한다. 이후, 제1 및 제2 콘택(C1, C2)이 형성될 영역(OP2, OP3)을 오픈하고, 그 이외의 영역을 덮는 포토 레지스트 패턴(210)을 제2 층간 절연막(150)을 형성하기 위한 물질의 상부에 형성한다. 이후, 포토 레지스트 패턴(210)을 식각 마스크로 이용하여 물질(150)을 식각하여 제1 및 제2 콘택(C1, C2)이 형성될 부분의 에피층(130)을 노출시키는 비아(via)를 형성한다. 이후, 포토 레지스트 패턴(210)을 제거한다.
제2 층간 절연막(150)은 예를 들어, SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나에 의해 형성될 수 있다.
이후, 도 8f를 참조하면, 적어도 하나의 콘택(C1, C2)을 형성한다. 부연하면, 노출된 에피층(130)을 덮도록 비아를 매립하면서 적어도 하나의 콘택(C1, C2)을 형성하기 위한 금속층을 형성하고, 금속층의 상부에 적어도 하나의 콘택(C1, C2)을 형성할 부분을 덮고 그 이외의 영역을 노출시키는 포토 레지스트 패턴(미도시)을 형성한다. 이후, 포토 레지스트 패턴을 이용하여 금속층을 식각하여 적어도 하나의 콘택(C1, C2)을 형성한 후, 포토 레지스트 패턴을 제거한다. 이때, 금속층을 식각하는 과정에서 제2 층간 절연막(150)은 게이트 전극(G)을 보호하는 역할을 한다.
적어도 하나의 콘택(C1, C2) 각각은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예를 들어, 콘택(C1, C2) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 적어도 하나의 콘택(C1, C2) 각각은 Ti/Al/Ti/TiN의 다층 구조로 형성될 수 있다.
이후, 적어도 하나의 콘택(C1, C2)의 상부와 제2 층간 절연막(150)의 상부에 절연막(180)을 형성한다. 절연막(180)은 AlN 또는 Al2O3 중 적어도 하나에 의해 형성될 수 있으나, 실시 예는 이러한 구성 물질에 국한되지 않는다. 예를 들어, 원자층 증착법에 의해 알루미늄 산화막(Al2O3)을 절연막(180)으로서 형성될 수 있다.
이후, 도 8g를 참조하면, 절연막(180)의 상부에 제1 층간 절연막(160)을 형성한다. 제1 층간 절연막(160)은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나에 의해 형성될 수 있다.
이후, 적어도 하나의 콘택 패드(CP1, CP2)가 형성될 영역(OP4, OP5)을 오픈하고 그 이외의 영역을 덮는 포토 레지스트 패턴(220)을 제1 층간 절연막(160)의 상부에 형성한다. 이후, 포토 레지스트 패턴(220)을 이용하여 제1 층간 절연막(160)을 식각하여 적어도 하나의 콘택(C1, C2)의 상부면을 노출시킨다. 이후, 포토 레지스트 패턴(220)을 제거한다.
이후, 도 8h를 참조하면, 적어도 하나의 콘택(C1, C2)의 노출된 상부면과 제1 층간 절연막(160)의 상부에 적어도 하나의 콘택 패드(CP1, CP2)를 형성하기 위하 금속 물질(192)을 형성한다.
여기서, 금속 물질(192)은 금(Au), 알루미늄(Al) 또는 구리(Cu) 중 적어도 하나에 의해 형성될 수 있지만, 실시 예는 이러한 재질에 국한되지 않는다. 또한, 금속 물질(192)은 2 ㎛ 내지 6 ㎛ 예를 들어 4 ㎛의 비교적 두꺼운 두께를 갖는다.
전술한 도 8d에 도시된 게이트 전극(G)용 금속층(190), 도 8f에 도시된 콘택(C1, C2)용 금속층, 도 8h에 도시된 금속층(192)은 전자 빔 증착(e-beam evaporation) 또는 금속 스퍼터(metal sputter)를 이용하여 형성될 수 있다. 금속 스퍼터에 의해 금속층(190, C1, C2, 192)을 형성할 경우, 전자 빔 증착법에 의할 경우보다 금속층이 더 잘 형성될 수 있다. 금속층(190, C1, C2, 192)이 형성된 다음, 후속 열처리가 진행될 수 있다. 예를 들면, 금속층(190)이 형성된 후 400 ℃에서 10분 동안 급속 열처리(Rapid Thermal Annealing)가 실시될 수 있고, 콘택(C1, C2)을 위한 금속층이 형성된 후 700 ℃의 온도에서 열처리가 수행될 수 있다.
이후, 콘택 패드(CP1, CP2)가 형성될 부분을 덮고 그 이외의 부분은 노출시키는 포토 레지스트 패턴(230)을 형성한다. 이후, 포토 레지스트 패턴(230)을 이용하여 금속 물질(192)을 식각하여 도 4 및 도 5에 도시된 형태의 콘택 패드(CP1, CP2)를 형성한 후, 포토 레지스트 패턴(230)을 제거한다.
전술한 포토 레지스트 패턴을 식각 마스크로 이용한 금속층(190, C1, C2, 192)의 식각은 유도 결합 플라즈마(ICP:Inductively Coupled Plasma)법에 의해 수행될 수 있다. 또한, 전술한 포토 레지스트 패턴(200, 210, 220, 230)은 애슁(ashing) 및/또는 스트립(strip)에 의해 제거될 수 있다.
도 9는 도 8h에 도시된 'E' 부분이 포토 레지스트 패턴(230)에 의해 습식 식각되는 과정을 설명하기 위한 도면이다.
도 8h에서 포토 레지스트 패턴(230)을 이용하여 금속 물질(192)을 습식 식각한다. 왜냐하면, 적어도 하나의 콘택 패드(CP1, CP2)는 4 ㎛의 두꺼운 두께를 갖기 때문이다. 도 9에 예시된 바와 같이 금속 물질(192)이 습식 식각되는 과정에서 제1 층간 절연막(160)에 도 2 및 도 3에 도시된 바와 같이 핀 홀(80, 82)이 야기될 수 있다.
그러나, 실시 예에 의하면, 제1 층간 절연막(160)과 콘택(C2) 사이에 절연막(180)이 배치되기 때문에, 제1 층간 절연막(160)의 스텝 커버리지로 인한 핀 홀로부터 콘택(C2)이 보호될 수 있다. 다른 콘택(C1)의 경우도 마찬가지이다.
전술한 실시 예에서 식각 공정을 위해 포토 리소그라피법을 예로 하여 설명하였으나, 실시 예는 이에 국한되지 않으며 e-bem 리소그라피법 또는 nano-imprinted 리소그라피법에 의해서도 식각 공정을 수행할 수 있음은 물론이다.
또한, 도 6 및 도 7에 예시된 전력 반도체 소자(100B)의 제조 방법에 대해 별도로 설명하지 않았지만, 도 8a 내지 도 8h에 도시된 제조 방법을 변형하여 도 6 및 도 7에 예시된 전력 반도체 소자(100B)가 제조될 수 있음은 물론이다.
도 10은 도 1에 도시된 기존의 전력 반도체 소자와 도 4에 도시된 실시 예의 전력 반도체 소자(100A)의 특성을 비교하기 위한 그래프로서, 횡축은 콘택(C2)의 항복 전압을 나타내고, 종축은 콘택(C2)의 전류를 나타낸다.
도 10을 참조하면, 절연막(180)을 갖지 않는 기존의 전력 반도체 소자(200)의 역방향 전류보다 절연막(180)을 갖는 실시 예의 전력 반도체 소자(202, 204)의 역 방향 전류가 더 작음을 알 수 있다.
특히, 절연막(180)의 제1 또는 제2 두께(t1, t2)가 10 ㎚일 때(202)의 역방향 누설 전류보다 절연막(180)의 제1 또는 제2 두께(t1, t2)가 20 ㎚일 때(204)의 역방향 누설 전류가 더 작다. 이와 같이, 제1 또는 제2 두께(t1, t2)를 조절하여 역방향 누설 전류를 줄일 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A, 100B: 전력 반도체 소자
110: 기판
120: 소자 분리층 130: 에피층
140: 패시베이션층 150: 제2 층간 절연막
160: 제1 층간 절연막 170: 게이트 절연층
180: 절연막 C1, C2: 콘택
G: 게이트 전극 CP1, CP2: 콘택 패드
120: 소자 분리층 130: 에피층
140: 패시베이션층 150: 제2 층간 절연막
160: 제1 층간 절연막 170: 게이트 절연층
180: 절연막 C1, C2: 콘택
G: 게이트 전극 CP1, CP2: 콘택 패드
Claims (13)
- 기판;
상기 기판 위에 배치된 에피층;
상기 에피층 위에 배치된 패시베이션층;
상기 패시베이션층을 관통하여 배치된 적어도 하나의 콘택;
상기 적어도 하나의 콘택과 상기 패시베이션층 위에 배치된 제1 층간 절연막;
상기 적어도 하나의 콘택과 상기 제1 층간 절연막 사이에 배치된 절연막; 및
상기 제1 층간 절연막과 상기 절연막을 관통하여 상기 적어도 하나의 콘택과 접촉하는 적어도 하나의 콘택 패드를 포함하는 전력 반도체 소자. - 기판;
상기 기판 위에 배치된 에피층;
상기 에피층 위에 배치된 패시베이션층;
상기 패시베이션층을 관통하여 배치된 적어도 하나의 콘택;
상기 적어도 하나의 콘택과 상기 패시베이션층 위에 배치된 제1 층간 절연막;
상기 제1 층간 절연막 위에 배치된 절연막; 및
상기 절연막과 상기 제1 층간 절연막을 관통하여 상기 적어도 하나의 콘택과 접촉하는 적어도 하나의 콘택 패드를 포함하는 전력 반도체 소자. - 제1 항 또는 제2 항에 있어서, 상기 전력 반도체 소자는
상기 패시베이션층을 관통하여 배치된 게이트 전극; 및
상기 게이트 전극과 상기 패시베이션층 사이에 배치된 게이트 절연층을 더 포함하는 전력 반도체 소자. - 제3 항에 있어서, 상기 패시베이션층과 상기 제1 층간 절연막 사이에 배치된 제2 층간 절연막을 더 포함하고,
상기 적어도 하나의 콘택은 상기 제2 층간 절연막과 상기 패시베이션층을 관통하는 전력 반도체 소자. - 제1 항 또는 제2 항에 있어서, 상기 절연막은 20 ㎚ 내지 50 ㎚의 두께를 갖는 전력 반도체 소자.
- 제1 항 또는 제2 항에 있어서, 상기 절연막을 구성하는 물질의 원자간 밀도는 상기 제1 층간 절연막을 구성하는 물질의 원자간 밀도보다 높은 전력 반도체 소자.
- 제6 항에 있어서, 상기 제1 층간 절연막은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함하는 전력 반도체 소자.
- 제6 항에 있어서, 상기 절연막은 AlN 또는 Al2O3 중 적어도 하나를 포함하는 전력 반도체 소자.
- 제4 항에 있어서, 상기 제1 및 제2 층간 절연막의 구성 물질은 서로 동일한 전력 반도체 소자.
- 제4 항에 있어서, 상기 제1 및 제2 층간 절연막의 구성 물질은 서로 다른 전력 반도체 소자.
- 제1 항 또는 제2 항에 있어서, 상기 에피층은
상기 기판 위에 배치된 제1 질화물 반도체층; 및
상기 제1 질화물 반도체층과 이종 접합하는 제2 질화물 반도체층을 포함하는 전력 반도체 소자. - 제1 항 또는 제2 항에 있어서, 상기 적어도 하나의 콘택 중 하나는 양극에 해당하고, 다른 하나는 음극에 해당하는 전력 반도체 소자.
- 제3 항에 있어서, 상기 적어도 하나의 콘택 중 하나는 드레인에 해당하고, 다른 하나는 소스에 해당하는 전력 반도체 소자.
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|---|---|---|---|---|
| CN112420813A (zh) * | 2020-11-19 | 2021-02-26 | 厦门市三安集成电路有限公司 | 用于ⅲ-ⅴ族氮化物器件的表面钝化结构及其器件 |
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- 2014-01-03 KR KR1020140000511A patent/KR102127442B1/ko active IP Right Grant
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