WO2021221437A1 - 마이크로-나노핀 led 소자 및 이의 제조방법 - Google Patents

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nanopin
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도영락
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    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination

Definitions

  • the present invention relates to an LED device, and more particularly, to a micro-nanopin LED device and a manufacturing method thereof.
  • Micro LED and nano LED can realize excellent color and high efficiency, and are eco-friendly materials, so they are used as core materials for displays.
  • research to develop a new nanorod LED structure or a shell-coated nanocable LED by a new manufacturing process is in progress.
  • research on a protective film material to achieve high efficiency and high stability of the protective film covering the outer surface of the nanorods, or research and development of a ligand material advantageous for the subsequent process is in progress.
  • red, green, and blue micro-LED display TVs have been commercialized in line with research in this material field, and in the future, blue sub-pixels implemented using blue micro-LED or nano-LED and blue LED It is planning to commercialize a TV that realizes full-color through red and green sub-pixels realized by emitting quantum dots.
  • red, green, and blue nano-LED display TVs are also planned to be commercialized.
  • Micro-LED displays have the advantages of high performance characteristics, long theoretical lifespan and high efficiency, but when developed as a display with 8K resolution, red micro-LED, green micro-LED and blue micro-LED, each of nearly 100 million sub-pixels -As it is necessary to deal with LEDs one-on-one, as a pick place technology for manufacturing micro-LED displays, considering the high unit price, high process defect rate, and low productivity, it is possible to develop true high-resolution commercial displays from smartphones to TVs due to the limitations of process technology. It is difficult to manufacture. In addition, it is more difficult to individually place nano-LEDs on sub-pixels with pick and place technology like micro-LEDs.
  • Korean Patent Publication No. 10-1436123 discloses that nanorod-type LED devices are electrodeposited by dropping a solution mixed with nanorod-type LEDs on sub-pixels and then forming an electric field between two alignment electrodes. Disclosed is a display manufactured through a method of forming sub-pixels by self-aligning on the display.
  • the nanorod type LED used has a problem in that a large number of LEDs must be mounted in order to express the desired efficiency because the light extraction area is small and the efficiency is not good.
  • a nanorod-type LED device is manufactured by a top-down method by mixing an LED wafer with a nano-patterning process and dry etching/wet etching, or a method of directly growing an LED wafer on a substrate by a bottom-up method is known.
  • the long axis of the LED coincides with the stacking direction of each layer in the stacking direction, that is, in the p-GaN/InGaN multi-quantum well (MQW)/n-GaN stacked structure.
  • MQW multi-quantum well
  • the present invention has been devised to solve the above-described problems, and it is an object of the present invention to provide a micro-nanopin LED device having high luminance and a high luminance by increasing a light emitting area and maintaining high luminance.
  • Another object of the present invention is to provide a micro-nanofin LED device and a method for manufacturing the same, which can prevent a decrease in efficiency due to surface defects by reducing the thickness of the photoactive layer exposed on the surface while increasing the light emitting area.
  • micro-nanopin LED device and a method of manufacturing the same, which can minimize the decrease in electron-hole recombination efficiency due to non-uniformity of electron and hole velocities and the decrease in luminous efficiency due to this.
  • micro-nanopin LED device and a method for manufacturing the same, which is very suitable for a method of self-aligning the device on an electrode by an electric field.
  • the present invention provides a step of (1) preparing an LED wafer in which a first conductive semiconductor layer, a photoactive layer and a second conductive semiconductor layer are sequentially stacked, (2) a second conductive semiconductor of the LED wafer Forming a polarization inducing layer patterned so that an electrode layer or regions having different electrical polarities are adjacent to each other on the layer, (3) each device has a plane having a length and width of nano or micro size, and is perpendicular to the plane etching the LED wafer in the thickness direction so that the thickness is smaller than the length to form a plurality of micro-nanopin LED pillars, and (4) separating the plurality of micro-nanopin LED pillars from the LED wafer It provides a method for manufacturing a micro-nano-pin LED device comprising a.
  • the polarization inducing layer is formed by: 2-1) forming the first polarization inducing layer on the second conductive semiconductor layer; 2-2) the first polarization inducing layer It may be formed including the steps of etching the layer in the thickness direction along a predetermined pattern, and 2-3) forming a second polarization inducing layer on the etched portion of the intaglio.
  • step (3) 3-1) forming a mask pattern layer on the upper surface of the electrode layer or polarization inducing layer so that each device has a planar shape having a length and width of nano or micro size, 3-2) Forming a plurality of micro-nanofin LED pillars by etching along the pattern of the mask pattern layer to a partial thickness of the first conductive semiconductor layer in the thickness direction, 3-3) Exposed side surfaces of each micro-nanofin LED pillar 3-4) Expose the upper surface of the first conductive semiconductor layer between adjacent micro-nano-fin LED pillars, but the insulating film covering the side surfaces of the micro-nano-fin LED pillars is not removed.
  • a plurality of micro-nano fins may further include the step of forming a protective film on the side of the LED pillar.
  • a protrusion having a predetermined width and thickness may be formed in the longitudinal direction of the device.
  • the present invention is a rod-shaped device having a plane having a length and width of nano or micro size, and a thickness perpendicular to the plane is smaller than the length, in the thickness direction, a first conductive semiconductor layer, a photoactive layer, and a second
  • a micro-nanofin LED device in which a conductive semiconductor layer and an electrode layer or a polarization inducing layer are sequentially stacked.
  • the polarization inducing layer may be configured such that electrical polarities of both ends of the device in the longitudinal direction are different from each other.
  • the length may be 1000 to 10000 nm, and the thickness may be 100 to 3000 nm.
  • the width may be greater than or equal to the thickness.
  • the ratio of the length to the thickness of the device may be 3:1 or more.
  • the polarization inducing layer may be formed of a first polarization inducing layer and a second polarization inducing layer disposed adjacent to each other in the longitudinal direction of the device and having different electrical polarities.
  • the first polarization inducing layer may be ITO
  • the second polarization inducing layer may be a metal or a semiconductor.
  • it may further include a protective film formed on the side of the device to cover the exposed surface of the photoactive layer.
  • the light emission area of the micro-nanopin LED device may exceed twice the longitudinal cross-sectional area of the micro-nanopin LED device.
  • micro-nano pin LED device may be used for an electric field array assembly in which the LED device is self-aligned on an electrode through an electric field induction arrangement.
  • one of the first conductive semiconductor layer and the second conductive semiconductor layer includes a p-type GaN semiconductor layer, the other includes an n-type GaN semiconductor layer, and the p-type GaN semiconductor layer has a thickness of 10 to 350 nm, the n-type GaN semiconductor layer may have a thickness of 100 to 3000 nm, and the photoactive layer may have a thickness of 30 to 200 nm.
  • a protrusion having a predetermined width and thickness may be formed on the lower surface of the first conductive semiconductor layer of the micro-nano fin LED device in the longitudinal direction of the device.
  • the width of the protrusion may be formed to have a length of 50% or less compared to the width of the micro-nanopin LED device.
  • each layer, region, pattern or structure is referred to as “on”, “above”, “above”, “under” the substrate, each layer, region, pattern or structure.
  • “under”, “on”, “upper”, “upper”, “under”, “lower”, “lower” means “directly” and the meaning of "indirectly”.
  • the micro-nano pin LED device according to the present invention is advantageous in achieving high luminance and light efficiency by increasing the light emitting area compared to the conventional rod-type LED device.
  • the area of the photoactive layer exposed to the surface is greatly reduced, thereby preventing or minimizing the decrease in efficiency due to surface defects.
  • 1 to 3 are a perspective view of a micro-nanopin LED device according to an embodiment of the present invention, a cross-sectional view taken along the X-X' boundary line, and a cross-sectional view taken along the Y-Y' boundary line.
  • FIGS. 4 to 6 are a perspective view of a micro-nanopin LED device according to another embodiment of the present invention, a cross-sectional view taken along the X-X' boundary line, and a cross-sectional view taken along the Y-Y' boundary line.
  • FIG. 7A and 7B are schematic views of a first rod-type device in which a first conductive semiconductor layer, a photoactive layer, and a second conductive semiconductor layer are stacked in the thickness direction, respectively, and a first conductive semiconductor layer, a photoactive layer, and a second conductive semiconductor layer in the longitudinal direction; It is a schematic diagram of a second rod-type device in which layers are stacked.
  • the micro-nanopin LED device 100, 100 ′ has an X-axis direction based on mutually perpendicular X, Y, and Z axes, a length, a Y-axis direction.
  • the width and the Z-axis direction are the thicknesses
  • the length is the long axis
  • the length at which the thickness is the short axis is a rod-shaped device larger than the thickness
  • the first conductive semiconductor layer 10 the photoactive layer 20
  • It is a device in which the second conductive semiconductor layer 30 and the electrode layer 40 or the polarization inducing layer 40' are sequentially stacked.
  • the micro-nanopin LED devices 100 and 100 ′ have a predetermined shape in the XY plane consisting of length and width, the direction perpendicular to the plane becomes the thickness direction, and each layer constituting the LED device in the thickness direction This is laminated.
  • the micro-nanopin LED devices 100 and 100 ′ of this structure have an advantage in that a wider light emitting area can be secured through a plane having a length and a width even if the thickness of the photoactive layer 20 is thin in the portion exposed to the side surface.
  • the light emitting area of the micro-nanopin LED devices 100 and 100' may have a wide light emitting area exceeding twice the area of the longitudinal cross-section of the micro-nanopin LED device.
  • the longitudinal cross-section is a cross-section parallel to the longitudinal X-axis direction, and in the case of an element having a constant width, it may be the X-Y plane.
  • both the first rod-type device 1 shown in FIG. 7A and the second rod-type device 1 ′ shown in FIG. 7B include the first conductive semiconductor layer 2 ), the photoactive layer 3 and the second conductive semiconductor layer 4 are stacked, the length (l) and the thickness (m) are the same, and the thickness (h) of the photoactive layer is also the same.
  • the first rod-shaped element 1 the first conductive semiconductor layer 2, the photoactive layer 3, and the second conductive semiconductor layer 4 are stacked in the thickness direction, whereas the second rod-shaped element 1' ) is structurally different in that each layer is stacked in the longitudinal direction.
  • the length (l) is 4000 nm
  • the thickness (m) is 600 nm
  • the thickness (h) of the photoactive layer 3 is 100 nm.
  • the ratio of the surface area of the photoactive layer 3 of the first rod-type device 1 and the surface area of the photoactive layer 3 of the second rod-type device 1 ′ corresponding to the emission area is 6.42 ⁇ m 2 : 0.6597
  • the light emitting area of the micro-nanofin LED device 1 is 9.84 times larger.
  • the ratio of the surface area of the photoactive layer 3 exposed to the outside in the light emitting area of the total photoactive layer is similar to that of the first rod-shaped element 1 and the second rod-shaped element 1', but the increased photoactive layer ( Since the absolute value of the unexposed surface area of 3) is much larger, the effect of the exposed surface area on excitons is much reduced, so that the micro-nanofin LED device 1 has less surface defects compared to the horizontally arrayed rod-type device 1' compared to the excitons. Since the effect on the horizontal array element 1' is much smaller, it can be evaluated that the micro-nanopin LED element 1 is significantly superior to the horizontal array rod-type element 1' in terms of luminous efficiency and luminance.
  • the second rod-type device 1 ′ a wafer on which a conductive semiconductor layer and a photoactive layer are stacked in the thickness direction is etched in the thickness direction.
  • the long device length corresponds to the wafer thickness and increases the device length.
  • an increase in the etched depth is unavoidable, but the greater the etch depth, the higher the probability of occurrence of defects on the device surface. Even if it is small, it is expected that the first rod-type device 1 will ultimately be significantly superior in luminous efficiency and luminance when considering the decrease in luminous efficiency due to the increase in the possibility of surface defects due to the greater possibility of occurrence of surface defects. .
  • the movement distance of the holes injected from any one of the first conductive semiconductor layer 2 and the second conductive semiconductor layer 4 and the electrons injected from the other is the first rod-type element 1 and the second rod-type element It is short compared to (1'), and thus the probability of being captured by defects on the wall during electron and/or hole movement is reduced, so it is possible to minimize light emission loss, and it is advantageous to minimize light emission loss due to electron-hole velocity imbalance.
  • the second rod-type element 1' a strong optical path behavior occurs due to the circular rod-shaped structure, so the path of light generated by electron-holes resonates in the longitudinal direction, so that light is emitted from both ends in the longitudinal direction.
  • the first rod-type device 1 light is emitted from the upper surface and the lower surface, so there is an advantage of expressing excellent front luminous efficiency.
  • the micro-nanopin LED devices 100 and 100 ′ of the present invention stack the conductive semiconductor layers 10 and 30 and the photoactive layer 20 in the thickness direction as in the first rod-type device 1 described above, and have a length greater than the thickness. It is possible to have a more improved light emitting area by implementing longer. Furthermore, even if the area of the photoactive layer 20 exposed is slightly increased, since it is a rod-shaped having a thickness smaller than the length, the etched depth is shallow, so the possibility of defects occurring on the exposed surface of the photoactive layer 20 can be reduced. It is advantageous to minimize or prevent a decrease in luminous efficiency due to defects.
  • the plane is shown as a rectangle in FIG. 1, it is not limited thereto, and it can be employed without limitation from a general rectangular shape such as a rhombus, a parallelogram, and a trapezoid to an oval.
  • the micro-nanopin LED devices 100 and 100' have a size of micro or nano units in length and width. It may be nm, and the width may be 250 to 1500 nm. In addition, the thickness may be 100 ⁇ 3000 nm.
  • the length and width may have different standards depending on the shape of the plane. For example, if the plane is a rhombus or a parallelogram, one of the two diagonals may be the length and the other may be the width, and in the case of a trapezoid, the height, the upper side And a long side of the base may be a length, and a short side perpendicular to the long side may be a width.
  • the shape of the plane is an ellipse
  • the major axis of the ellipse may be the length and the minor axis may be the width.
  • the ratio of the length to the thickness of the micro-nanopin LED devices 100 and 100 ′ may be greater than 3:1, more preferably, 6:1 or more, which makes it easier to connect to the electrode through the electric field. It has the advantage of being able to self-align. If the length and thickness ratio of the micro-nanopin LED devices 100 and 100' is reduced to less than 3:1, it may be difficult to self-align the device on the electrode through an electric field, and the device is not fixed on the electrode. There is a risk that an electrical contact short-circuit caused by a process defect may be caused. However, the ratio of the length to the thickness may be 15:1 or less, and through this, it may be advantageous to achieve the object of the present invention, such as optimization of a turning force that can be self-aligned using an electric field.
  • the width of the micro-nanopin LED device (100,100') may be greater than or equal to the thickness, through which the micro-nanopin LED device (100,100') is aligned on two different electrodes using an electric field,
  • the width of the micro-nanopin LED device (100,100') may be greater than or equal to the thickness, through which the micro-nanopin LED device (100,100') is aligned on two different electrodes using an electric field,
  • micro-nanopin LED devices 100 and 100 ′ may be devices having different sizes at both ends in the longitudinal direction, for example, a rod-type device having a rectangular plane having an equilateral trapezoidal height greater than the upper and lower sides. Also, depending on the difference in length between the upper and lower sides, a difference between positive and negative charges accumulated at both ends of the device in the longitudinal direction may occur as a result, and through this, self-alignment may be facilitated by an electric field.
  • a protrusion 11 having a predetermined width and thickness may be formed in the longitudinal direction of the device.
  • the protrusion 11 will be described in detail in the description of the manufacturing method to be described later, but after etching the wafer in the thickness direction, in order to remove the etched LED part on the wafer, from both sides of the lower end of the etched LED part to the central part inward It may be generated due to horizontal etching.
  • the protrusion 11 may help to improve the extraction of the top emission of the micro-nanopin LED devices 100 and 100 ′.
  • the protrusion 11 helps to control the alignment so that when the micro-nanopin LED devices 100 and 100 ′ are self-aligned on the electrode, the opposite surface opposite to one side of the device on which the protrusion 11 is formed is located on the electrode. can give Furthermore, after the opposite surface is located on the electrode, an electrode may be formed on one surface of the device on which the protrusion 11 is formed for light emission of the device, and the protrusion 11 increases the contact area with the formed electrode. Therefore, it may be advantageous to improve the mechanical coupling force between the electrode and the micro-nanopin LED devices 100 and 100 ′.
  • the width of the protrusion 11 may be formed to be 50% or less, more preferably, 30% or less of the width of the micro-nanopin LED devices 100 and 100', and the micro-nano etched on the LED wafer through this. Separation of the pin LED element part may be easier. If the protrusion is formed to exceed 50% of the width of the micro-nanopin LED devices 100 and 100', it may not be easy to etch the micro-nanopin LED device portion on the LED wafer. In addition, cutting and separation may occur in parts other than the intended part, which may decrease mass productivity and/or quality, and there is a risk that the length and quality uniformity of a plurality of micro-nanopin LED devices may be reduced.
  • the width of the protrusion 11 may be formed to be 10% or more of the width of the micro-nanopin LED devices 100 and 100 ′. If the width of the protrusion is formed to be less than 10% of the width of the micro-nanopin LED devices 100 and 100', separation on the LED wafer may be easy, but during side etching (FIG. 8(g)/FIG. 8(i)) ) and FIG. 9(h)/see FIG. 9(i)) There is a risk that even a portion of the first conductive semiconductor layer 10 that should not be etched may be etched due to excessive etching, and the effect of the above-described protrusion 11 is reduced. may not be able to manifest.
  • the thickness of the protrusion 11 may have a thickness of 10 to 30% of the thickness of the first conductive semiconductor layer, through which the first conductive semiconductor layer can be formed to a desired thickness and quality, It may be more advantageous to express the effect through the protrusion 11 .
  • the thickness of the first conductive semiconductor layer 10 means a thickness based on the lower surface of the first conductive semiconductor layer on which the protrusion is not formed.
  • the width of the protrusion 11 may be 50 to 300 nm, and the thickness may be 50 to 400 nm.
  • the micro-nanopin LED devices 100 and 100 ′ include a first conductive semiconductor layer 10 and a second conductive semiconductor layer 30 .
  • the conductive semiconductor layer used may be used without limitation if it is a conductive semiconductor layer employed in general LED devices used for lighting, displays, and the like.
  • any one of the first conductive semiconductor layer 10 and the second conductive semiconductor layer 30 includes at least one n-type semiconductor layer, and the other conductive semiconductor layer is a p-type semiconductor. It may include at least one layer.
  • the n-type semiconductor layer is InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1)
  • a semiconductor material having a composition formula of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, etc. may be selected, and a first conductive dopant (eg, Si, Ge, Sn, etc.) may be doped.
  • the thickness of the first conductive semiconductor layer 10 may be 1 to 3 ⁇ m, but is not limited thereto.
  • the p-type semiconductor layer is InxAlyGa1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1)
  • a semiconductor material having a composition formula of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, etc. may be selected, and a second conductive dopant (eg, Mg) may be doped.
  • the thickness of the second conductive semiconductor layer 30 may be 0.01 to 0.30 ⁇ m, but is not limited thereto.
  • one of the first conductive semiconductor layer 10 and the second conductive semiconductor layer 30 includes a p-type GaN semiconductor layer, and the other includes an n-type GaN semiconductor layer.
  • the p-type GaN semiconductor layer may have a thickness of 10 to 350 nm
  • the n-type GaN semiconductor layer may have a thickness of 1000 to 3000 nm, through which holes injected into the p-type GaN semiconductor layer and the n-type GaN semiconductor layer are injected
  • the moving distance of the electrons is shorter compared to the rod-type device in which the semiconductor layer and the photoactive layer are stacked in the longitudinal direction as shown in FIG. 4B, and this reduces the probability of electrons and/or holes being captured by defects on the wall during movement. It is possible to minimize the emission loss, and it may be advantageous to minimize the emission loss due to electron-hole velocity imbalance as well.
  • the photoactive layer 20 is formed on the first conductive semiconductor layer 10 and may have a single or multiple quantum well structure.
  • the photoactive layer 20 may be used without limitation if it is a photoactive layer included in a typical LED device used for lighting, display, and the like.
  • a cladding layer (not shown) doped with a conductive dopant may be formed above and/or below the photoactive layer 20 , and the clad layer doped with the conductive dopant may be implemented as an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or AlInGaN may be used as the photoactive layer 20 .
  • the thickness of the photoactive layer 20 may be 30 ⁇ 300 nm, but is not limited thereto.
  • an electrode layer 40 is formed on the second conductive semiconductor layer 30 as shown in FIGS. 1 to 3 or a polarization inducing layer 40 ′ is formed as shown in FIGS. 4 to 6 .
  • a polarization inducing layer 40 ′ is formed as shown in FIGS. 4 to 6 .
  • the electrode layer 40 may be used without limitation in the case of an electrode layer included in a typical LED device used for lighting, a display, and the like.
  • the electrode layer 40 may be made of Cr, Ti, Al, Au, Ni, ITO, and oxides or alloys thereof alone or mixed, but preferably a transparent material in order to minimize light emission loss.
  • An example may be the ITO.
  • the thickness of the electrode layer 40 may be 50 to 500 nm, but is not limited thereto.
  • the polarization inducing layer 40' is formed so that both ends of the micro-nano pin LED device 100' in the longitudinal direction have different electrical polarities from each other. It is a layer that can more easily achieve self-alignment by an electric field, and at the same time, when a material such as a metal is used, it can function as an electrode layer by increasing conductivity.
  • the polarization inducing layer 40 ′ may include a first polarization inducing layer 41 disposed on one end side in the device longitudinal direction, and a second polarization inducing layer 42 disposed on the other end side, in this case, the first polarization inducing layer 40 .
  • the inductive layer 41 and the second polarization inducing layer 42 may have different electrical polarities.
  • the first polarization inducing layer 41 may be ITO
  • the second polarization inducing layer 42 may be a metal or a semiconductor.
  • the thickness of the polarization inducing layer 40' may be 50 ⁇ 500 nm, but is not limited thereto.
  • the first polarization inducing layer 41 and the second polarization inducing layer 42 may be disposed in the same area by dividing the upper surface of the second conductive semiconductor layer 30 in two, but is not limited thereto. Either one of the inducing layer 41 and the second polarization inducing layer 42 may be disposed to have a larger area.
  • the first conductive semiconductor layer 10, the photoactive layer 20, the second conductive semiconductor layer 30, and the electrode layer 40 or the polarization inducing layer 40' described above are micro-nano-fin LED devices 100 and 100'. ), and may further include other phosphor layers, active layers, semiconductor layers, hole block layers, and/or electrode layers above and below each layer.
  • a protective film 50 formed on the side of the micro-nanopin LED devices 100 and 100' to cover the exposed surface of the photoactive layer 20 may be further included.
  • the protective film 50 is a film for protecting the exposed surface of the photoactive layer 20, and covers at least all of the exposed surface of the photoactive layer 20, for example, the amount of micro-nanopin LED devices 100 and 100'. It is possible to cover both the side surface, the front end surface and the rear end surface.
  • the protective film 50 is preferably silicon nitride (Si 3 N 4 ), silicon dioxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), yttrium oxide (Y 2 O 3 ), titanium dioxide (TiO 2 ), aluminum nitride (AlN), and may include any one or more of gallium nitride (GaN), more preferably made of the above components, but may be transparent, but However, the present invention is not limited thereto. According to a preferred embodiment of the present invention, the thickness of the protective film may be 5 nm to 100 nm, but is not limited thereto.
  • micro-nanopin LED devices 100 and 100 ′ may be suitable for use in an electric field array assembly in which the LED devices are self-aligned on an electrode through an electric field induction arrangement.
  • the electric field array assembly is an assembly implemented by a method of arranging a device on an electrode using an electric field formed by using a voltage at the electrode, and a detailed description thereof is provided in Patent Publication No. 10-1490758 by the inventor of the present invention. No. 10-1436123 is incorporated herein by reference.
  • micro-nanopin LED devices 100 and 100 ′ may be manufactured by a manufacturing method described below, but is not limited thereto.
  • the micro-nano-fin LED devices 100 and 100' are (1) a first conductive semiconductor layer 10, a photoactive layer 20 and a second conductive semiconductor layer 30 sequentially.
  • Preparing an LED wafer 51 stacked with a polarization patterned so that the electrode layer 40 or regions having different electrical polarities are adjacent to each other on the second conductive semiconductor layer 30 of the LED wafer 51 (2) Forming the induction layer 40', (3) each device has a plane having a length and width of nano or micro size, and the LED wafer 51 is formed so that the thickness perpendicular to the plane is smaller than the length. etching in the thickness direction to form a plurality of micro-nanopin LED pillars 52, and (4) separating the plurality of micro-nanofin LED pillars 52 from the LED wafer 51 can be manufactured.
  • the electrode layer 40 is formed on the second conductive semiconductor layer 30.
  • the manufacturing method of the micro-nanopin LED device 100 will be described.
  • a substrate (not shown)
  • a first conductive semiconductor layer 10, a photoactive layer 20, and a second conductive semiconductor layer 30 are sequentially stacked on the LED wafer 51 to prepare a step.
  • each layer provided in the LED wafer 51 is the same as that described above, a detailed description thereof will be omitted, and will be mainly described with reference to parts not described.
  • the thickness of the first conductive semiconductor 10 in the LED wafer 51 may be thicker than the thickness of the first conductive semiconductor layer 10 in the aforementioned micro-nanopin LED device 100 .
  • each layer in the LED wafer 51 may have a c-plane crystal structure.
  • the LED wafer 51 may have undergone a cleaning process, and the present invention is not particularly limited thereto, since a cleaning process and a conventional wafer cleaning solution and cleaning process may be appropriately employed.
  • the cleaning solution may be, for example, isopropyl alcohol, acetone, and hydrochloric acid, but is not limited thereto.
  • the step of forming the electrode layer 40 on the second conductive semiconductor layer 30 of the LED wafer 51 as shown in FIG. 8(b) is performed.
  • the electrode layer 40 may be formed through a conventional method of forming an electrode on a semiconductor layer, and may be formed by, for example, deposition through sputtering.
  • the material of the electrode layer 40 may be, for example, ITO as described above, and may be formed to a thickness of about 150 nm.
  • the electrode layer 40 may be further subjected to a rapid thermal annealing process after the deposition process. For example, it may be processed at 600° C. for 10 minutes, but may be appropriately adjusted in consideration of the thickness and material of the electrode layer, so the present invention is It does not specifically limit with respect to this.
  • each device has a plane having a length and width of nano or micro size, and the LED wafer 51 is formed in the thickness direction so that the thickness perpendicular to the plane is smaller than the length. Etching to form a plurality of micro-nanopin LED pillars 52 is performed.
  • the step (3) is specifically 3-1) forming a mask pattern layer 61 on the upper surface of the electrode layer 40 so that each device is a plane having a predetermined shape having a length and width of nano or micro size.
  • FIG. 8(c)), 3-2) A plurality of micro-nano-fin LED pillars 52 are formed by etching to a partial thickness of the first conductive semiconductor layer 10 in the thickness direction along the pattern of the mask pattern layer 61.
  • forming step (FIG. 8(d)), 3-3) forming an insulating film 62 to cover the exposed side of each micro-nanofin LED pillar 52 (FIG. 8(e)), 3-4) Expose the upper surface of the first conductive semiconductor layer 10 (part A in FIG.
  • Each of the micro-nanofin LED pillars exposed the first conductive semiconductor layer 10 from both sides in the width direction to the first side toward the center. etching the conductive semiconductor layer 10 (FIG. 8(i)), and 3-7) removing the mask pattern layer 61 disposed on the electrode layer 40 and the insulating film 62 covering the side surface step (FIG. 8(j)).
  • step 3-1) a step of forming a mask pattern layer 61 on the upper surface of the electrode layer 40 so that each device has a predetermined shape having a length and width of nano or micro size (FIG. 8 (FIG. 8) c)) can be carried out.
  • the mask pattern layer 61 is a layer that is patterned to have a desired planar shape of the implemented LED device, and may be formed of a known method and material used for etching an LED wafer.
  • the mask pattern layer 61 may be, for example, a SiO 2 hard mask pattern layer. Briefly describing the method of forming the SiO 2 hard mask pattern layer, forming an unpatterned SiO 2 hard mask layer on the electrode layer 40, forming a metal layer on the SiO 2 hard mask layer, the metal layer Forming a predetermined pattern on the pattern , etching the metal layer and the SiO 2 hard mask layer in the thickness direction along the pattern, and removing the metal layer may be formed.
  • the mask layer is a layer from which the mask pattern layer 61 is derived.
  • SiO 2 may be formed through deposition.
  • the mask layer may have a thickness of 0.5 to 3 ⁇ m, for example, 1.2 ⁇ m.
  • the metal layer may be, for example, an aluminum layer, and the aluminum layer may be formed through deposition.
  • the predetermined pattern formed on the formed metal layer is for realizing the pattern of the mask pattern layer, and may be a pattern formed by a conventional method.
  • the pattern may be formed through photolithography using a photosensitive material or may be a pattern formed through a known nanoimprinting method, laser interference lithography, electron beam lithography, or the like.
  • the metal layer and the SiO 2 hard mask layer are etched along the formed pattern.
  • the metal layer is an inductively coupled plasma (ICP), SiO 2 hard mask layer or an imprinted polymer layer is RIE. It can be etched using a dry etching method such as (reactive ion etching).
  • the etched SiO 2 metal layer present on the hard mask layer, other photosensitive material layers, or a step of removing the remaining polymer layer according to the imprint method may be performed.
  • the removal may be performed through a conventional wet etching or dry etching method depending on the material, and detailed description thereof will be omitted in the present invention.
  • FIG. 8(c) is a plan view in which a SiO 2 hard mask layer 61 is patterned on the electrode layer 40, and then the thickness of the LED wafer 51 along the pattern as shown in FIG. 8(d) in step 3-2).
  • the step of forming a plurality of micro-nanopin LED pillars 52 by etching the first conductive semiconductor layer 10 to a partial thickness in the direction may be performed.
  • the etching may be performed through a conventional dry etching method such as ICP.
  • each of the micro-nanopins may perform a step of forming an insulating film 62 to cover the exposed side of the LED pillar 52.
  • the insulating film 62 coated on the side surface may be formed through deposition, and the material thereof may be, for example, SiO 2 , but is not limited thereto.
  • the insulating film 62 functions as a side mask layer, and specifically, as shown in FIG. 8(i), a side portion of the first conductive semiconductor layer 10 (FIG. 8) to isolate the micro-nano-fin LED pillar 52.
  • the micro-nanofin LED device 100 prevents the portion to be the first semiconductor layer 10 from being etched and prevents damage due to the etching process carry out
  • the insulating film 62 may have a thickness of 100 to 600 nm, but is not limited thereto.
  • step 3-4) the upper surface (A of FIG. 8(f)) of the first conductive semiconductor layer 10 between the adjacent micro-nanofin LED pillars 52 is exposed as shown in FIG. 8(f).
  • a step of removing a portion of the insulating film 62 formed on the first conductive semiconductor layer 10 is performed so that the insulating film 62 covering the side surface of the micro-nanopin LED pillar 52 is not removed.
  • the removal of the insulating film 62 may be performed through an appropriate etching method in consideration of the material, and the insulating film 62 of SiO 2 may be removed through dry etching such as RIE.
  • the exposed upper portion of the first conductive semiconductor layer 10 (A in FIG. 8(f)) as shown in FIG. 8(g) is further etched in the thickness direction to further etch the first conductive semiconductor layer 10 ) to form a plurality of micro-nanopin LED pillars with a part of the side exposed.
  • the exposed side portion B of the first conductive semiconductor layer 10 is a portion to be etched in a horizontal direction to the substrate in a step to be described later, and the first conductive semiconductor layer 10 is applied in the thickness direction.
  • the further etching process may be performed by, for example, a dry etching method such as ICP.
  • a step of side-etching the portion of the first conductive semiconductor layer (B of FIG. 8(g)) with the side exposed may be performed in a horizontal direction to the substrate.
  • the side etching may be performed through wet etching, and for example, the wet etching may be performed at a temperature of 60 to 100° C. using a tetramethylammonium hydroxide (TMAH) solution.
  • TMAH tetramethylammonium hydroxide
  • the mask pattern layer 61 disposed on the electrode layer 40 and the insulating film 62 covering the side surface are removed as shown in FIG. 8(j) in step 3-7). steps can be performed. Both the material of the mask pattern layer 61 and the insulating film 62 disposed thereon may be SiO 2 , and may be removed through wet etching. For example, the wet etching may be performed using a buffer oxide etchant (BOE).
  • BOE buffer oxide etchant
  • a step of forming a protective film 50 on the side of a plurality of micro-nanofin LED pillars is further performed.
  • the protective film 50 may be formed by, for example, deposition as shown in FIG. 8(k), and may have a thickness of 10 to 100 nm, for example, 40 nm, and the material may be, for example, alumina.
  • an ALD (atomic layer deposition) method may be used as an example of the deposition.
  • the protective film 50 located on the remaining portions except for the side surfaces is removed by etching, for example, dry etching through ICP.
  • etching for example, dry etching through ICP.
  • FIG. 8(l) shows that the protective film 50 surrounds the entire side surface, the protective film 50 may not be formed on all or part of the remaining portions except for the photoactive layer on the side surface.
  • a step of separating the plurality of micro-nanopin LED pillars 52 from the LED wafer is performed.
  • the separation may be cut using a cutting mechanism or detachment using an adhesive film, and the present invention is not particularly limited thereto.
  • the manufacturing method of the micro-nanopin LED device 100 ′ with the polarization inducing layer 40 ′ is polarization induction instead of the electrode layer 40 compared to the manufacturing method of the micro-nanopin LED device 100 with the electrode layer 40 .
  • step (2) There is a difference only in step (2) in which the layer 40' is formed, and all other processes may be performed in the same manner.
  • Step (2) will be described in detail with reference to FIG. 9, the second conductive semiconductor of the LED wafer 51 as shown in FIG. 9(b), and FIGS. 9(c1) and 9(c2).
  • a step of forming the polarization inducing layer 40 ′ on the layer 30 is performed.
  • the polarization inducing layer 40 ′ may be specifically patterned so that regions having different electrical polarities are adjacent to each other on the second conductive semiconductor layer 30 of the LED wafer 51 .
  • step (2) includes 2-1) forming the first polarization inducing layer 41 on the second conductive semiconductor layer 30 (FIG.
  • Step (2) which is different from the manufacturing method shown in FIG. 8 will be described below, and the rest of the description of FIG. 9 replaces the description of FIG. 8 .
  • Step (2) is a step of forming the polarization inducing layer 40 ′ on the second conductive semiconductor layer 30 , and more specifically, it may be manufactured through the following subdivided steps.
  • the first polarization inducing layer 41 may be a conventional electrode layer formed on a semiconductor layer, and may be, for example, Cr, Ti, Ni, Au, ITO, etc., preferably ITO in terms of transparency.
  • the first polarization inducing layer 41 may be formed through a conventional method of forming an electrode, and may be formed by, for example, deposition through sputtering. For example, when ITO is used, it may be deposited to a thickness of about 150 nm, and may be further subjected to a rapid thermal annealing process after the deposition process. Since it can be appropriately adjusted in consideration of the thickness, material, etc. of the layer 41, the present invention is not particularly limited thereto.
  • step 2-2 a step of etching the first polarization inducing layer 41 in the thickness direction along a predetermined pattern is performed.
  • This step is a step of preparing a region in which the second polarization inducing layer 42 to be described later will be formed, taking into account the area ratio and arrangement of the first polarization inducing layer 41 and the second polarization inducing layer 42 in the device.
  • the pattern can be determined.
  • the pattern may be formed such that the first polarization inducing layer 41 and the second polarization inducing layer 42 are alternately arranged side by side, as can be seen in FIG. 9( d ). Since the pattern can be formed by appropriately applying a conventional photolithography method or a nanoimprinting method, a detailed description thereof will be omitted in the present invention.
  • the etching may be performed by employing an appropriate known etching method in consideration of the selected material of the first polarization inducing layer 41 .
  • the first polarization inducing layer 41 is ITO
  • it may be etched through wet etching.
  • the etched thickness may be etched up to the upper surface of the second conductive semiconductor layer 30 , that is, all of the ITO may be etched in the thickness direction, but is not limited thereto.
  • only a portion of the ITO is etched in the thickness direction, and the second polarization inducing layer 42 may be formed on the etched portion of the intaglio.
  • the first polarization inducing layer 41 and the second polarization inducing layer 42 which are ITO. ), it is pointed out that one end of the upper layer of the device may be formed in a stacked two-layer structure.
  • the second polarization inducing layer 42 is a material having a different electrical polarity from that of the selected first polarization inducing layer 41, and may be used without limitation in the case of a material used in a conventional LED, and may be, for example, a metal or a semiconductor. , specifically nickel or chromium.
  • a known method may be appropriately employed according to the material such as vapor deposition, so that the present invention is not particularly limited thereto.

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Abstract

본 발명은 제1 도전성 반도체층, 광활성층 및 제2 도전성 반도체층이 순차적으로 적층된 LED 웨이퍼를 준비하는 단계; LED 웨이퍼의 제2 도전성 반도체층 상에 전극층 또는 전기적 극성이 서로 상이한 영역이 인접하도록 패터닝된 분극유도층을 형성시키는 단계; 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 평면에 수직인 두께가 길이보다 작도록 LED 웨이퍼를 두께방향으로 식각하여 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계; 및 다수 개의 마이크로-나노핀 LED 기둥을 LED 웨이퍼로부터 분리시키는 단계;를 포함하는 마이크로-나노핀 LED 소자 제조방법에 관한 것이다. 본 발명에 따른 마이크로-나노 핀 LED 소자는 발광면적을 증가시키면서 표면에 노출된 광활성층 면적은 크게 줄여서 효율 저하를 방지 또는 최소화할 수 있다.

Description

마이크로-나노핀 LED 소자 및 이의 제조방법
본 발명은 LED 소자에 관한 것이며, 보다 구체적으로는 마이크로-나노핀 LED 소자 및 이의 제조방법에 관한 것이다.
마이크로 LED와 나노 LED는 우수한 색감과 높은 효율을 구현할 수 있고, 친환경적인 물질이므로 디스플레이의 핵심 소재로 사용되고 있다. 이러한 시장상황에 맞춰서 최근에는 새로운 나노로드 LED 구조나 새로운 제조공정에 의하여 쉘이 코팅된 나노 케이블 LED를 개발하기 위한 연구가 진행되고 있다. 더불어 나노로드 외부면을 피복하는 보호막의 고효율, 고안정성을 달성하기 위한 보호막 소재에 대한 연구나 후속 공정에 유리한 리간드 소재에 대한 연구개발도 진행되고 있다.
이러한 소재분야의 연구에 맞춰서 최근 대형화된 적색, 녹색, 청색 마이크로-LED 디스플레이 TV가 상용화 되었고, 향후에는 청색의 마이크로-LED나 나노-LED를 이용하여 구현된 청색 서브픽셀과 상기 청색의 LED를 통해 양자점을 발광시켜서 구현된 적색 및 녹색 서브픽셀을 통해 풀-컬러를 구현한 TV를 상용화할 예정이다. 더불어 적색, 녹색, 청색 나노-LED 디스플레이 TV 또한 상용화할 예정에 있다.
마이크로-LED 디스플레이는 고성능 특성과 이론적인 수명과 효율이 매우 길고 높은 장점을 가지나 8K 분해능을 갖는 디스플레이로 개발될 경우 거의 일억 개에 가까운 서브픽셀 각각에 적색 마이크로-LED, 녹색 마이크로-LED 및 청색 마이크로-LED를 일대일로 대응시켜야 하므로 마이크로-LED 디스플레이를 제조하는 pick place 기술로는 높은 단가와 높은 공정 불량률, 낮은 생산성을 고려할 때 공정기술의 한계로 스마트폰에서 TV에 이르는 진정한 의미의 고해상도 상용 디스플레이를 제조하기 어려운 실정이다. 더불어 나노-LED를 마이크로-LED와 같은 pick and place 기술로 서브픽셀에 낱개로 일일이 배치시키는 것은 더욱 어려운 실정이다.
이러한 난점을 극복하기 위하여 등록특허공보 제10-1436123호는 서브픽셀에 나노로드형 LED가 혼합된 용액을 투하한 뒤 두 정렬 전극 사이에 전계(electric field)를 형성시켜 나노로드형 LED 소자들을 전극 상에 자기 정렬시킴으로써 서브픽셀을 형성하는 공법을 통해 제조된 디스플레이를 개시한다. 그러나 사용된 나노로드형 LED는 광이 추출되는 면적이 적어 효율이 좋지 않아서 목적하는 효율을 발현하기 위해서는 많은 개수의 LED를 실장시켜야 하는 문제가 있고, 나노로드형 LED 자체의 결함발생 가능성이 높은 문제가 있다.
이에 대해 구체적으로 설명하면, 나노로드형 LED 소자는 LED 웨이퍼를 나노패턴공정과 드라이에칭/웻에칭을 혼합해서 top-down 방법으로 제조하거나 기판 위에 직접 bottom-up 방법으로 성장시키는 방법이 알려져 있다. 이러한 나노로드형 LED는 LED 장축이 적층방향 즉, p-GaN/InGaN 다중양자우물(MQW)/n-GaN 적층구조에서 각 층의 적층방향과 일치하므로 발광면적이 좁고, 발광면적이 좁기 때문에 상대적으로 표면결함이 효율 저하에 큰 영향을 미치며, 정자-정공의 재결합 속도를 최적화하기가 어려워서 발광효율이 원래 웨이퍼가 갖고 있던 효율보다 크게 낮아지는 문제가 있다.
따라서, 전계를 이용해서 소자를 쉽게 배열 할 수 있을 뿐만 아니라 발광면적이 넓고, 표면 결함에 의한 효율 저하가 최소화 또는 방지되며, 전자-정공의 재결합 속도가 최적화 되어 발광효율이 우수하고 높은 휘도를 갖는 새로운 LED 소재에 대한 개발이 시급한 실정이다.
본 발명은 상술한 문제점을 해결하기 위하여 고안된 것으로서, 발광면적을 증가시켜 고효율을 유지하고 휘도가 높은 마이크로-나노핀 LED 소자 및 이의 제조방법을 제공하는데 목적이 있다.
또한, 발광면적을 증가시키면서도 표면에 노출된 광활성층 두께는 줄여서 표면결함에 의한 효율 저하를 방지할 수 있는 마이크로-나노핀 LED 소자 및 이의 제조방법을 제공하는데 다른 목적이 있다.
또한, 전자 및 정공 속도의 불균일에 따른 전자-정공 재결합 효율 저하 및 이로 인한 발광 효율 저하를 최소화할 수 있는 마이크로-나노핀 LED 소자 및 이의 제조방법을 제공하는데 또 다른 목적이 있다.
나아가, 전계에 의해 전극 상에 소자를 자기정렬 시키는 공법에 매우 적합한 마이크로-나노핀 LED 소자 및 이의 제조방법을 제공하는데 다른 목적이 있다.
상술한 과제를 해결하기 위하여 본 발명은 (1) 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층이 순차적으로 적층된 LED 웨이퍼를 준비하는 단계, (2) 상기 LED 웨이퍼의 제2도전성 반도체층 상에 전극층 또는 전기적 극성이 서로 상이한 영역이 인접하도록 패터닝된 분극유도층을 형성시키는 단계, (3) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직인 두께가 상기 길이보다 작도록 LED 웨이퍼를 두께방향으로 식각하여 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계, 및 (4) 상기 다수 개의 마이크로-나노핀 LED 기둥을 상기 LED 웨이퍼로부터 분리시키는 단계를 포함하는 마이크로-나노핀 LED 소자 제조방법을 제공한다.
본 발명의 일 실시예에 의하면, 상기 (2) 단계에서 분극유도층은, 2-1) 제2도전성 반도체층 상에 제1분극유도층을 형성시키는 단계, 2-2) 상기 제1분극유도층을 소정의 패턴을 따라서 두께방향으로 식각하는 단계, 및 2-3) 식각된 음각의 부분에 제2분극유도층을 형성시키는 단계를 포함하는 형성될 수 있다.
또한, 상기 (3) 단계는 3-1) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면 형상을 갖도록 전극층 또는 분극유도층 상부면에 마스크 패턴층을 형성시키는 단계, 3-2) 상기 마스크 패턴층의 패턴을 따라서 두께방향으로 제1도전성 반도체층 일부 두께까지 식각하여 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계, 3-3) 각각의 마이크로-나노핀 LED 기둥의 노출된 측면을 피복하도록 절연피막을 형성시키는 단계, 3-4) 인접하는 마이크로-나노핀 LED 기둥 사이의 제1도전성 반도체층 상부면을 노출시키되 마이크로-나노핀 LED 기둥의 측면을 피복하는 절연피막은 제거되지 않도록 제1도전성 반도체층 상부에 형성된 절연피막 일부를 제거시키는 단계, 3-5) 노출된 제1도전성 반도체층 상부를 두께 방향으로 더 식각시켜서 제1도전성 반도체층 측면 일부가 노출된 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계, 3-6) 각각의 마이크로-나노핀 LED 기둥에서 노출된 제1도전성 반도체층의 너비 방향 양 측면으로부터 중앙쪽으로 제1도전성 반도체층을 식각시키는 단계 및 3-7) 전극층 또는 분극유도층 상부에 배치된 마스크 패턴층과 측면을 피복하는 절연피막을 제거시키는 단계를 포함할 수 있다.
또한, 상기 (3) 단계와 (4) 단계 사이에 (5) 다수 개의 마이크로-나노 핀 LED 기둥 측면에 보호피막을 형성시키는 단계를 더 포함할 수 있다.
또한, 상기 (4) 단계에서 분리된 마이크로-나노핀 LED 소자의 제1도전성 반도체층 하부면은 소정의 폭과 두께를 갖는 돌출부가 소자의 길이방향으로 형성될 수 있다.
또한, 본 발명은 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직한 두께가 상기 길이보다 작은 로드형의 소자로서, 두께방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층, 및 전극층 또는 분극유도층이 순차적으로 적층된 마이크로-나노핀 LED 소자를 제공한다.
본 발명의 일 실시예에 의하면, 상기 분극유도층은 소자의 길이방향 양 단의 전기적 극성이 서로 상이하도록 구성될 수 있다.
또한, 상기 길이는 1000 ~ 10000㎚이고, 두께는 100 ~ 3000㎚일 수 있다.
또한, 상기 너비는 두께보다 크거나 같을 수 있다.
또한, 상기 소자의 길이와 두께의 비는 3:1 이상일 수 있다.
또한, 상기 분극유도층은 소자의 길이방향을 따라서 인접 배치되며 전기적 극성이 서로 상이한 제1분극유도층과 제2분극유도층으로 이루어질 수 있다. 이때, 일예로 상기 제1분극유도층은 ITO이며, 제2분극유도층은 금속 또는 반도체일 수 있다.
또한, 상기 광활성층의 노출면을 피복하도록 상기 소자의 측면 상에 형성된 보호피막을 더 포함할 수 있다.
또한, 상기 마이크로-나노핀 LED 소자의 발광면적은 마이크로-나노핀 LED 소자 종단면 면적의 2배를 초과할 수 있다.
또한, 상기 마이크로-나노 핀 LED 소자는 전기장 유도배열을 통해서 LED 소자가 전극 상에 자가 정렬되어 구현되는 전계배열 어셈블리 용도일 수 있다.
또한, 상기 제1도전성 반도체층 및 제2도전성 반도체층 중 어느 하나는 p형 GaN반도체층을 포함하고, 다른 하나는 n형 GaN 반도체층을 포함하며, 상기 p형 GaN반도체층 두께는 10 ~ 350㎚, 상기 n형 GaN반도체층 두께는 100 ~ 3000㎚, 광활성층의 두께는 30 ~ 200㎚ 일 수 있다.
또한, 상기 마이크로-나노 핀 LED 소자의 제1도전성 반도체층 하부면에는 소정의 폭과 두께를 갖는 돌출부가 소자의 길이방향으로 형성될 수 있다.
또한, 상기 돌출부의 너비는 마이크로-나노핀 LED 소자 너비 대비 50% 이하의 길이를 갖도록 형성될 수 있다.
이하, 본 발명에서 사용한 용어에 대해 정의한다.
본 발명에 따른 구현예의 설명에 있어서, 각 층, 영역, 패턴 또는 구조물들이 기판, 각 층, 영역, 패턴들의 "위(on)", "상부", "상", "아래(under)", "하부", "하"에 형성되는 것으로 기재되는 경우에 있어, "위(on)", "상부", "상", "아래(under)", "하부", "하"는 "directly"와 "indirectly"의 의미를 모두 포함한다.
본 발명에 따른 마이크로-나노 핀 LED 소자는 종래의 로드형 LED 소자에 대비해 발광면적을 증가시켜 높은 휘도와 광효율을 달성하기에 유리하다. 또한 발광면적을 증가시키면서도 표면에 노출된 광활성층 면적은 크게 줄여서 표면결함에 의한 효율 저하를 방지 또는 최소화할 수 있다. 나아가 전자 및 정공 속도의 불균일에 따른 전자-정공 재결합 효율 저하 및 이로 인한 발광 효율 저하를 최소화할 수 있으며, 전계에 의해 전극 상에 소자를 자기정렬 시키는 공법에 매우 적합하기 때문에 디스플레이, 각종 광원의 소재로서 널리 응용될 수 있다.
도 1 내지 3은 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자의 사시도, X-X' 경계선에 따른 단면도, 및 Y-Y' 경계선에 따른 단면도이다.
도 4 내지 6은 본 발명의 다른 실시예에 의한 마이크로-나노핀 LED 소자의 사시도, X-X' 경계선에 따른 단면도, 및 Y-Y' 경계선에 따른 단면도이다
도 7a 및 7b는 각각 두께방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층이 적층된 제1로드형 소자의 모식도와 길이방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층이 적층된 제2로드형 소자의 모식도이다.
도 8 및 도 9는 본 발명의 여러 실시예에 의한 마이크로-나노핀 LED 소자 제조공정 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 6을 참조하여 설명하면, 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자(100,100')는 상호 수직하는 X, Y, Z축을 기준으로 X축 방향을 길이, Y축 방향을 너비, Z축 방향을 두께라고 할 때 길이가 장축되고, 두께가 단축이 되는 길이가 두께보다 큰 로드형의 소자이며, 두께방향으로 제1도전성 반도체층(10), 광활성층(20), 제2도전성 반도체층(30), 및 전극층(40) 또는 분극유도층(40')이 순차적으로 적층된 소자이다.
보다 구체적으로 마이크로-나노핀 LED 소자(100,100')는 길이와 너비로 이루어진 X-Y 평면에서 소정의 모양을 가지며, 상기 평면에 수직한 방향이 두께 방향이 되고, 두께 방향으로 LED 소자를 구성하는 각 층이 적층된다. 이러한 구조의 마이크로-나노핀 LED 소자(100,100')는 측면에 노출되는 부분의 광활성층(20) 두께를 얇게 하더라도 길이와 너비로 이루어진 평면을 통해서 보다 넓은 발광면적을 확보할 수 있는 이점이 있다. 또한, 이로 인해 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자(100,100')의 발광면적은 마이크로-나노핀 LED 소자 종단면의 면적의 2배를 초과하는 넓은 발광면적을 가질 수 있다. 여기서 종단면이란 길이방향인 X축 방향에 평행한 단면으로서, 너비가 일정한 소자의 경우 상기 X-Y 평면일 수 있다.
구체적으로 도 7a 및 도 7b를 참조하여 설명하면, 도 7a에 도시된 제1 로드형 소자(1)와 도 7b에 도시된 제2 로드형 소자(1')는 모두 제1도전성 반도체층(2), 광활성층(3) 및 제2도전성 반도체층(4)이 적층된 구조를 가지며, 길이(ℓ)와 두께(m)가 동일하고, 광활성층의 두께(h) 역시 동일한 로드형의 소자이다. 다만, 제1 로드형 소자(1)는 두께방향으로 제1도전성 반도체층(2), 광활성층(3) 및 제2도전성 반도체층(4)이 적층된 반면에 제2 로드형 소자(1')는 길이방향으로 각 층이 적층된 것에 구조적으로 차이가 있다.
이러한 두 소자(1,1')는 발광면적에 있어서 큰 차이가 있는데, 일예로, 길이(ℓ)를 4000㎚, 두께(m)를 600㎚, 광활성층(3) 두께(h)를 100㎚로 가정 시 발광면적에 해당하는 제1 로드형 소자(1)의 광활성층(3)의 겉넓이와 제2 로드형 소자(1')의 광활성층(3) 겉넓이 비는 6.42㎛2: 0.6597㎛2로, 마이크로-나노핀 LED 소자(1)의 발광면적이 9.84배 더 크다. 또한, 전체 광활성층의 발광 면적에서 외부로 노출된 광활성층(3)의 표면적의 비율은 제1 로드형 소자(1)가 제2 로드형 소자(1')와 비슷하지만, 증가된 광활성층(3)의 노출되지 않은 표면적 절대값이 훨씬 커지므로 노출된 표면적의 엑시톤에 미치는 영향은 훨씬 줄어들게 되므로, 마이크로-나노핀 LED 소자(1)가 수평배열 로드형 소자(1')비해서 표면결함이 엑시톤에 미치는 영향이 수평배열 소자(1')가 훨씬 작아지므로 발광효율 및 휘도에 있어서 마이크로-나노핀 LED 소자(1)가 수평배열 로드형 소자(1')에 대비해 현저히 우수하다고 평가할 수 있다. 더불어 제2 로드형 소자(1')의 경우 두께 방향으로 도전성 반도체층과 광활성층이 적층된 웨이퍼를 두께 방향으로 식각해 구현되는데, 결국 긴 소자 길이는 웨이퍼 두께에 대응하고, 소자의 길이를 증가시키기 위해서는 식각되는 깊이의 증가가 불가피한데 식각 깊이가 클수록 소자 표면의 결함발생 가능성이 높아지고, 결국 제2 로드형 소자(1')는 노출된 광활성층의 면적이 제1 로드형 소자(1)에 대비해 작더라도 표면 결함 발생가능성이 더 커서 표면 결함에 발생가능성 증가에 따른 발광효율 저하까지 고려했을 때 종국적으로 제1 로드형 소자(1)가 발광효율 및 휘도에 있어서 월등히 우수할 것으로 예상할 수 있다.
나아가 제1도전성 반도체층(2)과 제2도전성반도체층(4) 중 어느 하나에서 주입된 정공과, 다른 하나에서 주입된 전자의 이동거리는 제1로드형 소자(1)가 제2로드형 소자(1')에 대비해 짧고, 이로 인해 전자 및/또는 정공 이동 중 벽면의 결함에 의해서 포획될 확률이 적어져서 발광손실을 최소화할 수 있으며, 전자-정공 속도 불균형에 의한 발광손실 역시 최소화시키기에 유리할 수 있다. 또한, 제2로드형 소자(1')의 경우 원형 로드형 구조로 인한 강한 광 경로 거동이 발생하므로 전자-정공으로 생성된 광의 경로가 길이방향으로 공명을 하여 발광이 길이방향 양 끝단에서 발광하므로 소자가 누워서 배치되는 경우 강한 측면 발광 프로파일에 의해 전면 발광효율이 좋지 못한 반면에, 제1로드형 소자(1)의 경우 상부면과 하부면에서 발광하므로 우수한 전면 발광효율을 발현하는 이점이 있다.
본 발명의 마이크로-나노핀 LED 소자(100,100')는 상술한 제1 로드형 소자(1)와 같이 두께방향으로 도전성 반도체층(10,30)과 광활성층(20)을 적층시키고, 두께보다 길이를 더 길게 구현시킴으로써 보다 향상된 발광면적을 가질 수 있다. 나아가 노출되는 광활성층(20)의 면적이 다소 증가하더라도 두께가 길이보다 작은 형태의 로드형이기 때문에 식각되는 깊이가 얕아서 광활성층(20)의 노출된 표면에 결함이 발생할 가능성이 줄어들 수 있고, 이러한 결함으로 인한 발광효율 감소를 최소화 또는 방지하기에 유리하다.
상기 평면은 도 1에서는 직사각형을 도시했으나, 이에 제한되는 것은 아니며, 마름모, 평행사변형, 사다리꼴 등 일반적인 사각형의 형상에서부터 타원형 등에 이르기까지 제한 없이 채용될 수 있음을 밝혀둔다.
본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자(100,100')는 길이와 너비가 마이크로 또는 나노 단위의 크기를 갖는데, 일예로 마이크로-나노핀 LED 소자(100,100')의 길이는 1000 ~ 10000 ㎚일 수 있고, 너비는 250 ~ 1500㎚일 수 있다. 또한, 두께는 100 ~ 3000 ㎚일 수 있다. 상기 길이와 너비는 평면의 형상에 따라서 그 기준이 상이할 수 있고, 일예로 상기 평면이 마름모, 평행사변형일 경우 두 대각선 중 하나가 길이, 다른 하나가 너비일 수 있으며, 사다리꼴일 경우 높이, 윗변 및 밑변 중 긴 것이 길이, 긴 것에 수직한 짧은 것이 너비 일수 있다. 또는 상기 평면의 형상이 타원일 경우 타원의 장축이 길이, 단축이 너비일 수 있다.
이때, 마이크로-나노핀 LED 소자(100,100')의 길이와 두께의 비율은 3:1 이상, 보다 바람직하게는 6:1 이상으로 길이가 더 클 수 있으며, 이를 통해 전계를 통해 전극에 보다 용이하게 자기정렬 시킬 수 있는 이점이 있다. 만일 마이크로-나노핀 LED 소자(100,100')의 길이와 두께 비율이 3:1 미만으로 길이가 작아질 경우 전계를 통해서 소자를 전극 상에 자기정렬시키기 어려울 수 있고, 소자가 전극 상에서 고정이 되지 않아 공정 결함에 의해 생기는 전기적인 접촉 단락이 야기 될 우려가 있다. 다만, 길이와 두께의 비율은 15:1 이하일 수 있으며, 이를 통해 전계를 이용해 자기정렬 될 수 있는 돌림 힘에 대한 최적화 등 본 발명의 목적을 달성하는데 유리할 수 있다.
또한, 상기 마이크로-나노핀 LED 소자(100,100')의 너비는 두께보다 크거나 같을 수 있는데, 이를 통해 마이크로-나노핀 LED 소자(100,100')가 전계를 이용해 서로 다른 두 전극 상에 정렬될 때, 옆으로 누워서 정렬되는 것을 최소화 또는 방지할 수 있는 이점이 있다. 만일 마이크로-나노핀 LED 소자가 옆으로 누워서 정렬할 경우 일단과 타단이 서로 다른 두 전극에 각각 접촉하는 정렬 및 실장을 달성했다고 해도 전극에 소자의 측면에 노출된 광활성층이 전극과 접촉함에 따라서 발생하는 전기적 단락으로 인해서 발광되지 않아서 본연의 기능을 수행하지 못할 우려가 있다.
또한, 상기 마이크로-나노핀 LED 소자(100,100')는 길이방향 양단의 크기가 상이한 소자일 수 있으며, 일예로 길이인 높이가 윗변과 밑변보다 큰 등변 사다리꼴인 사각의 평면을 갖는 로드형 소자일 수 있고, 윗변과 밑변의 길이 차이에 따라서 결과적으로 소자의 길이방향 양 단에 축적되는 양전하와 음전하의 차이가 발생할 수 있고, 이를 통해 전계에 의해 자기정렬이 보다 용이할 수 있는 이점이 있다.
또한, 상기 마이크로-나노핀 LED 소자(100,100')의 제1도전성 반도체층(10) 하부면은 소정의 폭과 두께를 갖는 돌출부(11)가 소자의 길이방향으로 형성될 수 있다. 상기 돌출부(11)는 후술하는 제조방법에 대한 설명에서 구체적으로 설명하나, 웨이퍼를 두께방향으로 식각한 뒤, 식각된 LED 부분을 웨이퍼 상에서 떼어내기 위해서 식각된 LED 부분 하단부 양 측면에서부터 중앙부인 안쪽으로 수평방향으로 식각한 것에 기인해 생성될 수 있다. 상기 돌출부(11)는 마이크로-나노핀 LED 소자(100,100')의 전면 발광 추출에 대한 개선 기능을 수행하는데 도움을 줄 수 있다. 또한, 상기 돌출부(11)는 마이크로-나노핀 LED 소자(100,100')가 전극 상에 자기정렬 시, 돌출부(11)가 형성된 소자 일면에 대향하는 반대면이 전극 상에 위치하도록 정렬을 제어하는데 도움을 줄 수 있다. 나아가 상기 반대면이 전극 상에 위치한 뒤, 소자의 발광을 위해서는 돌출부(11)가 형성된 소자의 일면 상에 전극이 형성될 수 있는데, 상기 돌출부(11)는 형성되는 전극과 접촉면적을 증가시킴에 따라서 전극과 마이크로-나노핀 LED 소자(100,100') 간의 기계적 결합력을 개선시키기에 유리할 수 있다.
이때, 상기 돌출부(11)의 너비는 마이크로-나노핀 LED 소자(100,100') 너비의 50% 이하, 보다 바람직하게는 30%이하로 형성될 수 있고, 이를 통해 LED 웨이퍼 상에 식각된 마이크로-나노핀 LED 소자 부분의 분리가 보다 용이할 수 있다. 만일 마이크로-나노핀 LED 소자(100,100') 너비의 50%를 초과해서 돌출부가 형성되는 경우 LED 웨이퍼 상에서 식각된 마이크로-나노핀 LED 소자 부분이 용이하지 않을 수 있다. 또한, 목적한 부분이 아닌 부분에서 절단, 분리가 발생해 양산성 및/또는 품질이 저하될 수 있으며, 다수 개 생성된 마이크로-나노핀 LED 소자의 길이 및 품질 균일성이 저하될 우려가 있다. 한편, 돌출부(11)의 너비는 마이크로-나노핀 LED 소자(100,100') 너비의 10% 이상으로 형성될 수 있다. 만일 돌출부의 너비가 마이크로-나노핀 LED 소자(100,100') 너비의 10% 미만으로 형성될 경우 LED 웨이퍼 상에서 분리는 용이할 수 있으나, 후술하는 측면 식각 시(도 8(g)/도 8(i) 및 도 9(h)/도 9(i) 참조) 과도한 식각에 따라서 식각되지 않아야 할 제1도전성 반도체층(10)의 일부까지 식각될 우려가 있으며, 상술한 돌출부(11)에 따른 효과를 발현하지 못할 수 있다. 또한 습식 식각 용액에 의해 분리가 될 우려가 있으며, 강한 염기성질을 가지는 고위험성 식각 용액 내에 분산되어 있는 마이크로-나노핀 LED 소자(100)를 습식 식각 용액과 분리하여 세정해야 하는 문제가 발생할 수 있다. 한편, 상기 돌출부(11)의 두께는 제1도전성 반도체층 두께의 10 ~ 30%만큼의 두께를 가질 수 있으며, 이를 통해서 제1도전성 반도체층을 목적하는 두께 및 품질로 형성시킬 수 있으며, 상술한 돌출부(11)를 통한 효과를 발현하기에 보다 유리할 수 있다. 여기서 상기 제1도전성 반도체층(10)의 두께란 돌출부가 형성되지 않은 제1도전성 반도체층 하부면을 기준으로 한 두께를 의미한다.
구체적인 일예로 상기 돌출부(11)의 너비는 50 ~ 300㎚, 두께는 50 ~ 400㎚ 일 수 있다.
이하, 마이크로-나노핀 LED 소자(100,100')에 포함되는 각 층에 대해 설명한다.
마이크로-나노핀 LED 소자(100,100')는 제1도전성 반도체층(10)과 제2도전성 반도체층(30)을 포함한다. 사용되는 도전성 반도체층은 조명, 디스플레이 등에 사용되는 통상의 LED 소자에 채용된 도전성 반도체층인 경우 제한 없이 사용될 수 있다. 본 발명의 바람직한 일 실시예에 따르면, 상기 제1도전성 반도체층(10) 및 제2도전성 반도체층(30) 중 어느 하나는 n형 반도체층을 적어도 하나 포함하고, 다른 도전성 반도체층은 p형 반도체층을 적어도 하나 포함할 수 있다.
상기 제1도전성 반도체층(10)이 n형 반도체층을 포함하는 경우 상기 n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 어느 하나 이상이 선택될 수 있으며, 제1 도전성 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다. 본 발명의 바람직한 일구현예에 따르면 상기 제1도전성 반도체층(10)의 두께는 1 ~ 3㎛일 수 있으나 이에 제한되지 않는다.
상기 제2도전성 반도체층(30)이 p형 반도체층을 포함하는 경우 상기 p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 예컨대, InAlGaN, GaN, AlGaN, InGaN, AlN, InN등에서 어느 하나 이상이 선택될 수 있으며, 제 2도전성 도펀트(예: Mg)가 도핑될 수 있다. 본 발명의 바람직한 일구현예에 따르면, 상기 제2 도전성 반도체층(30)의 두께는 0.01 ~ 0.30㎛일 수 있으나 이에 제한되지 않는다.
본 발명의 일 실시예에 의하면, 상기 제1도전성 반도체층(10) 및 제2도전성 반도체층(30) 중 어느 하나는 p형 GaN 반도체층을 포함하고, 다른 하나는 n형 GaN 반도체층을 포함하며, 상기 p형 GaN 반도체층 두께는 10 ~ 350 ㎚, 상기 n형 GaN 반도체층 두께는 1000 ~ 3000 ㎚일 수 있고, 이를 통해서 p형 GaN 반도체층으로 주입된 정공과 n형 GaN 반도체층으로 주입된 전자의 이동거리가 도 4b와 같이 길이방향으로 반도체층과 광활성층이 적층된 로드형 소자에 대비해 짧아지고, 이로 인해 이동 중 벽면의 결함에 의해서 전자 및/또는 정공이 포획될 확률이 적어져 발광손실을 최소화할 수 있으며, 전자-정공 속도 불균형에 의한 발광손실 역시 최소화시키기에 유리할 수 있다.
다음으로 상기 광활성층(20)은 제1도전성 반도체층(10) 상부에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 광활성층(20)은 조명, 디스플레이 등에 사용되는 통상의 LED 소자에 포함되는 광활성층인 경우 제한 없이 사용될 수 있다. 상기 광활성층(20)의 위 및/또는 아래에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 도전성 도펀트가 도핑된 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 광활성층(20)으로 이용될 수 있다. 이러한 광활성층(20)은 소자에 전계를 인가하였을 때, 광활성층 위, 아래에 각각 위치하는 도전성 반도체층으로부터 광활성층으로 이동하는 전자와 정공이 광활성층에서 전자-정공 쌍의 결합이 발생하고 이로 인해 발광하게 된다. 본 발명의 바람직한 일 실시예에 따르면 상기 광활성층(20)의 두께는 30 ~ 300 ㎚일 수 있으나 이에 제한되지 않는다.
다음으로 상술한 제2도전성 반도체층(30) 상에는 도 1 내지 도 3에 도시된 것과 같이 전극층(40)이 형성되거나, 도 4 내지 도 6에 도시된 것과 같이 분극유도층(40')이 형성될 수 있다.
전극층(40)이 형성되는 경우에 대해서 먼저 설명하면, 상기 전극층(40)은 조명, 디스플레이 등에 사용되는 통상의 LED 소자에 포함되는 전극층의 경우 제한 없이 사용될 수 있다. 상기 전극층(40)은 Cr, Ti, Al, Au, Ni, ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합한 재질이 사용될 수 있으나 바람직하게는 발광손실을 최소화하기 위해 투명한 재질일 수 있으며, 이에 일예로 ITO일 수 있다. 또한 전극층(40)의 두께는 50 ~ 500㎚일 수 있으나 이에 제한되지 않는다.
또한, 분극유도층(40')이 형성되는 경우에 대해서 설명하면, 상기 분극유도층(40')은 마이크로-나노 핀 LED 소자(100')의 길이방향 양 단이 서로 상이한 전기적 극성을 갖도록 함으로써 전계에 의한 자기정렬을 보다 용이하게 달성할 수 있는 층인 동시에, 금속 등의 재질을 사용할 경우 도전성을 높여줘서 전극층으로써 기능을 겸할 수 있다. 상기 분극유도층(40')은 소자 길이방향 일단 측에 제1분극유도층(41)이 배치되며, 타단 측에 제2분극유도층(42)이 배치될 수 있고, 이때, 상기 제1분극유도층(41)과 제2분극유도층(42)은 전기적 극성이 서로 상이할 수 있다. 일예로 상기 제1분극유도층(41)은 ITO이며, 제2분극유도층(42) 금속 또는 반도체일 수 있다. 또한, 상기 분극유도층(40')의 두께는 50 ~ 500㎚일 수 있으나 이에 제한되지 않는다. 상기 제1분극유도층(41)과 제2분극유도층(42)은 제2도전성 반도체층(30)의 상부면을 2등분 하여 동일한 면적으로 배치될 수 있으나 이에 제한되는 것은 아니며, 제1분극유도층(41)과 제2분극유도층(42) 중 어느 하나가 더 큰 면적으로 배치될 수도 있다.
상술한 제1도전형 반도체층(10), 광활성층(20), 제2도전성 반도체층(30), 및 전극층(40) 또는 분극유도층(40')은 마이크로-나노핀 LED소자(100,100')의 최소 구성 요소로 포함될 수 있고, 각 층의 위/아래에 다른 형광체층, 활성층, 반도체층, 정공 블록층 및/또는 전극층을 더 포함할 수도 있다.
한편, 본 발명의 일 실시예에 의하면, 상기 광활성층(20)의 노출면을 피복하도록 상기 마이크로-나노핀 LED 소자(100,100')의 측면 상에 형성된 보호피막(50)을 더 포함할 수 있다. 상기 보호피막(50)은 광활성층(20)의 노출면을 보호하기 위한 막으로서, 적어도 광활성층(20)의 노출면을 모두 피복하고, 일예로 마이크로-나노핀 LED 소자(100,100')의 양 측면과, 전단면 및 후단면을 모두 피복할 수 있다. 상기 보호피막(50)은 바람직하게는 질화규소(Si3N4), 이산화규소(SiO2), 산화알루미늄(Al2O3), 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화이트륨(Y2O3), 이산화티타늄(TiO2), 질화알루미늄(AlN) 및 질화갈륨(GaN) 중 어느 하나 이상을 포함할 수 있으며, 보다 바람직하게는 상기 성분으로 이루어지나 투명할 수 있으며, 다만 이에 한정되지 않는다. 본 발명의 바람직한 일 실시예에 따르면 상기 보호피막의 두께는 5nm ~ 100nm 일 수 있으나 이에 제한되지 않는다.
상술한 본 발명의 일 실시예에 의한 마이크로-나노핀 LED 소자(100,100')는 전기장 유도배열을 통해서 LED 소자가 전극 상에 자가정렬되어 구현되는 전계배열 어셈블리 용도에 적합할 수 있다. 상기 전계배열 어셀블리는 전극에 전압을 이용해서 형성되는 전계를 이용해서 소자를 전극 상에 배치하는 공법으로 구현된 어셈블리로서, 이에 대한 구체적인 설명은 본 발명의 발명자에 의한 등록특허공보 제10-1490758호, 제10-1436123호가 본 발명의 참조로 삽입된다.
상술한 마이크로-나노핀 LED 소자(100,100')는 후술되는 제조방법으로 제조될 수 있으나, 이에 제한되는 것은 아니다.
도 8 및 도 9를 참조하여 설명하면, 마이크로-나노핀 LED 소자(100,100')는 (1) 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)이 순차적으로 적층된 LED 웨이퍼(51)를 준비하는 단계, (2) 상기 LED 웨이퍼(51)의 제2도전성 반도체층(30) 상에 전극층(40) 또는 전기적 극성이 서로 상이한 영역이 인접하도록 패터닝된 분극유도층(40')을 형성시키는 단계, (3) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직인 두께가 상기 길이보다 작도록 LED 웨이퍼(51)를 두께방향으로 식각하여 다수 개의 마이크로-나노핀 LED 기둥(52)을 형성시키는 단계, 및 (4) 상기 다수 개의 마이크로-나노핀 LED 기둥(52)을 상기 LED 웨이퍼(51)로부터 분리시키는 단계를 포함하여 제조될 수 있다.
도 8을 참조하여 제2도전성 반도체층(30) 상에 전극층(40)이 형성되는 마이크로-나노핀 LED 소자(100)의 제조방법에 대해서 설명하면, 본 발명의 (1) 단계로서 기판(미도시) 상에 제1도전성 반도체층(10), 광활성층(20) 및 제2도전성 반도체층(30)이 순차적으로 적층된 LED 웨이퍼(51)를 준비하는 단계를 수행한다.
상기 LED 웨이퍼(51)에 구비되는 각 층에 대한 설명은 상술한 것과 같으므로 구체적인 설명은 생략하며, 설명되지 않은 부분을 중심으로 설명한다.
먼저 LED 웨이퍼(51) 내 상기 제1도전성 반도체(10)의 두께는 상술한 마이크로-나노핀 LED 소자(100)에서의 제1도전성 반도체층(10)의 두께보다 두꺼울 수 있다. 또한, 상기 LED 웨이퍼(51) 내 각 층은 c-plane 결정구조를 가질 수 있다.
상기 LED 웨이퍼(51)는 세정공정을 거친 것일 수 있고, 세정공정은 통상적인 웨이퍼의 세정용액과 세정공정을 적절히 채용할 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다. 상기 세정용액은 일예로 이소프로필알코올, 아세톤 및 염산일 수 있으나 이에 제한되는 것은 아니다.
다음으로 본 발명의 (2) 단계로서, 도 8(b)와 같이 상기 LED 웨이퍼(51)의 제2도전성 반도체층(30) 상에 전극층(40)을 형성시키는 단계를 수행한다. 상기 전극층(40)은 반도체층 상에 전극을 형성하는 통상적인 방법을 통해 형성될 수 있으며, 일 예로 스퍼터링을 통한 증착으로 형성될 수 있다. 상기 전극층(40)의 재질은 상술한 것과 같이 일예로 ITO일 수 있으며, 약 150㎚의 두께로 형성될 수 있다. 상기 전극층(40)은 증착공정 후 급속 열처리(rapid thermal annealing) 공정을 더 거칠 수 있으며, 일예로 600℃, 10분간 처리될 수 있으나 전극층의 두께, 재질 등을 고려하여 적절히 조정할 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다.
다음으로 본 발명의 (3) 단계로서, 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직인 두께가 상기 길이보다 작도록 LED 웨이퍼(51)를 두께방향으로 식각하여 다수 개의 마이크로-나노핀 LED 기둥(52)을 형성시키는 단계를 수행한다.
상기 (3) 단계는 구체적으로 3-1) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 소정의 모양을 가지는 평면이도록 전극층(40) 상부면에 마스크 패턴층(61)을 형성시키는 단계(도 8(c)), 3-2) 마스크 패턴층(61)의 패턴을 따라서 두께방향으로 제1도전성 반도체층(10) 일부 두께까지 식각하여 다수 개의 마이크로-나노핀 LED 기둥(52)을 형성시키는 단계(도 8(d)), 3-3) 각각의 마이크로-나노핀 LED 기둥(52)의 노출된 측면을 피복하도록 절연피막(62)을 형성시키는 단계(도 8(e)), 3-4) 인접하는 마이크로-나노핀 LED 기둥(52) 사이의 제1도전성 반도체층(10) 상부면(도 8(f)의 A 부분)을 노출시키되 마이크로-나노핀 LED 기둥(52)의 측면을 피복하는 절연피막은 제거되지 않도록 노출되도록 제1도전성 반도체층(10) 상부에 형성된 절연피막(62) 일부를 제거시키는 단계(도 8(f)), 3-5) 노출된 제1도전성 반도체층 상부(도 8(f)의 A 부분)를 두께방향으로 더 식각시켜서 제1도전성 반도체층(10) 측면 일부(도 8(g)의 B 부분)가 노출된 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계(도 8(g)), 3-6) 각각의 마이크로-나노핀 LED 기둥에서 노출된 상기 제1도전성 반도체층(10)이 너비 방향 양 측면으로부터 중앙쪽인 측면으로 제1도전성 반도체층(10)을 식각시키는 단계(도 8(i)), 및 3-7) 전극층(40) 상부에 배치된 마스크 패턴층(61)과 측면을 피복하는 절연피막(62)을 제거시키는 단계(도 8(j))를 포함하여 수행될 수 있다.
먼저, 3-1) 단계로서 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 소정의 모양을 가지는 평면이도록 전극층(40) 상부면에 마스크 패턴층(61)을 형성시키는 단계(도 8(c))를 수행할 수 있다.
상기 마스크 패턴층(61)은 구현되는 LED 소자의 목적하는 평면 형상이 되도록 패터닝된 층으로서 LED 웨이퍼 식각 시 사용되는 공지된 방법 및 재질로 형성될 수 있다. 상기 마스크 패턴층(61)은 일예로 SiO2 하드 마스크 패턴층일 수 있다. SiO2 하드 마스크 패턴층을 형성시키는 방법을 간략히 설명하면, 전극층(40) 상에 패터닝되지 않은 SiO2 하드 마스크층을 형성하는 단계, 상기 SiO2 하드 마스크층 상에 금속층을 형성하는 단계, 상기 금속층 상에 소정의 패턴을 형성시키는 단계, 상기 패턴을 따라서 두께방향으로 상기 금속층과 SiO2 하드 마스크층을 식각시키는 단계, 및 금속층을 제거하는 단계를 통해 형성될 수 있다.
상기 마스크층은 마스크 패턴층(61)의 유래가 되는 층으로써 일예로 SiO2는 증착을 통해서 형성될 수 있다. 상기 마스크층의 두께는 0.5 ~ 3㎛로 형성될 수 있으며, 일예로 1.2㎛로 형성될 수 있다. 또한, 상기 금속층은 일예로 알루미늄층일 수 있고, 상기 알루미늄층은 증착을 통해서 형성될 수 있다. 형성된 금속층 상에 형성되는 소정의 패턴은 마스크 패턴층의 패턴을 구현하기 위한 것으로써, 통상적인 방법으로 형성된 패턴일 수 있다. 일예로 상기 패턴은 감광성 물질을 이용한 포토리소그래피를 통해서 형성되거나 또는 공지된 나노 임프린팅 공법, 레이저 간섭 리소그래피, 전자빔 리소그래피 등을 통해서 형성된 패턴일 수 있다. 이후 형성된 패턴을 따라서 금속층과 SiO2 하드 마스크층을 식각시키는 단계를 수행하는데, 일예로 상기 금속층은 ICP(inductively coupled plasma: 유도 결합 플라즈마), SiO2 하드 마스크층이나 임플린팅된 폴리머층은 RIE(reactive ion etching: 반응성 이온 에칭)와 같은 건식식각법을 이용해 식각될 수 있다.
다음으로 식각된 SiO2 하드 마스크층 상부에 존재하는 금속층, 기타 감광성물질층 또는 임프린트 공법에 따라 남아 있는 폴리머층을 제거하는 단계를 수행할 수 있다. 상기 제거는 재질에 따라 통상적인 습식식각이나 건식 식각 방법을 통해서 수행할 수 있고, 본 발명은 이에 대한 구체적인 설명은 생략한다.
도 8(c)는 전극층(40) 상에 SiO2 하드 마스크층(61)이 패터닝된 평면도로서, 이후 3-2) 단계로 도 8 (d)와 같이 상기 패턴을 따라서 LED 웨이퍼(51) 두께방향으로 제1도전성 반도체층(10) 일부 두께까지 식각하여 다수 개의 마이크로-나노핀 LED 기둥(52)을 형성시키는 단계를 수행할 수 있다. 상기 식각은 ICP와 같은 통상적인 건식식각법을 통해서 수행할 수 있다.
이후 3-3) 단계로 도 8(e)와 같이 각각의 마이크로-나노핀 LED 기둥(52)의 노출된 측면을 피복하도록 절연피막(62)을 형성시키는 단계를 수행할 수 있다. 측면에 피복되는 절연피막(62)은 증착을 통해서 형성될 수 있고, 그 재질은 일예로 SiO2일 수 있으나 이에 제한되는 것은 아니다. 상기 절연피막(62)은 측면 마스크층으로서 기능하며, 구체적으로 도 8(i)와 같이 마이크로-나노핀 LED 기둥(52)을 분리시키기 위해 제1도전성 반도체층(10)의 측면부분(도 8(g)의 B 부분)을 측면방향으로 식각하는 공정에서 마이크로-나노핀 LED 소자(100)의 제1반도체층(10)이 될 부분이 식각되지 않도록 하고, 식각공정에 따른 손상을 방지하는 기능을 수행한다. 상기 절연피막(62)은 두께가 100 ~ 600㎚일 수 있으나 이에 제한되는 것은 아니다.
다음으로 3-4) 단계로서 도 8(f)와 같이 인접하는 마이크로-나노핀 LED 기둥(52) 사이의 제1도전성 반도체층(10) 상부면(도 8(f)의 A)을 노출시키되, 마이크로-나노핀 LED 기둥(52)의 측면을 피복하는 절연피막(62)은 제거되지 않도록 제1도전성 반도체층(10) 상부에 형성된 절연피막(62) 일부를 제거시키는 단계를 수행할 수 있다. 상기 절연피막(62)의 제거는 재질을 고려해 적절한 에칭법을 통해 수행될 수 있고, 일예로 SiO2인 절연피막(62)은 RIE와 같은 건식식각을 통해서 제거될 수 있다.
다음으로 3-5) 단계로서, 도 8(g)와 같이 노출된 제1도전성 반도체층(10) 상부(도 8(f)의 A)를 두께 방향으로 더 식각시켜서 제1도전성 반도체층(10) 측면 일부가 노출된 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계를 수행한다. 상술한 것과 같이 제1도전성 반도체층(10)의 노출된 측면부분(B)은 후술하는 단계에서 기판에 수평한 방향으로 측면 식각이 이루어질 부분으로서, 제1도전성 반도체층(10)을 두께방향으로 더 식각하는 공정은 일예로 ICP와 같은 건식식각법에 의할 수 있다.
이후 3-6) 단계로 도 8(i)와 같이 측면이 노출된 상기 제1도전성 반도체층 부분(도 8(g)의 B)을 기판에 수평한 방향으로 측면식각시키는 단계를 수행할 수 있다. 상기 측면식각은 습식에칭을 통해 수행될 수 있고, 일예로 상기 습식식각은 수산화테트라메틸암모늄(TMAH) 용액을 이용해 60 ~ 100℃의 온도로 수행될 수 있다.
이후 측면방향으로 습식식각이 이루어진 뒤, 3-7) 단계로 도 8(j)와 같이 전극층(40) 상부에 배치된 마스크 패턴층(61)과 측면을 피복하는 절연피막(62)을 제거시키는 단계를 수행할 수 있다. 상부에 배치된 마스크 패턴층(61)과 절연피막(62)의 재질은 모두 SiO2일 수 있으며, 습식식각을 통해 제거될 수 있다. 일예로 상기 습식식각은 BOE(Buffer oxide etchant)를 이용하여 수행될 수 있다.
본 발명의 일 실시예에 의하면, 상술한 (3) 단계와 (4) 단계 사이에 (5) 단계로서, 다수 개의 마이크로-나노핀 LED 기둥 측면에 보호피막(50)을 형성시키는 단계를 더 수행할 수 있다. 상기 보호피막(50)은 도 8(k)와 같이 일예로 증착을 통해서 형성될 수 있고, 두께는 10 ~ 100㎚, 일예로 40㎚로 형성될 수 있으며, 재질은 일예로 알루미나일 수 있다. 알루미나를 사용할 경우 상기 증착의 일예로 ALD(원자층 증착) 공법을 사용할 수 있다. 또한, 증착된 보호피막(50)을 다수 개의 마이크로-나노핀 LED 기둥 측면에만 형성되게 하기 위해서 측면을 제외한 나머지 부분에 위치하는 보호피막(50)은 식각, 일예로 ICP를 통한 건식식각법으로 제거될 수 있다. 한편, 도 8(l)은 상기 보호피막(50)이 측면 전체를 둘러싸는 것과 같이 도시했으나, 측면에서 광활성층을 제외한 나머지 부분 전부 또는 일부에는 상기 보호피막(50)이 형성되지 않을 수 있음을 밝혀둔다.
다음으로 본 발명에 따른 (4) 단계로서, 도 8(m)과 같이 상기 다수 개의 마이크로-나노핀 LED 기둥(52)을 상기 LED 웨이퍼로부터 분리시키는 단계를 수행한다. 상기 분리는 절단기구를 이용한 컷팅 또는 접착성 필름을 이용한 탈리일 수 있으며, 본 발명은 이에 대해 특별히 한정하지 않는다.
또한, 도 9를 참조하여 제2도전성 반도체층(30) 상에 분극유도층(40')이 형성된 마이크로-나노핀 LED 소자(100')를 제조하는 방법에 대해서 설명한다.
분극유도층(40')이 형성된 마이크로-나노핀 LED 소자(100')의 제조방법은 전극층(40)이 형성된 마이크로-나노핀 LED 소자(100)의 제조방법과 대비해 전극층(40) 대신 분극유도층(40')이 형성되는 (2) 단계만 차이가 있고, 나머지 공정은 모두 동일하게 수행하여 제조할 수 있다.
도 9를 참조하여 (2) 단계에 대해서 구체적으로 설명하면, 도 9(b), 및 도9(c1)과 도 9(c2)에 도시된 것과 같이 상기 LED 웨이퍼(51)의 제2도전성 반도체층(30) 상에 분극유도층(40')을 형성시키는 단계를 수행한다. 상기 분극유도층(40')은 구체적으로 상기 LED 웨이퍼(51)의 제2도전성 반도체층(30) 상에 전기적 극성이 서로 상이한 영역이 인접하도록 패터닝된 것일 수 있다. 더욱 구체적으로 상기 (2) 단계는 2-1) 제2도전성 반도체층(30) 상에 제1분극유도층(41)을 형성시키는 단계(도 9(b)), 2-2) 상기 제1분극유도층(41)을 소정의 패턴을 따라서 두께방향으로 식각하는 단계(미도시) 및 2-3) 식각된 음각의 부분에 제2분극유도층(42)을 형성시키는 단계(도 9(c1) 및 도 9(c2))를 포함하여 수행될 수 있다. 도 8에 도시된 제조방법과 대비하여 차이가 있는 (2) 단계에 대해 이하 설명하며, 도 9의 나머지 설명은 도 8에 대한 설명에 갈음한다.
상기 (2) 단계는 제2도전성 반도체층(30) 상에 분극유도층(40')을 형성시키는 단계이며, 보다 구체적으로 하기의 세분화된 단계를 거쳐서 제조될 수 있다.
먼저 2-1) 단계로서, 제2도전성 반도체층(30) 상에 제1분극유도층(41)을 형성시키는 단계(도 9(b))를 수행한다. 상기 제1분극유도층(41)은 반도체층 상에 형성되는 통상의 전극층일 수 있고, 일예로 Cr, Ti, Ni, Au, ITO 등일 수 있고, 바람직하게는 투명성 측면에서 ITO일 수 있다. 제1분극유도층(41)은 전극을 형성하는 통상적인 방법을 통해 형성될 수 있으며, 일 예로 스퍼터링을 통한 증착으로 형성될 수 있다. 일예로 ITO가 사용될 경우, 약 150㎚의 두께로 증착될 수 있고, 증착공정 후 급속 열처리(rapid thermal annealing) 공정을 더 거칠 수 있으며, 일예로 600℃, 10분간 처리될 수 있으나 제1분극유도층(41)의 두께, 재질 등을 고려하여 적절히 조절할 수 있으므로 본 발명은 이에 대해 특별히 한정하지 않는다.
다음으로 2-2) 단계로서 상기 제1분극유도층(41)을 소정의 패턴을 따라서 두께방향으로 식각하는 단계를 수행한다. 당해 단계는 후술하는 제2분극유도층(42)이 형성될 영역을 마련하는 단계로서, 소자 내 제1분극유도층(41)과 제2분극유도층(42)의 면적비율, 배치 형태를 고려해서 상기 패턴이 결정될 수 있다. 일예로 상기 패턴은 도 9(d)에서 확인할 수 있듯이 제1분극유도층(41)과 제2분극유도층(42)이 나란하게 교호적으로 배치되도록 형성될 수 있다. 상기 패턴은 통상적인 포토리소그래피 공법이나 나노임프린팅 공법 등을 적절히 응용해 형성시킬 수 있으므로 본 발명은 이에 대한 구체적 설명은 생략한다.
상기 식각은 선택되는 제1분극유도층(41)의 재질을 고려해 적절한 공지된 식각방법을 채용하여 수행될 수 있다. 일예로 상기 제1분극유도층(41)이 ITO일 경우 습식식각을 통해 식각될 수 있다. 이때 식각되는 두께는 제2도전성 반도체층(30) 상부면까지 식각 즉, 두께방향으로 ITO가 모두 식각될 수 있으나 이에 제한되는 것은 아니다. 구체적으로 두께방향으로 ITO 일부만 식각되고, 식각된 음각의 부분에 제2분극유도층(42)이 형성될 수 있으며, 이 경우 ITO인 제1분극유도층(41)과 제2분극유도층(42)이 적층된 2층 구조로 소자의 일단 상부층이 형성될 수도 있음을 밝혀둔다.
다음으로 2-3) 단계로서, 2-3) 식각된 음각의 부분에 제2분극유도층(42)을 형성시키는 단계(도 9(c1) 및 도 9(c2))를 수행할 수 있다. 상기 제2분극유도층(42)은 선택된 제1분극유도층(41)과 전기적 극성이 상이한 재질이면서, 통상적인 LED에 사용되는 물질의 경우 제한 없이 사용할 수 있으며, 일 예로 금속 또는 반도체일 수 있고, 구체적으로 니켈이나 크롬일 수 있다. 이들의 형성방법은 증착 등 재질에 맞춰 공지된 방법을 적절히 채용할 수 있어서 본 발명은 이에 대해 특별히 한정하지 않는다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.

Claims (16)

  1. (1) 제1도전성 반도체층, 광활성층 및 제2도전성 반도체층이 순차적으로 적층된 LED 웨이퍼를 준비하는 단계;
    (2) 상기 LED 웨이퍼의 제2도전성 반도체층 상에 전극층 또는 전기적 극성이 서로 상이한 영역이 인접하도록 패터닝된 분극유도층을 형성시키는 단계;
    (3) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직인 두께가 상기 길이보다 작도록 LED 웨이퍼를 두께방향으로 식각하여 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계; 및
    (4) 상기 다수 개의 마이크로-나노핀 LED 기둥을 상기 LED 웨이퍼로부터 분리시키는 단계;를 포함하는 마이크로-나노핀 LED 소자 제조방법.
  2. 제1항에 있어서, 상기 (2) 단계에서 분극유도층은,
    2-1) 제2도전성 반도체층 상에 제1분극유도층을 형성시키는 단계;
    2-2) 상기 제1분극유도층을 소정의 패턴을 따라서 두께방향으로 식각하는 단계; 및
    2-3) 식각된 음각의 부분에 제2분극유도층을 형성시키는 단계;를 포함하는 형성되는 마이크로-나노 핀 LED 소자 제조방법.
  3. 제1항에 있어서, 상기 (3) 단계는
    3-1) 낱 개의 소자가 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면 형상을 갖도록 전극층 또는 분극유도층 상부면에 마스크 패턴층을 형성시키는 단계;
    3-2) 상기 마스크 패턴층의 패턴을 따라서 두께방향으로 제1도전성 반도체층 일부 두께까지 식각하여 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계;
    3-3) 각각의 마이크로-나노핀 LED 기둥의 노출된 측면을 피복하도록 절연피막을 형성시키는 단계;
    3-4) 인접하는 마이크로-나노핀 LED 기둥 사이의 제1도전성 반도체층 상부면을 노출시키되 마이크로-나노핀 LED 기둥의 측면을 피복하는 절연피막은 제거되지 않도록 제1도전성 반도체층 상부에 형성된 절연피막 일부를 제거시키는 단계;
    3-5) 노출된 제1도전성 반도체층 상부를 두께 방향으로 더 식각시켜서 제1도전성 반도체층 측면 일부가 노출된 다수 개의 마이크로-나노핀 LED 기둥을 형성시키는 단계;
    3-6) 각각의 마이크로-나노핀 LED 기둥에서 노출된 제1도전성 반도체층의 너비 방향 양 측면으로부터 중앙쪽으로 제1도전성 반도체층을 식각시키는 단계; 및
    3-7) 전극층 또는 분극유도층 상부에 배치된 마스크 패턴층과 측면을 피복하는 절연피막을 제거시키는 단계;를 포함하는 것을 특징으로 하는 마이크로-나노핀 LED 소자 제조방법.
  4. 제1항에 있어서,
    상기 (3) 단계와 (4) 단계 사이에
    (5) 다수 개의 마이크로-나노핀 LED 기둥 측면에 보호피막을 형성시키는 단계;를 더 포함하는 것을 특징으로 하는 마이크로-나노핀 LED 소자 제조방법.
  5. 제1항에 있어서,
    상기 (4) 단계에서 분리된 마이크로-나노핀 LED 소자의 제1도전성 반도체층 하부면은 소정의 폭과 두께를 갖는 돌출부가 소자의 길이방향으로 형성된 것을 특징으로 하는 마이크로-나노핀 LED 소자 제조방법.
  6. 나노 또는 마이크로 크기인 길이와 너비를 갖는 평면을 가지며, 상기 평면에 수직한 두께가 상기 길이보다 작은 로드형의 소자로서, 두께방향으로 제1도전성 반도체층, 광활성층, 제2도전성 반도체층, 및 전극층 또는 분극유도층이 순차적으로 적층된 마이크로-나노핀 LED 소자.
  7. 제6항에 있어서,
    상기 분극유도층은 소자의 길이방향 양 단의 전기적 극성이 서로 상이하도록 구성된 마이크로-나노핀 LED 소자.
  8. 제6항에 있어서,
    상기 길이는 1000 ~ 1000㎚이고, 두께는 100 ~ 3000㎚인 것을 특징으로 하는 마이크로-나노핀 LED 소자.
  9. 제6항에 있어서,
    상기 소자의 길이와 두께의 비는 3:1 이상인 것을 특징으로 하는 마이크로-나노핀 LED 소자.
  10. 제6항에 있어서,
    상기 분극유도층은 소자의 길이방향을 따라서 인접 배치되며 전기적 극성이 서로 상이한 제1분극유도층과 제2분극유도층으로 이루어지는 마이크로-나노핀 LED 소자.
  11. 제10항에 있어서,
    상기 제1분극유도층은 ITO이며, 제2분극유도층은 금속 또는 반도체인 것을 특징으로 하는 마이크로-나노 핀 LED 소자.
  12. 제6항에 있어서,
    상기 마이크로-나노핀 LED 소자의 발광면적은 마이크로-나노핀 LED 소자 종단면 면적의 2배를 초과하는 것을 특징으로 하는 마이크로-나노핀 LED 소자.
  13. 제6항에 있어서,
    상기 마이크로-나노핀 LED 소자는 전기장 유도배열을 통해서 LED 소자가 전극 상에 자가 정렬되어 구현되는 전계배열 어셈블리 용도인 것을 특징으로 하는 마이크로-나노핀 LED 소자.
  14. 제6항에 있어서,
    상기 제1도전성 반도체층 및 제2도전성 반도체층 중 어느 하나는 p형 GaN반도체층을 포함하고, 다른 하나는 n형 GaN 반도체층을 포함하며,
    상기 p형 GaN반도체층 두께는 10 ~ 350 ㎚, 상기 n형 GaN반도체층 두께는 100 ~ 3000 ㎚, 광활성층의 두께는 30 ~ 200 ㎚인 것을 특징으로 하는 마이크로-나노핀 LED 소자.
  15. 제6항에 있어서,
    상기 마이크로-나노핀 LED 소자의 제1도전성 반도체층 하부면은 소정의 너비와 두께를 갖는 돌출부가 소자의 길이방향으로 형성된 것을 특징으로 하는 마이크로-나노핀 LED 소자.
  16. 제15항에 있어서,
    상기 돌출부의 너비는 마이크로-나노핀 LED 소자 너비 대비 50% 이하의 길이를 갖도록 형성된 것을 특징으로 하는 마이크로-나노핀 LED 소자.
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