KR20220083939A - 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치 - Google Patents

발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치 Download PDF

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Abstract

본 발명의 일 실시예에 의하면, 발광 소자로서, 제1 타입의 반도체를 포함하는 제1 반도체층; 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층; 상기 제1 반도체층의 일면과 상기 제2 반도체층의 일면 사이에 배치된 활성층; 상기 제2 반도체층의 타면 상에 배열되고, 제1 단면적을 가지는 제1 전극층; 및 상기 제1 반도체층의 타면 상에 배열되고, 상기 제1 단면적보다 작은 제2 단면적을 가지는 제2 전극층; 을 포함하고, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제2 전극층에 의해 정의되는 상기 발광 소자의 측면은 상기 제1 전극층의 주면과 수직인, 발광 소자가 제공될 수 있다.

Description

발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치{LIGHT EMITTING DIODE, MANUFACTURING METHOD FOR LIGHT EMITTING DIODE, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 발광 소자들의 오배열이 방지되고, 발광 효율이 개선된, 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 소자로서, 제1 타입의 반도체를 포함하는 제1 반도체층; 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층; 상기 제1 반도체층의 일면과 상기 제2 반도체층의 일면 사이에 배치된 활성층; 상기 제2 반도체층의 타면 상에 배열되고, 제1 단면적을 가지는 제1 전극층; 및 상기 제1 반도체층의 타면 상에 배열되고, 상기 제1 단면적보다 작은 제2 단면적을 가지는 제2 전극층; 을 포함하고, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제2 전극층에 의해 정의되는 상기 발광 소자의 측면은 상기 제1 전극층의 주면과 수직인, 발광 소자가 제공될 수 있다.
상기 제1 전극층 및 상기 제2 전극층은, 각각 투명 도전성 재료를 포함하는, 발광 소자가 제공될 수 있다.
상기 투명 도전성 재료는, TCO(Transparent Conductive Oxides), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide), 및 FTO(Fluorine doped Tin Oxide) 중 어느 하나를 포함하는, 발광 소자가 제공될 수 있다.
상기 제1 전극층은 투명 전도성 물질을 포함하고, 상기 제2 전극층은 반사성 물질을 포함하는, 발광 소자가 제공될 수 있다.
상기 반사성 물질은 Cr, Ti, Al, Au, Ni, 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함하는, 발광 소자가 제공될 수 있다.
상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각은 상기 제2 단면적을 가지는, 발광 소자가 제공될 수 있다.
상기 발광 소자의 모선(generating line)은 상기 제1 전극층과 90도의 사잇각을 가지는, 발광 소자가 제공될 수 있다.
상기 활성층의 적어도 일부를 커버하는, 절연막을 더 포함하는, 발광 소자가 제공될 수 있다.
상기 제2 전극층, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 단면은 원 형상, 타원 형상, 혹은 다각형 형상 중 어느 하나인, 발광 소자가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 적층 기판을 준비하는 단계; 상기 적층 기판 상에 미도핑 반도체층, 제1 반도체층, 활성층, 제2 반도체층, 제1 전극층, 및 결합층을 순차적으로 제공하는 단계; 상기 적층 기판과 상기 미도핑 반도체층을 분리하는 단계; 상기 미도핑 반도체층과 상기 제1 반도체층을 분리하는 단계; 상기 제1 반도체층 상에 제2 전극층을 위치시키는 단계; 상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향으로, 상기 제2 전극층, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 적어도 일부를 제거하는 제1 식각 공정을 수행하는 단계; 상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향으로, 상기 제2 전극층, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 측면을 식각하는 제2 식각 공정을 수행하는 단계; 및 상기 결합층을 상기 제1 전극층과 분리하는 단계; 를 포함하고, 상기 제2 식각 공정을 수행하는 단계는, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제2 전극층에 의해 정의되는 측면이 상기 제1 전극층의 주면과 수직이되도록 제공되는 단계를 포함하고, 상기 제1 식각 공정을 수행하는 단계는, 상기 제1 전극층이 제1 단면적을 가지도록 식각되는 단계; 및 상기 제2 전극층이 상기 제1 단면적보다 작은 제2 단면적을 가지도록 식각되는 단계; 를 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제1 식각 공정을 수행하는 단계는, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각은 적어도 상기 제2 단면적과는 상이한 단면적을 가지도록 식각되는 단계; 를 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제2 식각 공정을 수행하는 단계는, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각은 상기 제2 단면적을 가지도록 식각되는 단계; 를 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제2 식각 공정을 수행하는 단계는, 상기 제1 식각 공정을 수행하는 단계 이후에 수행되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 적층 기판과 상기 미도핑 반도체층을 분리하는 단계는, 레이저 리프트 오프(laser lift-off) 방식이 사용되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 제1 반도체층을 분리하는 단계에서, 상기 미도핑 반도체층과 상기 제1 반도체층은 에치백 공정에 의해 분리되는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 활성층의 외면을 둘러싸도록 절연막을 형성하는 단계; 를 더 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
상기 결합층을 상기 제2 전극층과 분리하는 단계; 를 더 포함하는, 발광 소자의 제조 방법이 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 기판; 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 상기 제1 반도체층의 일면과 상기 제2 반도체층의 일면 사이에 배치된 활성층, 상기 제2 반도체층의 타면 상에 배열되고 제1 단면적을 가지는 제1 전극층, 및 상기 제1 반도체층의 타면 상에 배열되고, 제2 단면적을 가지는 제2 전극층을 포함하는 발광 소자; 상기 기판 상에 위치하고, 상기 발광 소자의 제2 전극층과 전기적으로 연결된, 제1 컨택 전극; 및 상기 기판 상에 위치하고, 상기 발광 소자의 제1 전극층과 전기적으로 연결된, 제2 컨택 전극; 을 포함하고, 상기 제1 컨택 전극은 상기 기판과 상기 제2 컨택 전극 사이에 위치하고, 상기 제2 전극층은 상기 기판과 상기 제1 전극층 사이에 위치하는, 표시 장치가 제공될 수 있다.
상기 제1 컨택 전극은, 반사성 재료을 포함하고, 상기 제1 전극층, 상기 제2 전극층, 및 제2 컨택 전극 각각은 투명 도전성 재료를 포함하는, 표시 장치가 제공될 수 있다.
상기 제1 전극층은 반사성 재료를 포함하고, 상기 제2 컨택 전극 및 제2 전극층 각각은 투명 도전성 재료를 포함하는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 발광 소자들의 오배열이 방지되고, 발광 효율이 개선된, 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3 및 도 4 는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 5 내지 도 15는 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다.
도 16은 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 17은 도 16의 Ⅰ~Ⅰ’에 따른 단면도이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
이하에서는, 도 1 내지 도 17을 참조하여, 실시예에 따른 발광 소자, 발광 소자의 제조 방법, 및 이를 포함하는 표시 장치에 관하여 서술한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 3 및 도 4 는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
먼저 도 1 내지 도 4를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 절연막(14), 제1 전극층(16), 및 제2 전극층(17)을 포함할 수 있다. 제1 전극층(16), 제2 반도체층(13), 활성층(12), 제1 반도체층(11), 및 제2 전극층(17)은 발광 소자(LD)의 높이(H) 방향을 따라서 순차적으로 적층될 수 있다.
발광 소자(LD)의 제1 단부(EP1)에 인접한 위치에는 제1 반도체층(11) 및 제2 반도체층(13) 중 어느 하나가 배치되고, 발광 소자(LD)의 제2 단부(EP2)에 인접한 위치에는 제1 반도체층(11) 및 제2 반도체층(13) 중 나머지 하나가 배치될 수 있다.
이하에서는 설명의 편의를 위하여, 제1 반도체층(11)이 배열되는 발광 소자(LD)의 일단에 대응되는 영역을 제1 단부(EP1)로 정의하고, 제2 반도체층(13)이 배열되는 발광 소자(LD)의 타단에 대응되는 영역을 제2 단부(EP2)로 정의한다. 그리고 이하에서는 설명의 편의를 위하여, 제1 단부(EP1)에 대응되는 면을 발광 소자(LD)의 제1 면(S1)으로 정의하고, 제2 단부(EP2)에 대응되는 면을 발광 소자(LD)의 제2 면(S2)으로 정의한다.
발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치(일 예로, 표시 장치 등)의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제2 면(S2)에 비해 제1 면(S1)에 인접하여 배치될 수 있다. 제1 반도체층(11)은 제1 도전형(혹은 타입)의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 일 예로, 발광 소자(LD)의 제1 반도체층(11)은 복수의 층으로 구현될 수 있고, 활성층(12)은 복수의 제1 반도체층(11) 사이에 배치될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 도전형(혹은 타입)의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 제1 면(S1)에 비해 제2 면(S2)에 인접할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
이하에서는, 편의상 제1 반도체층(11)이 N형 반도체층을 포함하고, 제2 반도체층(13)이 P형 반도체층을 포함하는 실시예를 기준으로 서술한다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 활성층(12)으로부터 광이 제공될 수 있고, 발광 소자(LD)가 발광하게 될 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
절연막(14)은 적어도 활성층(12)의 외면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 반도체층(11) 및 제2 반도체층(13), 제1 전극층(16), 및 제2 전극층(17) 각각의 적어도 일부 영역을 둘러쌀 수 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 일 예에 따르면, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있다. 하지만, 이에 한정되지 않으며, 실시예에 따라, 절연막(14)이 생략될 수 있다.
제1 전극층(16)은 제2 반도체층(13) 상에 형성될 수 있다. 예를 들어, 제2 반도체층(13)의 일면 상에는 제1 전극층(16)이 배치되고, 제2 반도체층(13)의 타면 상에는 활성층(12)이 배치될 수 있다.
제1 전극층(16) 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 전극층(16)은 TCO(Transparent Conductive Oxides), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide), 및 FTO(Fluorine doped Tin Oxide) 중 하나의 투명 도전성 산화물과 같은 투명 도전성 재료를 포함할 수 있으나, 상술된 예시에 한정되지 않는다.
제2 전극층(17)은 제1 반도체층(11) 상에 형성될 수 있다. 예를 들어, 제1 반도체층(11)의 일면 상에는 제2 전극층(17)이 배치되고, 제1 반도체층(11)의 타면 상에는 활성층(12)이 배치될 수 있다.
제2 전극층(17)은 반투명 도전성 물질을 포함할 수 있다. 제2 전극층(17)은 반사성 물질을 포함할 수 있다. 상기 반사성 물질은 90% 이상의 반사율을 가질 수 있다. 일 예에 따르면, 제2 전극층(17)은 Cr, Ti, Al, Au, Ni, 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있으나, 상술된 예시에 한정되지 않는다.
하지만, 실시예에 따라, 제2 전극층(17)은 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제2 전극층(17)은 제1 전극층(16)과 마찬가지로, TCO(Transparent Conductive Oxides), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide), 및 FTO(Fluorine doped Tin Oxide) 중 하나의 투명 도전성 산화물과 같은 투명 도전성 재료를 포함할 수 있으나, 상술된 예시에 한정되지 않는다.
제2 전극층(17) 및 제1 전극층(16)은 오믹(ohmic) 전극일 수 있으나, 이에 한정되지 않고, 실시예에 따라 쇼트키(schottky) 전극일 수 있다.
발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)는 서로 상이한 극성을 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1) 혹은 제2 단부(EP2) 중 적어도 어느 하나는 노출될 수 있고, 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2)는 외부 구성과 전기적으로 연결될 수 있다.
발광 소자(LD)의 제1 면(S1) 및 제2 면(S2) 각각은 원 형상, 타원 형상, 및 다각형 형상 중 어느 하나의 형상을 가질 수 있다. 일 실시예에 따른 발광 소자(LD)의 제1 면(S1)과 제2 면(S2) 각각은 원 형상 혹은 타원 형상을 가질 수 있다. 또 다른 실시예에 따른 발광 소자(LD)의 제1 면(S1)은 n-각형(n은 3보다 큰 정수)이고 발광 소자(LD)의 제2 면(S2)은 상기 윗면과 닮은꼴인 n-각형일 수 있다. 이 때, 발광 소자(LD)의 제1 면(S1)과 제2 면(S2)의 형상은, 직사각형, 정사각형, 정삼각형, 정오각형, 및 정팔각형 중 어느 하나일 수 있으나 상술된 예시에 한정되지 않는다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 발광 소자(LD)의 제1 면(S1)과 발광 소자(LD)의 제2 면(S2)은 서로 다른 면적을 가지는 원 형상을 가질 수 있다. 혹은 도 3 및 도 4를 참조하면, 또 다른 실시예에 따른 발광 소자(LD)의 제1 면(S1)과 발광 소자(LD)의 제2 면(S2)은 서로 다른 면적을 가지는 직사각형 형상을 가질 수 있다.
발광 소자(LD)의 제1 면(S1)의 면적은 발광 소자(LD)의 제2 면(S2)의 면적보다 작을 수 있다. 제2 전극층(17)의 면적은 제1 전극층(16)의 면적보다 작을 수 있다. 일 예로, 제1 면(S1)은 제1 면적을 가지고, 제2 면(S2)은 상기 제1 면적보다 큰 제2 면적을 가질 수 있다. 즉, 높이(H) 방향을 기준으로 할 때, 발광 소자(LD)의 윗면의 면적과 발광 소자(LD)의 아랫면의 면적이 서로 상이할 수 있다.
일 실시예에 따르면, 발광 소자(LD)의 높이(H)는 제1 전극층(16)의 직경(D)보다 작을 수 있다. 또 다른 실시예에 따르면, 발광 소자(LD)의 높이(H)는 제1 전극층(16)의 일변의 길이(L)보다 작을 수 있다.
실시예에 의하면, 표시 장치를 제조할 때, 발광 소자(LD)가 오배열되는 것이 방지될 수 있다. 예를 들어, 제2 면(S2)의 단면적이 제1 면(S1)의 단면적보다 크도록 제조되어, 발광 소자(LD)가 배열될 때, 발광 소자(LD)의 제1 면(S1)이 하부를 향할 확률은 발광 소자(LD)의 제2 면(S2)이 하부를 향할 확률보다 클 수 있고, 이로 인해, 발광 소자(LD)는 제1 면(S1)이 하부를 향하는 형태로 우세하게 배열될 수 있다.
제1 반도체층(11)의 단면의 면적, 활성층(12)의 단면의 면적, 및 제2 반도체층(13)의 단면의 면적은 서로 실질적으로 동일할 수 있다. 발광 소자(LD)의 측면에 의해 정의되는 선(혹은 면)과 발광 소자(LD)의 제2 면(S2)은 제1 각도(
Figure pat00001
)의 사잇각을 가질 수 있다. 발광 소자(LD)의 측면은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제2 전극층(17)에 의해 정의될 수 있다.
일 예에 따르면, 발광 소자(LD)의 측면은 제1 전극층(16)의 주면(MS)과 수직일 수 있다. 제1 각도(
Figure pat00002
)는 발광 소자(LD)의 모선(GL, Generating Line)과 제2 면(S2) 간의 사잇각일 수 있다. 이 때, 제1 각도(
Figure pat00003
)는 85도 내지 90도일 수 있다. 제1 각도(
Figure pat00004
)는 실질적으로 90도일 수 있다. 발광 소자(LD)의 모선(GL)은 제1 전극층(16)과 90도의 사잇각을 가질 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자(LD)를 배치하고, 발광 소자(LD)를 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
이하에서는 도 5 내지 도 15를 참조하여, 실시예에 따른 발광 소자의 제조 방법에 관하여 상세하게 서술한다.
도 5 내지 도 15는 실시예에 따른 발광 소자의 제조 방법의 공정 단계별 단면도들이다.
도 5을 참조하면, 적층 기판(1)을 준비하고, 적층 기판(1) 상에 미도핑 반도체층(10)을 형성할 수 있다.
적층 기판(1)은 대상 물질을 적층하기 위한 베이스 판일 수 있다. 적층 기판(1)은 소정의 물질에 대한 에피택셜 성장(epitaxial growth)을 위한 웨이퍼(wafer)일 수 있다. 일 예에 따르면, 적층 기판(1)은 사파이어(sapphire) 기판, GaAs 기판, Ga 기판, InP 기판 중 어느 하나일 수 있으나 이에 한정되지 않는다. 예를 들어, 특정 재료가 발광 소자(LD)를 제조하기 위한 선택비를 만족하고, 소정의 물질에 대한 에피택셜 성장이 원활하게 발생될 수 있는 경우, 상기 특정 재료는 적층 기판(1)의 재료로 선택될 수 있다. 적층 기판(1)의 표면은 평활할 수 있다. 적층 기판(1)의 형상은 직사각형을 포함한 다각형 형상 혹은 원형 형상일 수 있으나 이에 한정되지 않는다.
미도핑 반도체층(10)은 도펀트가 제공되지 않은 반도체층일 수 있다. 일 예에 따르면, 미도핑 반도체층(10)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료을 포함하되, 미도핑 반도체층(10)에는 별도의 도펀트가 제공되지 않을 수 있다. 도펀트가 제공되지 않은 미도핑 반도체층(10)의 식각비는 제1 반도체층(11)의 식각비와 상이할 수 있다.
미도핑 반도체층(10)은 유기 금속 화학 증착법(MOCVD; Metal Organic Chemicla Vapor-phase Deposition), 분자선 에피택시법(MBE; Molecular Beam Epitaxy), 기상 에피택시법(VPE; Vapor Phase Epitaxy), 및 액상 에피택시법(LPE; Liquid Phase Epitaxy) 중 어느 하나의 방법에 의해 형성될 수 있다.
도면에 도시되지 않았으나, 적층 기판(1)과 미도핑 반도체층(10) 사이에는 희생층이 제공될 수 있다. 발광 소자(LD)의 제조 공정 중, 상기 희생층은 적층 기판(1)과 미도핑 반도체층(10)을 서로 이격시킬 수 있다. 상기 희생층은 GaAs, AlAs, 혹은 AlGaAs 중 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
도 6을 참조하면, 미도핑 반도체층(10) 상에 제1 반도체층(11)을 형성하고, 제1 반도체층(11) 상에 활성층(12)을 형성하며, 활성층(12) 상에 제2 반도체층(13)을 형성할 수 있다. 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)은 에피택셜 성장에 의해 제공될 수 있고, 미도핑 반도체층(10)에 대한 형성 방법으로 예시적으로 열거한 방법 중 어느 하나에 의해 제공될 수 있다.
상술한 바와 같이, 제1 반도체층(11)과 제2 반도체층(13)은 서로 상이한 타입의 반도체층으로 각각 구성될 수 있다. 결국, 활성층(12)은 서로 다른 극성을 가지는 제1 반도체층(11)과 제2 반도체층(13) 사이에 위치하여, 발광 소자(LD)의 양단에 소정의 전압 이상의 전기적 정보가 제공되면, 활성층(12)에서 광이 발산될 수 있다.
도 7을 참조하면, 제2 반도체층(13) 상에 제1 전극층(16)을 형성할 수 있다. 일 예에 따르면, 제1 전극층(16)은 증착 공정에 의해 제2 반도체층(13) 상에 적층될 수 있다. 제1 전극층(16)은 도 1 내지 도 4를 참조하여, 상술하여 예시적으로 열거된 물질 중 적어도 어느 하나를 포함할 수 있다.
도 8을 참조하면, 제1 전극층(16) 상에는 결합층(19)이 배열될 수 있다. 도면에 도시되지 않았으나, 결합층(19)은 결합 기판 및 연결 전극층을 포함할 수 있다. 이 때, 상기 결합 기판은 실리콘 웨이퍼 기판일 수 있으나 이에 한정되지 않는다. 상기 연결 전극층은 상기 결합 기판에 코팅되어 제공될 수 있다. 본 단계에서, 결합층(19)은, 상기 연결 전극층이 제1 전극층(16)을 대향하도록 배치될 수 있다. 이후, 소정의 온도 및 압력 조건 하에서 상기 연결 전극층과 제1 전극층(16) 간 결합이 형성되어, 결합층(19)이 제1 전극층(16) 상에 위치될 수 있다. 도면에 도시되지 않았으나, 실시예에 따라, 제1 전극층(16) 상에는 절연막이 배열되고, 상기 절연막과 결합층(19)의 상기 연결 전극층이 연결될 수 있다.
도 9를 참조하면, 적층 기판(1)이 미도핑 반도체층(10)으로부터 분리될 수 있다. 적층 기판(1)과 미도핑 반도체층(10)은 레이저 리프트 오프(LLO; Laser Lift-Off) 방식에 의해 분리될 수 있다. 다만, 이에 한정되지 않고, 실시예에 따라 미도핑 반도체층(10)과 제1 반도체층(11)은 화학적 리프트 오프(CLO; Chemical Lift-Off) 방식에 의해 분리될 수 있다.
이후 도 10을 참조하면, 미도핑 반도체층(10)이 제1 반도체층(11)으로부터 분리될 수 있다. 미도핑 반도체층(10)의 식각비와 제1 반도체층(11)의 식각 선택비는 서로 상이할 수 있다. 일 예로, 미도핑 반도체층(10)은 제1 식각비를 가지고, 제1 반도체층(11)은 상기 제1 식각비와는 상이한 제2 식각비를 가질 수 있다. 본 단계에서는, 상기 제1 식각비와 상기 제2 식각비 간 차이를 이용한 에치백(etch back) 공정이 수행될 수 있다. 미도핑 반도체층(10)과 제1 반도체층(11) 사이 영역에 에치백 공정이 수행되어, 별도의 포토 공정이 수행됨 없이, 미도핑 반도체층(10)과 제1 반도체층(11)이 서로 분리될 수 있다.
도 11을 참조하면, 제2 전극층(17)이 제1 반도체층(11) 상에 배열될 수 있다. 제2 전극층(17)은 제1 전극층(16)과 마찬가지로 증착 공정에 의해 제1 반도체층(11) 상에 적층될 수 있다. 제2 전극층(17)은 도 1 내지 도 4를 참조하여, 상술하여 예시적으로 열거된 물질 중 적어도 어느 하나를 포함할 수 있다.
상술한 바와 같이, 순차적으로 적층된 제2 전극층(17), 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 전극층(16)은 발광 적층 구조(5)로 구성될 수 있다.
도 12를 참조하면, 발광 적층 구조(5)에 대한 제1 식각 공정이 수행될 수 있다. 발광 적층 구조(5)를 적층 방향으로 식각하여 발광 적층 패턴(20)이 형성될 수 있다. 발광 적층 패턴(20)은 상기 적층 방향으로 식각되어 제거된 범위에 대응될 수 있다. 상기 적층 방향은 결합층(19)의 주면에 수직인 방향을 의미할 수 있다.
발광 적층 패턴(20)을 형성하기 위해, 발광 적층 구조(5)의 전면에 마스크(미도시)를 배치하고, 식각 공정을 진행하여 나노 스케일 혹은 마이크로 스케일 간격의 패터닝이 수행될 수 있다. 발광 적층 구조(5)에 대한 상기 식각 공정을 진행하기 위해, 평면 상에서 볼 때, 원형, 타원형, 혹은 n-각형(n은 3 이상의 정수) 중 적어도 어느 하나가 주기적으로 배열된 식각 마스크 패턴을 형성할 수 있다. 형성된 식각 마스크 패턴을 이용하여 발광 적층 구조(5)를 상기 적층 방향을 따라 식각하면, 발광 적층 패턴(20)이 제공될 수 있다.
본 단계가 수행된 이후, 상기 적층 방향에 수직인 면에 대한, 제2 전극층(17), 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 전극층(16) 각각의 단면적들은 서로 상이할 수 있다. 발광 적층 패턴(20)의 결합층(19)의 주면에 평행한 면에 대한 단면적은 결합층(19)으로부터 이격될수록 작아질 수 있다. 일 예로, 결합층(19)에 접하는 제1 전극층(16)의 면적은 외부로 노출된 제2 전극층(17)의 면적과 상이할 수 있다. 제1 반도체층(11)의 단면적은 제2 반도체층(13)의 단면적과 상이할 수 있다.
이후 도 13을 참조하면, 제2 전극층(17), 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)에 대한 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정은 제1 전극층(16)에 대하여 수행되지 않을 수 있다. 상기 제2 식각 공정은 KOH 용액을 이용한 습식 식각(wet etch)일 수 있으나, 이에 한정되지 않는다. 상기 제2 식각 공정은 상기 제1 식각 공정보다 이후에 수행될 수 있다.
이 때, 상기 제2 식각 공정이 수행되어, 제2 전극층(17), 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 측면은 상기 적층 방향과 평행일 수 있다. 제2 전극층(17), 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)의 측면은 결합층(19)의 주면과 수직일 수 있다.
상기 제2 식각 공정이 수행된 이후, 상기 적층 방향에 수직인 면에 대한, 제2 전극층(17), 제1 반도체층(11), 활성층(12), 및 제2 반도체층 각각의 단면적들은 서로 동일할 수 있다.
발광 적층 패턴(20)의 결합층(19)의 주면에 평행한 면에 대한 제2 전극층(17), 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 단면적들은 서로 동일할 수 있다.
도 12를 참조하여 상술한 상기 제1 식각 공정이 수행된 이후, 발광 적층 패턴(20)의 일부 단면적들은 서로 상이할 수 있다. 이 경우, 식각면에 대한 표면 결함 및/또는 손상된 표면이 존재하여, 추후 발광 소자(LD)의 발광 효율이 저감될 수 있다. 하지만, 도 12을 참조하여 상술한 상기 제2 식각 공정이 수행되어, 제2 전극층(17), 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 측면의 적어도 일부가 제거될 수 있다. 이에 식각면에 존재하던 표면 결함이 감소될 수 있으며, 손상된 식각면이 감소될 수 있고, 결국 추후 획득되는 발광 소자(LD)의 발광 효율이 개선될 수 있다.
이후 도 14를 참조하면, 절연막(14)이 제공될 수 있다. 절연막(14)은 발광 적층 패턴(20) 상에 절연 물질을 도포하여 제공될 수 있다. 일 예에 따르면, 절연막(14)은 원자층 증착(ALD; Atomic Layer Deposition) 방법, 졸-겔 공정(sol-gel process), 혹은 화학적 증착 방법(일 예로, 플라즈마 화학 기상 증착법(PECVD; Plasma Enhanced Chemical Vapor Deposition))을 이용하여 형성될 수 있으나, 이에 한정되지 않는다.
이 때, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 제1 전극층(16)을 커버할 수 있다. 도면에 명확히 도면에 도시되지 않았으나, 본 단계에서, 절연막(14)은 제2 전극층(17)의 일면 상에 배열된 이후, 별도 공정을 통해 제거될 수 있고, 이에 따라 제2 전극층(17)의 적어도 일부는 외부로 노출될 수 있다. 다만, 실시예에 따라, 절연막(14)을 형성하는 공정은 생략될 수 있고, 혹은 절연막(14)은 복수의 층으로 구성될 수 있다.
도 15를 참조하면, 결합층(19)이 제거될 수 있다. 발광 적층 패턴(20)이 결합층(19)으로부터 분리되어, 도 1 내지 도 4를 참조하여 상술한 발광 소자(LD)가 제공될 수 있다. 실시예에 따라, 결합층(19)이 제거된 이후 발광 소자(LD)의 외부 표면 상에 존재하는 불순물을 제거하는 공정이 더 수행될 수 있으나, 이에 한정되지 않는다.
이후, 발광 소자(LD)는 용매에 분산되어, 발광 소자(LD)와 용매를 포함하는 잉크가 제조될 수 있다.
이하에서는, 도 16 및 도 17을 참조하여, 실시예에 따른 발광 소자(LD)를 포함하는 표시 장치에 관하여 설명한다.
도 16은 실시예에 따른 발광 소자를 포함하는 표시 장치를 나타내는 평면도이다.
도 16에서는 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 도 16에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 16을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 화소(PXL)는 기판(SUB) 상에 복수 개 구비될 수 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소(PXL)가 배치될 수 있다. 화소(PXL)는 발광 소자(LD)를 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PenTile) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소(PXL)는 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소(PXL)가 배치될 수 있다. 일 예로, 화소(PXL)는 제1 색의 빛을 방출하는 제1 화소(PXL1), 제2 색의 빛을 방출하는 제2 화소(PXL2), 및 제3 색의 빛을 방출하는 제3 화소(PXL3)를 포함할 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소(PXL1, PXL2, PXL3)는 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛을 구성하는 화소(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 17은 도 16의 Ⅰ~Ⅰ'에 따른 단면도이다. 도 17에서는, 화소(PXL)의 구조를 개략적으로 도시하였다. 도 17에서는, 설명의 편의상 발광 소자(LD)에 연결되는 트랜지스터 및 상기 트랜지스터에 연결되는 배선들의 도시는 생략되었다.
도 17을 참조하면, 화소(PXL)는 기판(SUB) 및 표시 소자부(DPL)를 포함할 수 있다.
기판(SUB)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 기판(SUB)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있다. 다만, 본 발명의 실시예에 적용되는 기판(SUB)의 소재는 특정 예시에 한정되지 않는다.
표시 소자부(DPL)는 기판(SUB) 상에 위치할 수 있다. 표시 소자부(DPL)는 화소 전극(PE), 발광 소자(LD), 연결 전극(CE), 보호층(PVX), 뱅크(BNK), 및 인캡층(ENC)을 포함할 수 있다. 화소 전극(PE)은 발광 소자(LD)에 대한 제1 컨택 전극으로 지칭되고, 연결 전극(CE)은 발광 소자(LD)에 대한 제2 컨택 전극으로 지칭될 수 있다.
화소 전극(PE)은 기판(SUB) 상에 배치될 수 있다. 화소 전극(PE)은 애노드 전극일 수 있다. 화소 전극(PE)은 도전성 물질을 적어도 포함할 수 있다. 일 예에 따르면, 화소 전극(PE)은 반사성을 가지는 도전성 재료를 포함할 수 있고, 이에 따라, 발광 소자(LD)로부터 발산되되 화소 전극(PE)을 향하여 제공된 빛을 발광 소자(LD)의 표시 방향(일 예로, 제3 방향(DR3))을 향하도록 할 수 있다.
일 예에 따르면, 화소 전극(PE)은 구리(Cu), 금(Au), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물과 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 산화아연(ZnO), 산화인듐(In2O3)을 포함할 수 있으나, 이에 한정되지 않는다.
연결 전극(CE)의 적어도 일부는 기판(SUB) 상에 위치하되, 연결 전극(CE)의 또 다른 적어도 일부는 발광 소자(LD)의 일 단부와 전기적으로 연결되도록 배치될 수 있다. 연결 전극(CE)은 표시 영역(DA) 상에 판(plate) 형태로 제공될 수 있으나, 이에 한정되지 않는다.
연결 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide), 및 FTO(Fluorine doped Tin Oxide) 중 하나의 투명 도전성 산화물과 같은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 혹은 실시 형태에 따라 연결 전극(CE)은 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투명 도전성 재료(또는 물질)를 포함할 수 있다.
화소 전극(PE)과 연결 전극(CE) 사이에는 전기적 신호가 흐를 수 있고, 상기 전기적 신호가 흐르는 경우, 발광 소자(LD)가 빛을 발산할 수 있다. 즉, 발광 소자(LD)에는 제1 단부(EP1)로부터 제2 단부(EP2) 혹은 제2 단부(EP2)로부터 제1 단부(EP1)를 향하는 방향으로 전기적 신호가 흐를 수 있다.
화소 전극(PE)의 극성과 연결 전극(CE)의 극성은 서로 상이할 수 있다. 예를 들어, 화소 전극(PE)이 캐소드 전극일 경우, 연결 전극(CE)은 애노드 전극일 수 있고, 화소 전극(PE)이 애노드 전극일 경우, 연결 전극(CE)은 캐소드 전극일 수 있다. 이하에서는, 화소 전극(PE)이 애노드 전극이고, 연결 전극(CE)이 캐소드 전극인 것을 기준으로 설명한다.
화소 전극(PE)과 연결 전극(CE)은 서로 분리되어 이격되도록 배치될 수 있다. 화소 전극(PE)은 트랜지스터(미도시)로부터 제공된 전기적 신호를 발광 소자(LD)에 제공할 수 있다.
발광 소자(LD)는 전기적 신호가 제공되는 경우, 빛을 발산할 수 있다. 발광 소자(LD)는 표시 방향(일 예로, 제3 방향(DR3))으로 빛을 출력할 수 있다. 발광 소자(LD)는 화소 전극(PE) 상에 배열될 수 있다.
발광 소자(LD)는, 발광 소자(LD)의 제2 단부(EP2)가 화소 전극(PE)을 향하도록 배열될 수 있다. 발광 소자(LD)는, 발광 소자(LD)의 제1 단부(EP1)가 연결 전극(CE)을 향하도록 배열될 수 있다. 발광 소자(LD)의 제2 단부(EP2)는 화소 전극(PE)과 전기적으로 연결되고, 발광 소자(LD)의 제1 단부(EP1)는 연결 전극(CE)과 전기적으로 연결될 수 있다. 예를 들어, 발광 소자(LD)의 제2 반도체층(13)은 화소 전극(PE)과 전기적으로 연결되고, 발광 소자(LD)의 제1 반도체층(11)은 연결 전극(CE)과 전기적으로 연결될 수 있다.
발광 소자(LD)의 제2 면(S2)의 적어도 일부는 화소 전극(PE)과 물리적으로 접촉할 수 있다. 발광 소자(LD)의 제1 면(S1)의 적어도 일부는 연결 전극(CE)과 물리적으로 접촉할 수 있다.
발광 소자(LD)의 제2 면(S2)은 화소 전극(PE)과 연결되어 소정의 접촉 면적이 형성될 수 있고, 발광 소자(LD)의 제1 면(S1)은 연결 전극(CE)과 연결되어, 상기 소정의 접촉 면적보다 적어도 큰 접촉 면적이 형성될 수 있다. 예를 들어, 발광 소자(LD)의 제1 전극층(16)이 연결 전극(CE)과 접하는 면적은 발광 소자(LD)의 제2 전극층(17)이 화소 전극(PE)과 접하는 면적보다 클 수 있다.
일 실시예에 따르면, 발광 소자(LD)의 제1 전극층(16)이 투명 전도성 물질을 포함하고, 발광 소자(LD)의 제2 전극층(17)이 반사성 물질을 포함하여 화소 전극(PE) 상에 배열될 수 있다. 이 경우, 발광 소자(LD)로부터 발산된 광은 제2 전극층(17)에 의해 표시 방향(일 예로, 제3 방향(DR3))으로 반사될 수 있고, 이로 인해, 발광 소자(LD)의 발광 효율이 개선될 수 있다.
또 다른 실시예에 따르면, 발광 소자(LD)의 제1 전극층(16) 및 제2 전극층(17)이 투명 전도성 물질을 포함하고, 화소 전극(PE)이 반사성 물질을 포함할 수 있다. 이 경우, 화소 전극(PE)이 발광 소자(LD)로부터 발산된 광을 상기 표시 방향으로 반사하여, 이로 인해 발광 소자(LD)의 발광 효율이 개선될 수 있다.
보호층(PVX)은 발광 소자(LD)들을 둘러싸도록 배치될 수 있다. 보호층(PVX)은 발광 소자(LD) 등에 의한 단차를 제거할 수 있다. 보호층(PVX)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(polyphenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
뱅크(BNK)는 발광 소자(LD)의 표시 방향(일 예로, 제3 방향(DR3))을 따라서 돌출된 형상을 가질 수 있다. 뱅크(BNK)들 사이에는 화소 전극(PE)이 배열될 수 있다. 뱅크(BNK)는 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
인캡층(ENC)은 연결 전극(CE) 상에 위치할 수 있다. 인캡층(ENC)의 적어도 일부는 뱅크(BNK) 상에 위치할 수 있다. 인캡층(ENC)은 표시 소자부(DPL)의 외곽에 위치하여, 개별 구성을 평탄화 시킬 수 있다. 인캡층(ENC)은 유기 재료 혹은 무기 재료를 포함할 수 있으나, 특정 물질에 한정되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자
1: 적층 기판
10: 미도핑 반도체층
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
14: 절연막
16: 제1 전극층
17: 제2 전극층
PXL: 화소
SUB: 기판
DPL: 표시 소자부
PNL: 표시 패널

Claims (20)

  1. 발광 소자로서,
    제1 타입의 반도체를 포함하는 제1 반도체층;
    상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층;
    상기 제1 반도체층의 일면과 상기 제2 반도체층의 일면 사이에 배치된 활성층;
    상기 제2 반도체층의 타면 상에 배열되고, 제1 단면적을 가지는 제1 전극층; 및
    상기 제1 반도체층의 타면 상에 배열되고, 상기 제1 단면적보다 작은 제2 단면적을 가지는 제2 전극층; 을 포함하고,
    상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제2 전극층에 의해 정의되는 상기 발광 소자의 측면은 상기 제1 전극층의 주면과 수직인, 발광 소자.
  2. 제1 항에 있어서,
    상기 제1 전극층 및 상기 제2 전극층은, 각각 투명 도전성 재료를 포함하는, 발광 소자.
  3. 제2 항에 있어서,
    상기 투명 도전성 재료는, TCO(Transparent Conductive Oxides), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide), 및 FTO(Fluorine doped Tin Oxide) 중 어느 하나를 포함하는, 발광 소자.
  4. 제1 항에 있어서,
    상기 제1 전극층은 투명 전도성 물질을 포함하고,
    상기 제2 전극층은 반사성 물질을 포함하는, 발광 소자.
  5. 제4 항에 있어서,
    상기 반사성 물질은 Cr, Ti, Al, Au, Ni, 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함하는, 발광 소자.
  6. 제1 항에 있어서,
    상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각은 상기 제2 단면적을 가지는, 발광 소자.
  7. 제1 항에 있어서,
    상기 발광 소자의 모선(generating line)은 상기 제1 전극층과 90도의 사잇각을 가지는, 발광 소자.
  8. 제1 항에 있어서,
    상기 활성층의 적어도 일부를 커버하는, 절연막을 더 포함하는, 발광 소자.
  9. 제1 항에 있어서,
    상기 제2 전극층, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 단면은 원 형상, 타원 형상, 혹은 다각형 형상 중 어느 하나인, 발광 소자.
  10. 적층 기판을 준비하는 단계;
    상기 적층 기판 상에 미도핑 반도체층, 제1 반도체층, 활성층, 제2 반도체층, 제1 전극층, 및 결합층을 순차적으로 제공하는 단계;
    상기 적층 기판과 상기 미도핑 반도체층을 분리하는 단계;
    상기 미도핑 반도체층과 상기 제1 반도체층을 분리하는 단계;
    상기 제1 반도체층 상에 제2 전극층을 위치시키는 단계;
    상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향으로, 상기 제2 전극층, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 적어도 일부를 제거하는 제1 식각 공정을 수행하는 단계;
    상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향으로, 상기 제2 전극층, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각의 측면을 식각하는 제2 식각 공정을 수행하는 단계; 및
    상기 결합층을 상기 제1 전극층과 분리하는 단계; 를 포함하고,
    상기 제2 식각 공정을 수행하는 단계는, 상기 제1 반도체층, 상기 활성층, 상기 제2 반도체층, 및 상기 제2 전극층에 의해 정의되는 측면이 상기 제1 전극층의 주면과 수직이되도록 제공되는 단계를 포함하고,
    상기 제1 식각 공정을 수행하는 단계는, 상기 제1 전극층이 제1 단면적을 가지도록 식각되는 단계; 및 상기 제2 전극층이 상기 제1 단면적보다 작은 제2 단면적을 가지도록 식각되는 단계; 를 포함하는, 발광 소자의 제조 방법.
  11. 제10 항에 있어서,
    상기 제1 식각 공정을 수행하는 단계는, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각은 적어도 상기 제2 단면적과는 상이한 단면적을 가지도록 식각되는 단계; 를 포함하는, 발광 소자의 제조 방법.
  12. 제11 항에 있어서,
    상기 제2 식각 공정을 수행하는 단계는, 상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층 각각은 상기 제2 단면적을 가지도록 식각되는 단계; 를 포함하는, 발광 소자의 제조 방법.
  13. 제12 항에 있어서,
    상기 제2 식각 공정을 수행하는 단계는, 상기 제1 식각 공정을 수행하는 단계 이후에 수행되는, 발광 소자의 제조 방법.
  14. 제10 항에 있어서,
    상기 적층 기판과 상기 미도핑 반도체층을 분리하는 단계는, 레이저 리프트 오프(laser lift-off) 방식이 사용되는, 발광 소자의 제조 방법.
  15. 제10 항에 있어서,
    상기 제1 반도체층을 분리하는 단계에서, 상기 미도핑 반도체층과 상기 제1 반도체층은 에치백 공정에 의해 분리되는, 발광 소자의 제조 방법.
  16. 제10 항에 있어서,
    상기 활성층의 외면을 둘러싸도록 절연막을 형성하는 단계; 를 더 포함하는, 발광 소자의 제조 방법.
  17. 제10 항에 있어서,
    상기 결합층을 상기 제2 전극층과 분리하는 단계; 를 더 포함하는, 발광 소자의 제조 방법.
  18. 기판;
    제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 상기 제1 반도체층의 일면과 상기 제2 반도체층의 일면 사이에 배치된 활성층, 상기 제2 반도체층의 타면 상에 배열되고 제1 단면적을 가지는 제1 전극층, 및 상기 제1 반도체층의 타면 상에 배열되고, 제2 단면적을 가지는 제2 전극층을 포함하는 발광 소자;
    상기 기판 상에 위치하고, 상기 발광 소자의 제2 전극층과 전기적으로 연결된, 제1 컨택 전극; 및
    상기 기판 상에 위치하고, 상기 발광 소자의 제1 전극층과 전기적으로 연결된, 제2 컨택 전극; 을 포함하고,
    상기 제1 컨택 전극은 상기 기판과 상기 제2 컨택 전극 사이에 위치하고,
    상기 제2 전극층은 상기 기판과 상기 제1 전극층 사이에 위치하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 컨택 전극은, 반사성 재료을 포함하고,
    상기 제1 전극층, 상기 제2 전극층, 및 제2 컨택 전극 각각은 투명 도전성 재료를 포함하는, 표시 장치.
  20. 제18 항에 있어서,
    상기 제1 전극층은 반사성 재료를 포함하고,
    상기 제2 컨택 전극 및 제2 전극층 각각은 투명 도전성 재료를 포함하는, 표시 장치.
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