KR20210014966A - 기판 홀을 포함하는 디스플레이 장치 - Google Patents

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KR20210014966A
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제소연
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Abstract

본 발명은 소자 기판을 관통하는 기판 홀을 포함하는 디스플레이 장치에 관한 것이다. 상기 디스플레이 장치는 상기 기판 홀과 이격되는 발광 소자들 및 상기 기판 홀과 상기 발광 소자들 사이에 위치하는 적어도 하나의 분리 소자를 포함할 수 있다. 각 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다. 각 분리 소자는 상기 기판 홀을 둘러쌀 수 있다. 각 분리 소자는 적어도 하나의 언더 컷 구조를 포함할 수 있다. 각 언더 컷 구조는 상기 발광층의 두께보다 큰 깊이 및 길이를 가질 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상기 기판 홀을 통해 침투한 외부 수분에 의한 상기 발광 소자들의 손상이 방지될 수 있다.

Description

기판 홀을 포함하는 디스플레이 장치{Display apparatus having a substrate hole}
본 발명은 소자 기판을 관통하는 기판 홀을 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지를 구현하는 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 발광 소자들을 포함할 수 있다. 각 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다.
상기 디스플레이 장치에는 카메라, 스피커 및 센서와 같은 주변 기기가 내장될 수 있다. 예를 들어, 상기 디스플레이 장치는 상기 발광 소자들을 지지하는 소자 기판을 관통하는 기판 홀을 포함할 수 있다. 상기 기판 홀은 상기 발광 소자들 사이에 위치할 수 있다. 상기 주변 기기는 상기 기판 홀 내에 삽입될 수 있다.
그러나, 상기 디스플레이 장치에서는 상기 기판 홀을 통해 외부의 수분이 침투할 수 있다. 상기 기판 홀을 통해 침투한 외부 수분은 상기 발광층을 통해 상기 기판 홀에 인접한 상기 발광 소자로 이동할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 기판 홀을 통해 침투한 외부 수분에 의해 상기 기판 홀에 인접한 상기 발광 소자들이 손상될 수 있다.
본 발명이 해결하고자 하는 과제는 기판 홀을 통해 침투한 외부 수분에 의한 발광 소자의 손상을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 외부 수분의 차단을 위한 공정을 단순화할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 관통하는 기판 홀을 포함한다. 소자 기판 상에는 발광 소자가 위치한다. 발광 소자는 기판 홀과 이격된다. 각 발광 소자는 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함한다. 기판 홀과 발광 소자 사이에는 적어도 하나의 분리 소자가 위치한다. 각 분리 소자는 적어도 하나의 언더 컷 구조를 포함한다. 각 언더 컷 구조의 깊이 및 길이는 발광층의 두께보다 크다.
각 분리 소자의 언더 컷 구조는 제 2 전극과 접촉할 수 있다.
각 분리 소자는 광폭 패턴들 및 협폭 패턴들이 반복 적층된 구조일 수 있다. 협폭 패턴들은 광폭 패턴과 다른 물질을 포함할 수 있다.
각 협폭 패턴의 폭은 각 광폭 패턴의 폭보다 작을 수 있다. 협폭 패턴들 중 적어도 하나는 도전성 물질을 포함할 수 있다.
소자 기판과 발광 소자 사이에는 분리 절연막이 위치할 수 있다. 소자 기판과 분리 절연막 사이에는 제 1 박막 트랜지스터가 위치할 수 있다. 분리 절연막과 발광 소자 사이에는 제 2 박막 트랜지스터이 위치할 수 있다. 제 2 박막 트랜지스터와 발광 소자 사이에는 오버 코트층이 위치할 수 있다. 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터는 각각 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 각 협폭 패턴은 게이트 전극, 소스 전극 및 드레인 전극 중 하나와 동일한 물질을 포함할 수 있다.
제 1 박막 트랜지스터의 반도체 패턴은 저온 폴리-실리콘(LTPS)을 포함할 수 있다. 제 2 박막 트랜지스터의 반도체 패턴은 산화물 반도체를 포함할 수 있다.
제 1 박막 트랜지스터 및 제 2 박막 트랜지스터는 각각 반도체 패턴과 게이트 전극 사이에 위치하는 게이트 절연막 및 게이트 전극과 소스/드레인 전극 사이에 위치하는 층간 절연막을 더 포함할 수 있다. 각 광폭 패턴은 분리 절연막, 게이트 절연막, 층간 절연막 및 오버 코트층 중 하나와 동일한 물질을 포함할 수 있다.
각 광폭 패턴의 두께는 각 협폭 패턴의 두께보다 클 수 있다.
본 발명이 해결하고자 하는 다른 과제를 달성하기 위한 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 제 1 영역을 둘러싸는 제 2 영역 및 제 2 영역의 외측에 위치하는 제 3 영역을 포함한다. 기판 홀은 소자 기판의 제 1 영역을 관통한다. 소자 기판의 제 3 영역 상에는 발광 소자가 위치한다. 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함한다. 소자 기판의 제 2 영역 상에는 적어도 하나의 분리 소자가 위치한다. 각 분리 소자는 광폭 패턴 및 협폭 패턴이 적어도 1회 반복 적층된 구조이다. 협폭 패턴은 광폭 패턴보다 작은 폭을 갖는다. 협폭 패턴의 두께는 발광층의 두께보다 크다. 광폭 패턴의 측면과 협폭 패턴의 측면 사이의 거리는 발광층의 두께보다 크다.
광폭 패턴 및 협폭 패턴은 절연성 물질을 포함할 수 있다.
각 분리 소자의 최상단에는 광폭 패턴이 위치할 수 있다.
소자 기판과 발광 소자 사이에는 제 1 오버 코트층 및 제 2 오버 코트층이 순서대로 적층될 수 있다. 각 분리 소자의 최상단에 위치하는 광폭 패턴은 제 2 오버 코트층과 동일한 물질을 포함할 수 있다.
소자 기판과 발광 소자 사이에는 박막 트랜지스터가 위치할 수 있다. 협폭 패턴은 박막 트랜지스터의 게이트 절연막 또는 층간 절연막과 동일한 물질을 포함할 수 있다.
협폭 패턴은 실리콘 질화물계 물질을 포함할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 기판 홀과 발광 소자들 사이에 적어도 하나의 분리 소자가 위치하되, 각 발광 소자가 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함하고, 각 분리 소자가 적어도 하나의 언더 컷 구조를 가지며, 각 언더 컷 구조가 상기 발광층의 두께보다 큰 깊이 및 길이를 가질 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상기 기판 홀을 통해 침투하는 외부 수분의 이동 경로가 상기 분리 소자에 의해 차단될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 발광 소자의 수명 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변을 확대한 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소의 단면을 나타낸 도면이다.
도 4a는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변 영역의 단면을 나타낸 도면이다.
도 4b는 도 4a의 P1 영역을 확대한 도면이다.
도 5는 도 4b의 K 영역을 확대한 도면이다.
도 6, 7a, 8a, 9, 10a, 11, 12a, 13, 14a 및 15a는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
도 7b는 도 7a의 P2 영역을 확대한 도면이다.
도 8b는 도 8a의 P3 영역을 확대한 도면이다.
도 10b는 도 10a의 P4 영역을 확대한 도면이다.
도 12b는 도 12a의 P5 영역을 확대한 도면이다.
도 14b는 도 14a의 P6 영역을 확대한 도면이다.
도 15b는 도 15a의 P7 영역을 확대한 도면이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변을 확대한 도면이다. 도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소의 단면을 나타낸 도면이다. 도 4a는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변 영역의 단면을 나타낸 도면이다. 도 4b는 도 4a의 P1 영역을 확대한 도면이다. 도 5는 도 4b의 K 영역을 확대한 도면이다.
도 1 내지 5를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치(DP)는 소자 기판(100)을 포함할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다. 상기 소자 기판(100)은 다중층 구조일 수 있다. 예를 들어, 상기 소자 기판(100)은 제 1 기판층(101)과 제 2 기판층(103) 사이에 절연층(102)이 위치하는 구조일 수 있다. 상기 제 2 기판층(103)은 상기 제 1 기판층(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 기판층(101)과 상기 제 2 기판층(103)은 플라스틱을 포함할 수 있다. 상기 절연층(102)은 절연성 물질을 포함할 수 있다.
상기 소자 기판(100)은 게이트 라인들(GL) 및 데이터 라인들(DL)에 의해 정의된 화소들(PA)을 포함할 수 있다. 각 화소(PA) 내에는 발광 소자(500)가 위치할 수 있다. 각 발광 소자(500)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 발광 소자(500)는 순서대로 적층된 제 1 전극(510), 발광층(520) 및 제 2 전극(530)을 포함할 수 있다.
상기 제 1 전극(510)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(510)은 상대적으로 반사율이 높은 금속을 포함할 수 있다. 상기 제 1 전극(510)은 다중층 구조일 수 있다. 예를 들어, 상기 제 1 전극(510)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극들 사이에 알루미늄(Al) 및 은(Ag)과 같은 금속으로 형성된 반사 전극이 위치하는 구조일 수 있다.
상기 발광층(520)은 상기 제 1 전극(510)과 상기 제 2 전극(530) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(520)은 발광 물질을 포함하는 발광 물질층(EML; 522)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 기술적 사상에 따른 디스플레이 장치는 유기 물질로 형성된 발광층(520)을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(520)은 발광 효율을 높이기 위하여 다중층 구조일 수 있다. 예를 들어, 상기 발광층(520)은 상기 제 1 전극(510)과 상기 발광 물질층(522) 사이에 위치하는 적어도 하나의 제 1 유기층(521) 및 상기 발광 물질층(522)과 상기 제 2 전극(530) 사이에 위치하는 적어도 하나의 제 2 유기층(523)을 더 포함할 수 있다. 상기 제 1 유기층(521)은 정공 주입층(HIL) 및 정공 수송층(HTL)중 적어도 하나의 층을 포함할 수 있다. 그리고, 제 2 유기층(523)은 전자 수송층(ETL) 및 전자 주입층(EIL) 중 적어도 하나의 층을 포함할 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제 1 유기층(521)이 전자 수송층(ETL) 및 전자 주입층(EIL)중 적어도 하나의 층을 포함하고, 제 2 유기층(523)은 정공 주입층(HIL) 및 정공 수송층(HTL)중 적어도 하나의 층을 포함할 수 있다.
상기 제 2 전극(530)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(530)은 상기 제 1 전극(510)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 전극(530)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소(PA)의 상기 발광층(520)에 의해 생성된 빛이 상기 제 2 전극(530)을 통해 외부로 방출될 수 있다.
각 발광 소자(500)는 해당 게이트 라인(GL)을 통해 인가된 게이트 신호 및 해당 데이터 라인(DL)을 통해 인가된 데이터 신호에 대응하는 구동 전류가 공급될 수 있다. 예를 들어, 각 화소(PA) 내에는 해당 발광 소자(500)와 전기적으로 연결된 구동 회로가 위치할 수 있다. 상기 구동 회로는 상기 게이트 신호 및 상기 데이터 신호에 따라 해당 발광 소자(500)의 동작을 제어할 수 있다. 예를 들어, 상기 구동 회로는 제 1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 및 스토리지 커패시터(400)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(200)는 제 1 반도체 패턴(210), 제 1 게이트 절연막(220), 제 1 게이트 전극(230), 제 1 층간 절연막(240), 제 1 소스 전극(250) 및 제 1 드레인 전극(260)을 포함할 수 있다.
상기 제 1 반도체 패턴(210)은 상기 소자 기판(100)에 가까이 위치할 수 있다. 상기 제 1 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(210)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다. 본 명세서의 실시예에서, 제 1 반도체 패턴(210)은 저온 폴리-실리콘(Low Temperature Poly-Si; LTPS)을 포함하고 있다.
상기 제 1 반도체 패턴(210)은 제 1 소스 영역, 제 1 드레인 영역 및 제 1 채널 영역을 포함할 수 있다. 상기 제 1 채널 영역은 상기 제 1 소스 영역과 상기 제 1 드레인 영역 사이에 위치할 수 있다. 상기 제 1 채널 영역은 상기 제 1 소스 영역 및 상기 제 1 드레인 영역보다 상대적으로 낮은 전도율(conductivity)을 가질 수 있다. 예를 들어, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역은 상기 제 1 채널 영역보다 도전형 불순물의 함량이 높을 수 있다.
상기 제 1 게이트 절연막(220)은 상기 제 1 반도체 패턴(210) 상에 위치할 수 있다. 상기 제 1 게이트 절연막(220)은 상기 제 1 반도체 패턴(210)의 외측 방향으로 연장할 수 있다. 상기 제 1 게이트 절연막(220)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(220)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 상기 실리콘 산화물계(SiOx) 물질은 이산화 규소(SiO2)를 포함할 수 있다.
상기 제 1 게이트 전극(230)은 상기 제 1 게이트 절연막(220) 상에 위치할 수 있다. 예를 들어, 상기 제 1 게이트 전극(230)은 상기 제 1 반도체 패턴(210)의 상기 채널 영역과 중첩할 수 있다. 상기 제 1 게이트 전극(230)은 상기 제 1 게이트 절연막(220)에 의해 상기 제 1 반도체 패턴(210)과 절연될 수 있다. 상기 제 1 게이트 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극(230)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 제 1 층간 절연막(240)은 상기 제 1 게이트 절연막(220) 및 상기 제 1 게이트 전극(230) 상에 위치할 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 게이트 절연막(220)을 따라 연장할 수 있다. 상기 제 1 층간 절연막(240)은 절연성 물질을 포함할 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 게이트 절연막(220)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 층간 절연막(240)은 실리콘 질화물계 물질(SiNx)을 포함할 수 있다.
상기 제 1 소스 전극(250)은 상기 제 1 층간 절연막(240) 상에 위치할 수 있다. 상기 제 1 소스 전극(250)은 상기 제 1 반도체 패턴(210)의 상기 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 층간 절연막(240)은 상기 제 1 반도체 패턴(210)의 상기 소스 영역을 부분적으로 노출하는 제 1 소스 컨택홀을 포함할 수 있다. 상기 제 1 소스 전극(250)은 상기 제 1 반도체 패턴(210)의 상기 소스 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 1 소스 전극(250)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(250)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다.
상기 제 1 드레인 전극(260)은 상기 제 1 층간 절연막(240) 상에 위치할 수 있다. 상기 제 1 드레인 전극(250)은 상기 제 1 반도체 패턴(210)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 층간 절연막(240)은 상기 제 1 반도체 패턴(210)의 상기 드레인 영역을 부분적으로 노출하는 제 1 드레인 컨택홀을 포함할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 반도체 패턴(210)의 상기 드레인 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 1 드레인 전극(260)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(260)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 소스 전극(250)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(260)은 상기 제 1 소스 전극(250)과 동일한 공정으로 형성될 수 있다.
제 1 소스 전극(250)및 제 1 드레인 전극(260)은 다중층의 구조로 형성될 수 있다. 예를 들어, 제 1 소스 전극(250) 및 제 1 드레인 전극(260)은 3중층으로 형성될 수 있다. 제 1 소스 전극(250) 및 제 1 드레인 전극(260)이 3중층으로 형성되는 경우, 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다. 상기 제 2 박막 트랜지스터(300)는 상기 제 1 박막 트랜지스터(200)와 다른 공정을 통해 형성될 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터는 상기 제 1 박막 트랜지스터(200)의 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)을 덮는 분리 절연막(130) 상에 위치할 수 있다. 상기 분리 절연막(130)은 절연성 물질을 포함할 수 있다. 상기 분리 절연막(130)은 상기 제 1 층간 절연막(240)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 분리 절연막(130)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다.
상기 제 2 박막 트랜지스터(300)의 구조는 상기 제 1 박막 트랜지스터(200)의 구조와 동일할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(300)는 제 2 반도체 패턴(310), 제 2 게이트 절연막(320), 제 2 게이트 전극(330), 제 2 층간 절연막(340), 제 2 소스 전극(350) 및 제 2 드레인 전극(360)을 포함할 수 있다.
상기 제 2 반도체 패턴(310)은 상기 분리 절연막(130)에 가까이 위치할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)은 상기 분리 절연막(130)과 직접 접촉할 수 있다. 상기 제 2 반도체 패턴(310)은 반도체 물질을 포함할 수 있다. 상기 제 2 반도체 패턴(310)은 상기 제 1 반도체 패턴(210)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)은 IGZO와 같은 산화물 반도체를 포함할 수 있다.
상기 제 2 반도체 패턴(310)은 제 2 소스 영역, 제 2 드레인 영역 및 제 2 채널 영역을 포함할 수 있다. 상기 제 2 채널 영역은 상기 제 2 소스 영역과 상기 제 2 드레인 영역 사이에 위치할 수 있다. 상기 제 2 소스 영역의 저항 및 상기 제 2 드레인 영역의 저항은 상기 제 2 채널 영역의 저항보다 낮을 수 있다. 예를 들어, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 도체화된 영역일 수 있다. 상기 제 2 채널 영역은 도체화되지 않은 영역일 수 있다.
상기 제 2 게이트 절연막(320)은 상기 제 2 반도체 패턴(310) 상에 위치할 수 있다. 상기 제 2 게이트 절연막(320)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(320)은 실리콘 산화물계(SiOx) 물질, 실리콘 질화물계(SiNx) 물질 및/또는 고유전율을 갖는 물질(High-K 물질)을 포함할 수 있다. 상기 제 2 게이트 절연막(320)은 다중층 구조일 수 있다.
상기 제 2 게이트 절연막(320)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역 및 상기 드레인 영역을 노출할 수 있다. 상기 제 2 반도체 패턴(310)의 상기 소스 영역 및 상기 드레인 영역은 상기 제 2 게이트 절연막(320)과 중첩하지 않을 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)의 상기 소스 영역 및 상기 드레인 영역은 상기 제 2 게이트 절연막의 패터닝 공정에 사용되는 식각 용액(etchant)에 의해 도체화될 수 있다.
상기 제 2 게이트 전극(330)은 상기 제 2 게이트 절연막(320) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(330)은 상기 제 2 반도체 패턴(310)의 상기 채널 영역과 중첩할 수 있다. 상기 제 2 게이트 전극(330)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(330)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(330)은 상기 제 1 게이트 전극(230)과 동일한 물질을 포함할 수 있다.
상기 제 2 층간 절연막(340)은 상기 제 2 반도체 패턴(310) 및 상기 제 2 게이트 전극(330) 상에 위치할 수 있다. 상기 제 2 층간 절연막(340)은 상기 제 2 반도체 패턴(310)의 측면을 덮을 수 있다. 상기 제 2 층간 절연막(340)은 절연성 물질을 포함할 수 있다. 상기 제 2 층간 절연막(340)은 상기 제 1 층간 절연막(240)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 층간 절연막(340)은 실리콘 산화물계 물질(SiOx)을 포함할 수 있다.
상기 제 2 소스 전극(350)은 상기 제 2 층간 절연막(340) 상에 위치할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 층간 절연막(340)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역을 부분적으로 노출하는 제 2 소스 컨택홀을 포함할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 2 소스 전극(350)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(350)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 1 소스 전극(250)과 동일한 물질을 포함할 수 있다.
상기 제 2 드레인 전극(360)은 상기 제 2 층간 절연막(340) 상에 위치할 수 있다. 상기 제 2 드레인 전극(350)은 상기 제 2 반도체 패턴(310)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 층간 절연막(340)은 상기 제 2 반도체 패턴(310)의 상기 드레인 영역을 부분적으로 노출하는 제 2 드레인 컨택홀을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 반도체 패턴(310)의 상기 드레인 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 2 드레인 전극(360)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(360)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 소스 전극(350)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(360)은 상기 제 2 소스 전극(350)과 동일한 공정으로 형성될 수 있다.
제 2 소스 전극(350)과 제 2 드레인 전극(360)은 다중층의 구조로 형성될 수 있다. 예를 들어, 제 2 소스 전극(350) 및 제 2 드레인 전극(360)은 3중층으로 형성될 수 있다. 제 2 소스 전극(350) 및 제 2 드레인 전극(360)이 3중층으로 형성되는 경우, 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다.
상기 스토리지 커패시터(400)는 상기 소자 기판(100)과 상기 제 2 박막 트랜지스터(300) 사이에 형성될 수 있다. 예를 들어, 상기 스토리지 커패시터(400)는 상기 제 1 게이트 전극(230)과 동일한 층 상에 위치하는 제 1 스토리지 전극(410) 및 상기 제 1 스토리지 전극(410) 상에 위치하는 제 2 스토리지 전극(420)을 포함할 수 있다.
상기 제 1 스토리지 전극(410)은 도전성 물질을 포함할 수 있다. 상기 제 1 스토리지 전극(410)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 스토리지 전극(410)은 상기 제 1 게이트 전극(230)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 스토리지 전극(410)은 상기 제 1 게이트 전극(230)과 동일한 공정으로 형성될 수 있다.
상기 제 2 스토리지 전극(420)은 도전성 물질을 포함할 수 있다. 상기 제 2 스토리지 전극(420)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 스토리지 전극(410)과 상기 제 2 스토리지 전극(420) 사이로 연장할 수 있다. 상기 제 2 스토리지 전극(420)은 상기 제 1 층간 절연막(240) 상에 위치할 수 있다. 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)은 상기 제 1 스토리지 전극(420)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 스토리지 전극(420)을 덮는 제 1 중간 절연막(120)은 상기 제 1 층간 절연막(240)과 상기 제 1 소스 전극(250) 사이 및 상기 제 1 층간 절연막(240)과 상기 제 1 드레인 전극(260) 사이로 연장할 수 있다. 상기 제 1 게이트 전극(230)과 상기 제 1 소스 전극(250) 사이 및 상기 제 1 게이트 전극(230)과 상기 제 1 드레인 전극(260) 사이에는 상기 제 1 층간 절연막(240) 및 상기 제 1 중간 절연막(120)이 순서대로 적층될 수 있다. 상기 제 2 스토리지 전극(420)은 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)과 다른 물질을 포함할 수 있다.
상기 제 1 중간 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 중간 절연막(120)은 실리콘 산화물계 물질(SiOx) 및/또는 실리콘 질화물계 물질(SiNx)을 포함할 수 있다. 상기 제 1 중간 절연막(120)은 다중층 구조일 수 있다. 예를 들어, 상기 제 1 중간 절연막(120)은 실리콘 산화물계(SiOx) 물질을 포함하는 제 1 중간층(121) 및 실리콘 질화물계(SiNx) 물질을 포함하는 제 2 중간층(122)의 적층 구조일 수 있다. 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)은 상기 제 2 중간층(122) 상에 위치할 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제 1 중간 절연막(120)은 단일층으로 형성될 수 있다. 제 1 중간 절연막(120)이 단일층으로 형성되는 경우, 실리콘 질화물계(SiNx) 물질을 포함하는 제 2 중간층(122)으로 형성될 수 있다.
상기 제 2 스토리지 전극(420)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 중간층(122) 상에는 상기 제 1 중간 절연막(120)을 관통하여 상기 제 2 스토리지 전극(420)과 연결되는 제 1 중간 전극(610)이 위치하고, 상기 제 2 드레인 전극(360)은 상기 제 2 층간 절연막(340)을 관통하여 상기 제 1 중간 전극(610)과 연결될 수 있다. 상기 제 1 중간 전극(610)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 중간 전극(610)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 중간 전극(610)은 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 중간 전극(610)은 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)과 동일한 공정으로 형성될 수 있다.
상기 제 1 층간 절연막(240)과 상기 제 1 중간 절연막(120) 사이에는 차광 전극(450)이 위치할 수 있다. 상기 차광 전극(450)은 상기 제 2 반도체 패턴(310)과 중첩할 수 있다. 상기 차광 전극(450)은 외부 빛에 의한 상기 제 2 반도체 패턴(310)의 특성 변화를 방지할 수 있다. 예를 들어, 상기 차광 전극(450)은 금속을 포함할 수 있다. 상기 차광 전극(450)은 상기 제 2 스토리지 전극(420)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 차광 전극(450)은 상기 제 2 스토리지 전극(450)과 동일한 공정으로 형성될 수 있다.
상기 제 2 층간 절연막(340)과 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360) 상에는 제 2 중간 절연막(140)이 위치할 수 있다. 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360)은 상기 제 2 중간 절연막(140) 상에 위치할 수 있다. 상기 제 2 중간 절연막(140)은 절연성 물질을 포함할 수 있다. 상기 제 2 중간 절연막(140)은 상기 제 2 층간 절연막(340)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 중간 절연막(140)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 층간 절연막(340) 및 상기 제 2 중간 절연막(140)을 관통할 수 있다.
상기 소자 기판(100)과 각 화소(PA)의 구동 회로 사이에는 버퍼 절연막(110)이 위치할 수 있다. 상기 버퍼 절연막(110)은 상기 구동 회로의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 상기 소자 기판(100)과 각 화소(PA)의 상기 제 1 반도체 패턴(210) 사이로 연장할 수 있다. 상기 버퍼 절연막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 실리콘 산화물계(SiOx) 물질 및/또는 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 상기 버퍼 절연막(110)은 다중층 구조일 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 제 1 버퍼층(111) 및 상기 제 1 버퍼층(111)과 다른 물질을 포함하는 제 2 버퍼층(112)의 적층 구조일 수 있다.
각 화소(PA)의 상기 제 2 박막 트랜지스터(300)와 상기 발광 소자(500) 사이에는 제 1 오버 코트층(150) 및 제 2 오버 코트층(160)이 순서대로 적층될 수 있다. 상기 제 1 오버 코트층(150) 및 상기 제 2 오버 코트층(160)은 각 화소(PA)의 구동 회로에 의한 단차를 제거할 수 있다. 예를 들어, 각 화소(PA)의 상기 발광 소자(500)를 향한 상기 제 2 오버 코트층(160)의 표면은 평평한 평면(flat surface)일 수 있다. 상기 제 1 오버 코트층(150) 및 상기 제 2 오버 코트층(160)은 절연성 물질을 포함할 수 있다. 상기 제 1 오버 코트층(150) 및 상기 제 2 오버 코트층(160)은 상기 제 2 중간 절연막(140)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 오버 코트층(150) 및 상기 제 2 오버 코트층(160)은 유기 절연 물질을 포함할 수 있다. 상기 제 2 오버 코트층(160)은 상기 제 1 오버 코트층(150)과 다른 물질을 포함할 수 있다.
각 화소(PA)의 상기 발광 소자(500)는 해당 화소(PA)의 상기 제 2 박막 트랜지스터(300)와 전기적으로 연결될 수 있다. 예를 들어, 각 화소(PA)의 상기 제 1 전극(510)은 상기 제 1 오버 코트층(150) 및 상기 제 2 오버 코트층(160)을 관통하여 상기 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 각 화소(PA)의 상기 제 1 전극(510)은 제 2 중간 전극(620)을 통해 상기 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 중간 전극(620)은 상기 제 1 오버 코트층(150)과 상기 제 2 오버 코트층(160) 사이에 위치할 수 있다. 상기 제 2 중간 전극(620)은 상기 제 1 오버 코트층(150)을 관통하여 상기 제 2 드레인 전극(360)과 연결되고, 상기 제 1 전극(510)은 상기 제 2 오버 코트층(160)을 관통하여 상기 제 2 중간 전극(620)과 연결될 수 있다.
상기 제 2 중간 전극(620)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 중간 전극(620)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 2 중간 전극(620)은 상기 제 1 중간 전극(610)과 다른 물질을 포함할 수 있다.
각 화소(PA)의 상기 발광 소자(500)는 독립적으로 구동될 수 있다. 예를 들어, 각 화소(PA)의 상기 제 1 전극(510)은 인접한 화소(PA)의 상기 제 1 전극(510)과 절연될 수 있다. 각 제 1 전극(510)의 가장 자리는 뱅크 절연막(170)에 의해 덮일 수 있다. 상기 뱅크 절연막(170)은 상기 제 2 오버 코트층(160) 상에 위치할 수 있다. 각 화소(PA)의 상기 발광층(520) 및 상기 제 2 전극(530)은 상기 뱅크 절연막(170)에 의해 노출된 해당 제 1 전극(510) 상에 적층될 수 있다. 상기 뱅크 절연막(170)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(170)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(170)은 상기 제 2 오버 코트층(160)과 다른 물질을 포함할 수 있다.
각 화소(PA)의 상기 발광층(520) 중 적어도 일부는 상기 뱅크 절연막(170) 상으로 연장할 수 있다. 예를 들어, 각 화소(PA)의 상기 제 1 유기층(521) 및 상기 제 2 유기층(523)은 인접한 화소(PA)의 상기 제 1 유기층(521) 및 상기 제 2 유기층(522)과 연결될 수 있다. 각 화소(PA)의 상기 발광 물질층(522)은 인접한 화소(PA)의 상기 발광 물질층(522)과 이격될 수 있다. 각 화소(PA)의 상기 제 2 전극(530)은 상기 뱅크 절연막(170) 상으로 연장할 수 있다. 예를 들어, 각 화소(PA)의 상기 제 2 전극(530)은 인접한 화소(PA)의 상기 제 2 전극(530)과 연결될 수 있다.
본 명세서의 실시예에 따르면, 제 2 박막 트랜지스터(300)가 구동 트랜지스터의 역할을 수행할 수 있다. 따라서, 발광 소자(500)의 제 1 전극(510)은 제 2 박막 트랜지스터(300)와 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들면, 발광 소자(500)의 제 1 전극(510)은 제 1 박막 트랜지스터(200)와 연결될 수 있다. 그리고, 제 1 박막 트랜지스터(200)가 구동 트랜지스터의 역할을 수행할 수 있다.
상기 소자 기판(100)에는 기판 홀(CH)이 형성될 수 있다. 상기 기판 홀(CH)은 상기 소자 기판(100)을 관통할 수 있다. 상기 기판 홀(CH)은 상기 화소들(PA) 사이에 위치할 수 있다. 예를 들어, 상기 기판 홀(CH)은 상기 발광 소자들(500) 사이에 형성될 수 있다. 상기 소자 기판(100)은 상기 기판 홀(CH)이 형성된 영역을 포함하는 홀 주변 영역(HA)을 포함할 수 있다. 상기 발광 소자들(500)은 상기 홀 주변 영역(HA)의 외측에 위치할 수 있다. 상기 홀 주변 영역(HA) 내에서 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)은 상기 기판 홀(CH)의 가장 자리를 따라 우회할 수 있다.
상기 홀 주변 영역(HA)은 상기 기판홀(CH)이 형성된 관통 영역(CA) 및 상기 관통 영역(CA)을 둘러싸는 분리 영역(SA)을 포함할 수 있다. 예를 들어, 상기 분리 영역(SA)은 상기 관통 영역(CA)과 상기 화소들(PA) 사이에 위치할 수 있다.
상기 분리 영역(SA) 내에는 적어도 하나의 분리 소자(700)가 위치할 수 있다. 각 분리 소자(700)는 광폭 패턴들(710) 및 협폭 패턴들(720)이 반복 적층된 구조일 수 있다. 예를 들어, 상기 광폭 패턴들(710)은 순서대로 적층된 제 1 광폭 패턴(711), 제 2 광폭 패턴(712) 및 제 3 광폭 패턴(713)을 포함하고, 상기 협폭 패턴들(720)은 상기 제 1 광폭 패턴(711)과 상기 제 2 광폭 패턴(712) 사이에 위치하는 제 1 협폭 패턴(721) 및 상기 제 2 광폭 패턴(712)과 상기 제 3 광폭 패턴(713) 사이에 위치하는 제 2 협폭 패턴(722)을 포함할 수 있다. 각 협폭 패턴(720)의 폭(w2)은 각 광폭 패턴(710)의 폭보다 작을 수 있다. 예를 들어, 각 협폭 패턴(720)의 폭(w2)은 상기 제 1 광폭 패턴(711)의 폭(w1)보다 작을 수 있다. 각 분리 소자(700)는 상기 광폭 패턴들(710)과 상기 협폭 패턴들(720)의 폭 차이에 의한 적어도 하나의 언더 컷 구조를 포함할 수 있다.
각 언더 컷 구조은 해당 협폭 패턴(720)의 두께와 동일한 깊이(h)를 가질 수 있다. 예를 들어, 상기 제 3 광폭 패턴(713)과 상기 제 2 협폭 패턴(722)에 의해 형성되는 언더 컷 구조의 깊이(h)는 상기 제 2 협폭 패턴(722)의 두께와 동일할 수 있다. 각 언더 컷 구조의 길이(d)는 해당 광폭 패턴(710)의 측면과 해당 협폭 패턴(720)의 측면 사이의 거리와 동일할 수 있다. 예를 들어, 상기 제 3 광폭 패턴(713)과 상기 제 2 협폭 패턴(722)에 의해 형성되는 언더 컷 구조의 길이(d)는 상기 제 3 광폭 패턴(713)의 측면과 상기 제 2 협폭 패턴(722)의 측면 사이의 거리와 동일할 수 있다. 각 언더 컷 구조의 깊이(h) 및 길이(d)는 상기 홀 주변 영역(HA) 상으로 연장하는 상기 발광층(520)의 두께보다 클 수 있다. 예를 들어, 각 언더 컷 구조의 깊이(h) 및 길이(d)는 상기 제 1 유기층(521)의 두께와 상기 제 2 유기층(523)의 두께의 합보다 클 수 있다. 예를 들어, 각 언더 컷 구조의 깊이(h) 및 길이(d)는 3000㎛ 이상일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 영역(SA) 상에 증착된 제2 전극(530) 및 상기 발광층(520)이 상기 분리 소자(700)에 의해 완전히 분리될 수 있다. 예를 들어, 분리 소자(700)에 의해 제 2 전극(530)과 발광층(520)의 제1 유기층(521) 및 제2 유기층(523)이 분리 될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(520)을 통한 외부 수분의 침투가 상기 분리 소자(700)에 의해 차단될 수 있다. 상기 제 2 전극(530)은 각 분리 소자(700)의 언더 컷 구조에 의해 분리될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 분리 소자(700)의 언더 컷 구조가 상기 발광층(520) 및 상기 제 2 전극(530)에 의해 노출될 수 있다.
상기 광폭 패턴들(710) 및 상기 협폭 패턴들(720)은 절연성 물질을 포함할 수 있다. 상기 협폭 패턴들(720)은 상기 광폭 패턴들(710)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 협폭 패턴들(720)은 상기 분리 소자(700)의 형성 공정에 사용되는 식각 용액에 상기 광폭 패턴들(710)보다 빠르게 식각되는 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(700)의 형성 공정이 단순화될 수 있다.
상기 제 1 광폭 패턴(711)은 상기 분리 소자(700)에 의해 분리된 상기 발광층(520)의 일부 영역 및 상기 제 2 전극(530)의 일부 영역과 이격될 수 있다. 예를 들어, 상기 제 1 광폭 패턴(711)의 폭(w1)은 최상위에 위치하는 상기 제 3 광폭 패턴(713)의 폭보다 작을 수 있다.
상기 분리 소자(700)는 상기 구동 회로의 형성 공정 및 상기 발광 소자(500)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 분리 소자들(700)은 상기 분리 영역(SA) 상에 상기 제 1 층간 절연막(240), 상기 제 1 중간층(121), 상기 제 2 중간층(122), 상기 분리 절연막(130), 상기 제 2 층간 절연막(340) 및 상기 제 2 오버 코트층(160)을 증착하는 공정 및 마스크 패턴을 이용하여 상기 제 1 중간층(121), 상기 제 2 중간층(122), 상기 분리 절연막(130), 상기 제 2 층간 절연막(340), 상기 제 2 중간 절연막(140) 및 상기 제 2 오버 코트층(160)을 순차적으로 식각하는 공정을 포함할 수 있다. 상기 제 1 광폭 패턴(711)은 상기 분리 영역(SA) 상에 형성된 상기 제 1 중간층(121)의 식각 공정에 의해 형성될 수 있다. 예를 들어, 상기 제 1 광폭 패턴(711)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 상기 제 1 협폭 패턴(721)은 상기 분리 영역(SA) 상에 형성된 상기 제 2 중간층(122)의 식각 공정에 의해 형성될 수 있다. 예를 들어, 상기 제 1 협폭 패턴(721)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 상기 제 2 광폭 패턴(712)은 상기 분리 영역(SA) 상에 형성된 상기 분리 절연막(130) 및 상기 제 2 층간 절연막(340)의 식각 공정에 의해 형성될 수 있다. 예를 들어, 상기 제 2 광폭 패턴(712)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 상기 제 2 광폭 패턴(712)의 하부 광폭층(712a) 및 상부 광폭층(712b)의 적층 구조일 수 있다. 상기 제 2 협폭 패턴(722)은 상기 분리 영역(SA) 상에 형성된 상기 제 2 중간 절연막(140)의 식각 공정에 의해 형성될 수 있다. 예를 들어, 상기 제 2 협폭 패턴(722)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 상기 제 3 광폭 패턴(713)은 상기 분리 영역(SA) 상에 형성된 상기 제 1 오버 코트층(150)의 식각 공정에 의해 형성될 수 있다. 예를 들어, 상기 제 3 광폭 패턴(713)은 유기 절연 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자들(700)의 형성 공정에 의한 공정 효율의 저하가 최소화될 수 있다.
상기 홀 주변 영역(HA)은 상기 분리 영역(SA)의 외측에 위치하는 배리어 영역(BA)을 더 포함할 수 있다. 상기 분리 영역(SA)은 상기 관통 영역(CA)과 상기 배리어 영역(BA) 사이에 위치할 수 있다. 상기 배리어 영역(BA) 상에는 적어도 하나의 댐(800)이 위치할 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치는 기판 홀(CH)이 형성된 관통 영역(CA)과 화소들(PA) 사이에 위치하는 분리 영역(SA) 내에 적어도 하나의 분리 소자(700)가 위치하되, 각 분리 소자(700)가 적어도 하나의 언더 컷 구조를 포함하고, 각 언더 컷 구조의 깊이 및 길이가 각 화소(PA) 내에 위치하는 발광 소자(500)의 발광층(520)의 두께보다 클 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(520)이 상기 분리 소자(700)에 의해 확실히 분리될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 기판 홀(CH)을 통해 침투한 외부 수분에 의한 상기 발광 소자(500)의 손상이 효과적으로 방지될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치는 각 화소(PA)의 구동 회로 및 발광 소자(500)의 형성 공정을 이용하여 상기 분리 소자(700)를 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(700)의 형성 공정에 의한 공정 효율의 저하가 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 소자 기판(100) 및 상기 버퍼 절연막(110)이 다중층 구조인 것으로 설명된다. 그러나, 도 6에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 단일 층 구조의 소자 기판(100) 및 단일 층 구조의 버퍼 절연막(110)을 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 도 3과 같이 버퍼 절연막(110)이 다중층 구조로 형성될 수 도 있다.본 발명의 실시 예에 따른 디스플레이 장치는 상기 제 2 층간 절연막(340)과 상기 제 1 오버 코트층(150) 사이에 상기 제 2 중간 절연막(140)이 위치하는 것으로 설명된다. 그러나, 도 6, 7a 및 7b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 박막 트랜지스터(300)가 제 2 게이트 전극(330)을 제 2 소스 전극(350) 및 제 2 드레인 전극(360)과 절연하는 보호층(345)을 포함할 수 있다. 예를 들어, 상기 보호층(345)은 상기 제 2 게이트 전극(330)과 상기 제 2 소스 전극(350) 사이 및 상기 제 2 게이트 전극(330)과 상기 제 2 드레인 전극(360) 사이에 위치할 수 있다. 상기 보호층(345)은 상기 제 2 게이트 전극(330), 상기 제 2 소스 전극(350) 및 상기 드레인 전극(360)과 직접 접촉할 수 있다. 상기 보호층(345)은 실리콘 산화물계 물질(SiOx)을 포함할 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 제 2 박막 트랜지스터(300)의 제 2 반도체 패턴(310) 상에 실리콘 질화물계(SiNx) 물질을 포함하는 절연막이 위치하지 않을 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 실리콘 질화물계(SiNx) 물질을 포함하는 절연막에 의해 발생된 수소로 인한 산화물 반도체를 포함하는 상기 제 2 박막 트랜지스터(300)의 제 2 반도체 패턴(310)의 열화가 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 광폭 패턴(710) 및 상기 협폭 패턴(720)이 절연성 물질을 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 광폭 패턴(710) 및/또는 협폭 패턴(720)이 도전성 물질을 포함할 수 있다. 예를 들어, 도 6, 7a 및 7b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 소자(700)가 보호층(345) 상에 위치할 수 있다. 상기 분리 소자(700)는 단일 광폭 패턴(710) 및 단일 협폭 패턴(720)을 포함할 수 있다. 예를 들어, 상기 분리 소자(700)는 상기 보호층(345) 상에 순서대로 적층된 협폭 패턴(720) 및 광폭 패턴(710)을 포함할 수 있다.
상기 협폭 패턴(720)은 도전성 물질을 포함할 수 있다. 상기 협폭 패턴(720)은 제 2 박막 트랜지스터(300)의 제 2 소스 전극(350) 및 제 2 드레인 전극(360)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 협폭 패턴(720)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360)과 동일한 물질을 포함할 수 있다. 상기 협폭 패턴(720)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360)과 동일한 공정으로 형성될 수 있다. 협폭 패턴(720)은 제 2 소스 전극(350)및 제 2 드레인 전극(360)과 동일한 구조인 3중층으로 형성될 수 있다. 따라서, 협폭 패턴(720)은 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다. 상기 광폭 패턴(710)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360) 상에 위치하는 제 1 오버 코트층(150), 제 2 오버 코트층(160) 및 뱅크 절연막(170) 중 하나와 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(700)이 효과적으로 형성될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 광폭 패턴(710)과 상기 협폭 패턴(720)에 의해 형성되는 언더 컷 구조의 깊이 및 길이가 쉽게 제어될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(700)에 의한 제 2 전극(530)및 발광층(520)의 분리가 효과적으로 수행될 수 있다. 예를 들어, 도 7a와 같이, 분리 소자(700)에 의해 제 2 전극(530)과 발광층(520)의 제1 유기층(521) 및 제2 유기층(523)이 분리되어 복수개의 패턴으로 형성 될 수 있다.본 발명의 실시 예에 따른 디스플레이 장치는 상기 협폭 패턴들(720)이 동일한 물질을 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 협폭 패턴들(720) 중 적어도 하나가 다른 물질을 포함할 수 있다. 예를 들어, 도 6, 8a 및 8b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 소자(700)가 제 1 층간 절연막(240) 상에 순서대로 적층된 제 1 광폭 패턴(711), 제 1 협폭 패턴(721), 제 2 광폭 패턴(712), 제 2 협폭 패턴(722) 및 제 3 광폭 패턴(713)을 포함할 수 있다. 상기 제 1 광폭 패턴(711) 및 상기 제 2 광폭 패턴(712)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 제 1 광폭 패턴(711)은 제 1 중간 절연막(120)의 제 1 중간층(121)과 동일한 물질로 이루어질 수 있다.
그리고, 제 1 광폭 패턴(711)은 제 1 중간 절연막(120)의 제 1 중간층(121)과 동일한 층상에 형성될 수 있다. 상기 제 2 광폭 패턴(712)은 하부 광폭층(712a) 및 상부 광폭층(712b)이 적층된 이중층 구조일 수 있다. 제 2 광폭 패턴(712)의 하부 광폭층(712a)은 분리 절연막(130)과 동일한 물질로 이루어질 수 있다. 그리고, 하부 광폭층(712a)은 분리 절연막(130)과 동일한 층상에 형성될 수 있다. 제 2 광폭 패턴(712)의 상부 광폭층(712b)은 보호층(345)과 동일한 물질로 이루어질 수 있다.
그리고, 제 2 광폭 패턴(712)의 상부 광폭층(712b)은 보호층(345)과 동일한 층상에 형성될 수 있다. 상기 제 3 광폭 패턴(713)은 제 2 박막 트랜지스터(300)의 제 2 소스 전극(350) 및 제 2 드레인 전극(360) 상에 위치하는 제 1 오버 코트층(150), 제 2 오버 코트층(160) 및 뱅크 절연막(170) 중 하나와 동일한 물질을 포함할 수 있다. 예를 들어, 제 3 광폭 패턴(713)은 제 2 오버 코트층(160)과 동일한 물질로 이루어질 수 있다. 상기 제 1 협폭 패턴(721)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 상기 제 2 협폭 패턴(722)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360)과 동일한 물질을 포함할 수 있다. 제 2 협폭 패턴(722)은 제 2 소스 전극(350)및 제 2 드레인 전극(360)과 동일한 구조인 3중층으로 형성될 수 있다. 따라서, 제 2 협폭 패턴(722)은 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다.
이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 2 협폭 패턴(720)의 구성에 대한 자유도가 향상될 수 있다. 제 1 협폭 패턴(721)은 제 1 중간 절연막(120)의 제 2 중간층(122)과 동일한 물질로 이루어 질 수 있다. 그리고, 제 1 협폭 패턴(721)은 제 1 중간 절연막(120)의 제 2 중간층(122)과 동일한 층상에 형성될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 각 화소(PA)의 상기 제 2 박막 트랜지스터(300)가 해당 화소(PA)의 제 1 전극(510)과 전기적으로 연결되는 것으로 설명된다. 그러나, 도 9에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소(PA)의 제 1 전극(510)이 해당 화소(PA)의 제 1 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 분리 절연막(130) 및 제 2 층간 절연막(340)을 관통하여 제 1 박막 트랜지스터(200)의 드레인 전극에 연결되는 제 3 중간 전극(630) 및 제 1 오버 코트층(150)을 관통하여 상기 제 3 중간 전극(630)과 연결되는 제 4 중간 전극(640)을 포함할 수 있다. 각 화소(PA)의 제 1 전극(510)은 제 2 오버 코트층(160)을 관통하여 상기 제 4 중간 전극(640)과 연결될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 구동 회로의 배치에 대한 자유도가 향상될 수 있다.
도 3 및 도 6을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 IGZO와 같은 산화물 반도체를 포함하는 제2 박막 트랜지스터(300)가 발광소자(500)의 제 1 전극(510)과 전기적으로 연결되어 구동 트랜지스터의 역항을 하는 것으로 설명된다. . 그러나, 도 9, 10a 및 10b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 폴리 실리콘(Poly-Si)을 포함하는 제1 박막 트랜지스터(200)가 발광소자(500)의 제 1 전극(510)과 전기적으로 연결되어 구동 트랜지스터의 역할을 할 수 있다. 그리고, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 제 1 중간 절연막(120)이 실리콘 질화물계(SiNx) 물질을 포함하는 단일층으로 형성될 수 있다. 그러나, 이에 한정되지는 않으며, 제 1 중간 절연막(120)은 실리콘 질화물계(SiNx) 물질층과 실리콘 산화물계(SiOx) 물질층으로 이루어진 2중층으로 형성될 수 도 있다. 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 소자(700)가 제 2 버퍼층(112) 상에 순서대로 적층된 제 1 광폭 패턴(711), 제 1 협폭 패턴(721), 제 2 광폭 패턴(712), 제 2 협폭 패턴(722), 및 제 3 광폭 패턴(713)을 포함할 수 있다. 상기 제 1 광폭 패턴(711) 및 상기 제 2 광폭 패턴(712)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 예를 들어, 상기 제 1 광폭 패턴(711)은 제 1 게이트 절연막(220)과 동일한 물질을 포함하고, 상기 제 2 광폭 패턴(712)은 분리 절연막(130)과 동일한 물질을 포함하는 하부 광폭층(712a) 및 제 2 층간 절연막(340)과 동일한 물질을 포함하는 상부 광폭층(712b)의 적층 구조일 수 있다. 상기 제 3 광폭 패턴(713)은 제 2 박막 트랜지스터(300)의 제 2 소스 전극(350) 및 제 2 드레인 전극(360) 상에 위치하는 제 1 오버 코트층(150), 제 2 오버 코트층(160) 및 뱅크 절연막(170) 중 하나와 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 광폭 패턴(713)은 제 2 오버 코트층(160)과 동일한 마스크 공정에 의해 형성될 수 있다. 따라서, 상기 제 3 광폭 패턴(713)은 제 2 오버 코트층(160)과 동일한 물질로 형성될 수 있다. 상기 제 1 협폭 패턴(721) 및 상기 제 2 협폭 패턴(722)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 예를 들어, 상기 제 1 협폭 패턴(721)은 제 1 층간 절연막(240)과 동일한 물질을 포함하는 하부 협폭층(721a) 및 제 1 중간 절연막(120)과 동일한 물질을 포함하는 상부 협폭층(721b)의 적층 구조일 수 있다. 상기 제 2 협폭 패턴(722)은 제 2 중간 절연막(140)과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(700)의 구성에 대한 자유도가 향상될 수 있다.
도 11, 12a 및 12b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 제 2 게이트 전극(330)이 보호층(345)에 의해 제 2 소스 전극(350) 및 제 2 드레인 전극(360)과 절연될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 소자(700)가 버퍼층(110) 상에 순서대로 적층된 제 1 광폭 패턴(711), 제 1 협폭 패턴(721), 제 2 광폭 패턴(712), 제 2 협폭 패턴(722) 및 제 3 광폭 패턴(713)을 포함할 수 있다. 상기 제 1 광폭 패턴(711)은 제 1 게이트 절연막(220)과 동일한 물질을 포함할 수 있다. 상기 제 2 광폭 패턴(712)은 분리 절연막(130)과 동일한 물질을 포함하는 하부 광폭층(712a) 및 보호층(345)과 동일한 물질을 포함하는 상부 광폭층(712b)의 적층 구조일 수 있다. 상기 제 3 광폭 패턴(713)은 제 2 박막 트랜지스터(300)의 제 2 소스 전극(350) 및 제 2 드레인 전극(360) 상에 위치하는 제 1 오버 코트층(150), 제 2 오버 코트층(160) 및 뱅크 절연막(170) 중 하나와 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 광폭 패턴(713)은 제 2 오버 코트층(160)과 동일한 마스크 공정에 의해 형성될 수 있다. 따라서, 상기 제 3 광폭 패턴(713)은 제 2 오버 코트층(160)과 동일한 물질로 형성될 수 있다. 상기 제 1 협폭 패턴(721)은 제 1 층간 절연막(240)과 동일한 물질을 포함하는 하부 협폭층(721a) 및 제 1 중간 절연막(120)과 동일한 물질을 포함하는 상부 협폭층(721b)의 적층 구조일 수 있다. 상기 제 2 협폭 패턴(722)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360)과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(700)가 효과적으로 구성될 수 있다. 제 2 협폭 패턴(722)은 제 2 소스 전극(350)및 제 2 드레인 전극(360)과 동일한 구조인 하부층, 중간층, 및 상부층으로 이루어진 3중층으로 형성될 수 있다. 따라서, 제 2 협폭 패턴(722)의 하부층 및 상부층은 알루미늄(Al) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 티타늄(Ti) 금속층으로 구성될 수 있다.
도 11 및 13에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 제 2 게이트 전극(330)이 보호층(345)에 의해 제 2 소스 전극(350) 및 제 2 드레인 전극(360)과 절연되며, 분리 소자(700)가 상기 보호층(345) 상에 순서대로 적층된 단일 협폭 패턴(720) 및 단일 광폭 패턴(710)을 포함할 수 있다.
상기 협폭 패턴(720)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 협폭 패턴(720)은 제 2 박막 트랜지스터(300)의 제 2 소스 전극(350) 및 제 2 드레인 전극(360)과 동일한 물질을 포함할 수 있다. 상기 협폭 패턴(720)은 제 2 박막 트랜지스터(300)의 제 2 소스 전극(350) 및 제 2 드레인 전극(360)과 동일한 층 상에 위치할 수 있다. 상기 협폭 패턴(720)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 소스 전극(350) 및 상기 제 2 드레인 전극(360)과 동일한 공정으로 형성될 수 있다. 예를 들어, 상기 제 2 소스 전극(350), 상기 제 2 드레인 전극(360), 및 상기 협폭 패턴(720)은 알루미늄(Al) 금속층들 사이에 티타늄(Ti) 금속층이 위치하는 구조일 수 있다. 협폭 패턴(720)이 제 2 소스 전극(350) 및 제 2 드레인 전극(360)과 동일한 물질로 이루어지는 경우, 상기 광폭 패턴(710)은 제 1 오버 코트층(150), 제 2 오버 코트층(160) 및 뱅크 절연막(170) 중 하나와 동일한 물질을 포함할 수 있다. 그러나, 이에 한정 되지는 않으며, 협폭 패턴(720)은 제 1 오버 코트층(150)과 제 2 오버 코트층(160) 사이에 위치하는 제 4 중간 전극(640)과 동일한 물질을 포함할 수 있다. 협폭 패턴(720)은 제 4 중간 전극(640)과 동일한 공정으로 형성될 수 있다. 협폭 패턴(720)이 제 4 중간 전극(640)과 동일한 물질로 이루어지는 경우, 광폭 패턴(710)은 제 2 오버 코트층(160) 및 뱅크 절연막(170) 중 하나와 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 광폭 패턴(710)과 상기 협폭 패턴(720)에 의해 형성된 언더 컷 구조가 형성될 수 있다. 그리고, 언더 컷 구조에 의해 제 2 전극(530) 및 발광층(520)의 분리가 효과적으로 수행될 수 있다. 예를 들어, 도 13과 같이, 분리 소자(700)에 의해 제 2 전극(530)과 발광층(520)의 제1 유기층(521) 및 제2 유기층(523)이 분리되어 복수개의 패턴으로 형성 될 수 있다.
도 14a 및 14b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 분리 소자(700)가 보호층(345) 상에 순서대로 적층된 제 1 광폭 패턴(731), 제 1 협폭 패턴(741), 제 2 광폭 패턴(732), 제 2 협폭 패턴(742), 및 제 3 광폭 패턴(733)을 포함할 수 있다. 상기 제 1 광폭 패턴(731)은 제 1 오버 코트층(150)과 동일한 유기 절연 물질을 포함할 수 있다. 상기 제 1 협폭 패턴(741)은 제 4 중간 전극(640)과 동일한 금속 물질을 포함할 수 있다. 상기 제 2 광폭 패턴(732)은 제 2 오버 코트층(160)과 동일한 유기 절연 물질을 포함할 수 있다. 상기 제 2 협폭 패턴(742)은 발광소자(500)의 제 1 전극(510)과 동일한 금속 물질을 포함할 수 있다. 상기 제 3 광폭 패턴(733)은 뱅크 절연막(170)과 동일한 유기 절연 물질을 포함할 수 있다. 이와 같이, 분리 소자(700)의 광폭 패턴들(731,732,733)은 유기 물질층으로 구성되고, 협폭 패턴들(741, 742)은 금속 물질층으로 구성될 수 있다.
또한, 도 15a 및 15b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 분리 소자(700)가 제 1 게이트 절연막(220) 상에 순서대로 적층된 제 1 광폭 패턴(751), 제 1 협폭 패턴(761), 제 2 광폭 패턴(752), 제 2 협폭 패턴(762), 제 3 광폭 패턴(753), 제 3 협폭 패턴(763), 및 제 4 광폭 패턴(754)를 포함할 수 있다. 상기 제 1 광폭 패턴(751)은 제 1 박막 트랜지스터의 제 1 게이트 전극(230)과 동일한 물질을 포함할 수 있다. 상기 제 2 광폭 패턴(752)은 상기 제 1 박막 트랜지스터(200)의 제 1 소스 전극(250) 및 제 1 드레인 전극(260)과 동일한 물질을 포함할 수 있다. 상기 제 3 광폭 패턴(753)은 제 2 박막 트랜지스터(300)의 제 2 게이트 전극(330)과 동일한 물질을 포함할 수 있다. 상기 제 4 광폭 패턴(754)는 제 1 오버 코트층(150), 제 2 오버 코트층(160), 및 뱅크 절연막(170) 중 하나와 동일한 물질을 포함할 수 있다. 상기 제 1 협폭 패턴(761), 상기 제 2 협폭 패턴(762), 및 상기 제 3 협폭 패턴(763)은 절연성 물질로 형성될 수 있다. 예를 들어, 제 1 협폭 패턴(761)은 실리콘 질화물계 물질(SiNx)로 이루어진 제 1 층간 절연막(240) 및 제 1 중간 절연막(120)과 동일한 적층구조로 형성될 수 있다. 따라서, 제 1 협폭 패턴(761)은 제 1 층간 절연막(240) 및 제 1 중간 절연막(120)의 두께의 합과 동일한 두께를 가질 수 있다. 제 2 협폭 패턴(762)은 실리콘 산화물계(SiOx) 물질로 구성된 분리 절연막(130)과 동일한 물질일 수 있다. 제 2 협폭 패턴(762)은 분리 절연막(130)과 동일한 마스크 공정에 의하여 형성될 수 있다. 제 3 협폭 패턴(763)은 실리콘 산화물계(SiOx) 물질로 구성된 보호층(345)과 동일한 물질일 수 있다. 그리고, 제 3 협폭 패턴(763)은 보호층(345)과 동일함 마스크 공정에 의하여 형성될수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 분리 소자(700)의 구성에 대한 자유도가 향상될 수 있다.
100: 소자 기판 200: 제 1 박막 트랜지스터
300: 제 2 박막 트랜지스터 500: 발광 소자
700: 분리 소자 710: 광폭 패턴
720: 협폭 패턴

Claims (14)

  1. 소자 기판을 관통하는 기판 홀;
    상기 소자 기판 상에 위치하고, 상기 기판 홀과 이격되는 발광 소자; 및
    상기 기판 홀과 상기 발광 소자 사이에 위치하는 적어도 하나의 분리 소자를 포함하되,
    각 발광 소자는 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함하고,
    각 분리 소자는 적어도 하나의 언더 컷 구조를 포함하며,
    각 언더 컷 구조의 깊이 및 길이는 상기 발광층의 두께보다 큰 디스플레이 장치.
  2. 제 1 항에 있어서,
    각 분리 소자의 언더 컷 구조는 상기 제 2 전극과 접촉하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    각 분리 소자는 광폭 패턴들 및 상기 광폭 패턴들과 다른 물질을 포함하는 협폭 패턴들이 반복 적층된 구조인 디스플레이 장치.
  4. 제 3 항에 있어서,
    각 협폭 패턴의 폭은 각 광폭 패턴의 폭보다 작고,
    상기 협폭 패턴들 중 적어도 하나는 도전성 물질을 포함하는 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 소자 기판과 상기 발광 소자 사이에 위치하는 분리 절연막;
    상기 소자 기판과 상기 분리 절연막 사이에 위치하는 제 1 박막 트랜지스터;
    상기 분리 절연막과 상기 발광 소자 사이에 위치하는 제 2 박막 트랜지스터; 및
    상기 제 2 박막 트랜지스터와 상기 발광 소자 사이에 위치하는 오버 코트층을 포함하되,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터는 각각 게이트 전극, 소스 전극 및 드레인 전극을 포함하고,
    각 협폭 패턴은 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 하나와 동일한 물질을 포함하는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 1 박막 트랜지스터의 반도체 패턴은 저온 폴리-실리콘(LTPS)을 포함하고, 상기 제 2 박막 트랜지스터의 반도체 패턴은 산화물 반도체를 포함하는 디스플레이 장치.
  7. 제 5 항에 있어서,
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터는 각각 반도체 패턴과 게이트 전극 사이에 위치하는 게이트 절연막 및 상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극 사이에 위치하는 층간 절연막을 더 포함하되,
    각 광폭 패턴은 상기 분리 절연막, 상기 게이트 절연막, 상기 층간 절연막 및 상기 오버 코트층 중 하나와 동일한 물질을 포함하는 디스플레이 장치.
  8. 제 7 항에 있어서,
    각 광폭 패턴의 두께는 각 협폭 패턴의 두께보다 큰 디스플레이 장치.
  9. 제 1 영역을 둘러싸는 제 2 영역 및 상기 제 2 영역의 외측에 위치하는 제 3 영역을 포함하는 소자 기판;
    상기 소자 기판의 상기 제 1 영역을 관통하는 기판 홀;
    상기 소자 기판의 상기 제 3 영역 상에 위치하며, 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함하는 발광 소자; 및
    상기 소자 기판의 상기 제 2 영역 상에 위치하는 적어도 하나의 분리 소자를 포함하되,
    각 분리 소자는 광폭 패턴 및 상기 광폭 패턴보다 작은 폭을 갖는 협폭 패턴이 적어도 1회 반복 적층된 구조이고,
    상기 협폭 패턴의 두께는 상기 발광층의 두께보다 크며,
    상기 광폭 패턴의 측면과 상기 협폭 패턴의 측면 사이의 거리는 상기 발광층의 두께보다 큰 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 광폭 패턴 및 상기 협폭 패턴은 절연성 물질을 포함하는 디스플레이 장치.
  11. 제 9 항에 있어서,
    각 분리 소자의 최상단에는 상기 광폭 패턴이 위치하는 디스플레이 장치.
  12. 제 10 항에 있어서,
    상기 소자 기판과 상기 발광 소자 사이에 순서대로 적층된 제 1 오버 코트층 및 제 2 오버 코트층을 더 포함하되,
    각 분리 소자의 최상단에 위치하는 상기 광폭 패턴은 상기 제 2 오버 코트층과 동일한 물질을 포함하는 디스플레이 장치.
  13. 제 9 항에 있어서,
    상기 소자 기판과 상기 발광 소자 사이에 위치하는 박막 트랜지스터를 더 포함하되,
    상기 협폭 패턴은 상기 박막 트랜지스터의 게이트 절연막 또는 층간 절연막과 동일한 물질을 포함하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 협폭 패턴은 실리콘 질화물계 물질을 포함하는 디스플레이 장치.
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