KR20210086344A - 금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치 - Google Patents

금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치 Download PDF

Info

Publication number
KR20210086344A
KR20210086344A KR1020190180186A KR20190180186A KR20210086344A KR 20210086344 A KR20210086344 A KR 20210086344A KR 1020190180186 A KR1020190180186 A KR 1020190180186A KR 20190180186 A KR20190180186 A KR 20190180186A KR 20210086344 A KR20210086344 A KR 20210086344A
Authority
KR
South Korea
Prior art keywords
semiconductor pattern
region
layer
electrode
insulating layer
Prior art date
Application number
KR1020190180186A
Other languages
English (en)
Inventor
지혁
노소영
김기태
문경주
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020190180186A priority Critical patent/KR20210086344A/ko
Publication of KR20210086344A publication Critical patent/KR20210086344A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L51/52—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 박막 트랜지스터의 반도체 패턴이 금속 산화물을 포함하는 디스플레이 장치에 관한 것이다. 반도체 패턴은 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다. 채널 영역은 불소로 도핑된 반도체 영역일 수 있다. 이에 따라, 디스플레이 장치에서는 고온 공정에 의한 박막 트랜지스터의 특성 저하가 방지될 수 있다.

Description

금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치{Display apparatus having a semiconductor pattern consisting of metal oxide}
본 발명은 구동 회로의 반도체 패턴이 금속 산화물을 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지의 구현을 위하여 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 발광 소자 및 상기 발광 소자를 제어하기 위한 구동 회로를 포함할 수 있다.
상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다. 상기 구동 회로는 상기 발광 소자와 전기적으로 연결될 수 있다. 예를 들어, 상기 구동 회로는 스캔 신호에 따라 데이터 신호에 대응하는 구동 전류를 상기 발광 소자에 인가할 수 있다.
상기 구동 회로는 박막 트랜지스터를 포함할 수 있다. 누설 전류에 의한 불량을 방지하기 위하여 상기 박막 트랜지스터의 반도체 패턴은 금속 산화물을 포함할 수 있다. 그러나, 상기 금속 산화물로 이루어진 반도체 패턴은 열에 취약할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 고온 공정에 의해 상기 박막 트랜지스터의 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 고온 공정에 의한 박막 트랜지스터의 특성 저하를 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 고온에서 금속 산화물로 이루어진 반도체 패턴의 열화를 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판 상에는 산화물 반도체 패턴이 위치한다. 산화물 반도체 패턴은 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함한다. 산화물 반도체 패턴 상에는 게이트 전극이 위치한다. 게이트 전극은 산화물 반도체 패턴의 채널 영역과 중첩한다. 산화물 반도체 패턴의 채널 영역과 게이트 전극 사이에는 게이트 절연막이 위치한다. 산화물 반도체 패턴의 소스 영역은 소스 전극과 전기적으로 연결된다. 산화물 반도체 패턴의 드레인 영역은 드레인 전극과 전기적으로 연결된다. 채널 영역의 불소 농도는 1E12 내지 5E14 도즈(dose)이다.
채널 영역의 불소 농도는 1E13 내지 1E14 도즈일 수 있다.
소스 영역 및 드레인 영역은 불소를 포함할 수 있다. 소스 영역의 저항 및 드레인 영역의 저항은 채널 영역의 저항보다 낮을 수 있다.
소스 영역의 불소 농도 및 드레인 영역의 불소 농도는 채널 영역의 불소 농도와 동일할 수 있다.
소스 영역 및 드레인 영역은 채널 영역보다 낮은 산소 농도를 가질 수 있다.
소스 영역 및 드레인 영역은 게이트 절연막의 외측에 위치할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판 상에는 구동 회로 및 발광 소자가 위치한다. 발광 소자는 구동 회로와 전기적으로 연결된다. 구동 회로는 제 1 박막 트랜지스터를 포함한다. 제 1 박막 트랜지스터의 제 1 반도체 패턴은 불소로 도핑된 금속 산화물을 포함한다. 제 1 반도체 패턴의 채널 영역은 1E12 내지 5E14 도즈(dose)의 불소 농도를 가진다.
제 1 반도체 패턴의 채널 영역은 1E13 내지 1E14 도즈의 불소 농도를 가질 수 있다.
제 1 반도체 패턴의 소스 영역 및 드레인 영역은 제 1 반도체 패턴의 채널 영역보다 높은 불소 농도를 가질 수 있다. 소스 영역의 전기 전도도 및 드레인 영역의 전기 전도도는 채널 영역의 전기 전도도보다 높을 수 있다.
소스 영역의 불소 농도 및 드레인 영역의 불소 농도는 5E14 도즈 이상일 수 있다.
제 1 반도체 패턴의 채널 영역 상에는 게이트 절연막 및 게이트 전극이 순서대로 적층될 수 있다. 게이트 절연막은 제 1 반도체 패턴의 측면 상으로 연장할 수 있다.
소스 영역의 산소 농도 및 드레인 영역의 산소 농도는 채널 영역의 산소 농도와 동일할 수 있다.
구동 회로는 제 2 박막 트랜지스터를 포함할 수 있다. 제 2 박막 트랜지스터의 제 2 반도체 패턴은 제 1 반도체 패턴과 다른 물질을 포함할 수 있다.
제 1 반도체 패턴은 제 2 반도체 패턴과 다른 층 상에 위치할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 구동 회로가 불소 도핑된 금속 산화물로 이루어진 반도체 패턴을 포함하되, 상기 반도체 패턴의 채널 영역이 1E12 내지 5E14 도즈(dose)의 불소 농도를 가질 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 고온 공정에 의한 박막 트랜지스터의 특성 저하가 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상기 구동 회로의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 도 1의 D 영역을 확대한 도면이다.
도 3a는 고온 공정의 수행 전 박막 트랜지스터의 문턱 전압 및 고온 공정의 수행 후 박막 트랜지스터의 문턱 전압을 나타낸 그래프이다.
도 3b는 고온 공정의 수행 후, 금속 산화물을 포함하는 반도체 패턴의 채널 영역에 도핑된 불소 농도에 따른 박막 트랜지스터의 문턱 전압을 나타낸 그래프이다.
도 4a 내지 4f는 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 5는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
도 6a 내지 6c는 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 7은 본 발명의 또다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치의 구동 회로(D)를 확대한 도면이다.
도 1 및 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 소자 기판(100)을 포함한다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 소자 기판(100) 상에는 구동 회로(D) 및 발광 소자(300)가 위치할 수 있다. 상기 발광 소자(300)는 상기 구동 회로(D)와 전기적으로 연결될 수 있다. 예를 들어, 상기 구동 회로(D)는 스캔 신호에 따라 데이터 신호에 대응하는 구동 전류를 상기 발광 소자(300)에 인가할 수 있다. 상기 구동 회로(D)는 박막 트랜지스터(200)를 포함할 수 있다.
상기 박막 트랜지스터(200)는 반도체 패턴(210), 게이트 절연막(220), 게이트 전극(230), 소스 전극(250) 및 드레인 전극(260)을 포함할 수 있다. 상기 반도체 패턴(210)은 산화물 반도체일 수 있다. 예를 들어, 상기 반도체 패턴(210)은 IGZO와 같은 금속 산화물을 포함할 수 있다.
상기 반도체 패턴(210)은 소스 영역(210S), 채널 영역(210C) 및 드레인 영역(210D)을 포함할 수 있다. 상기 채널 영역(210C)은 상기 소스 영역(210S)과 상기 드레인 영역(210D) 사이에 위치할 수 있다. 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 채널 영역(210C)보다 높은 전기 전도도를 가질 수 있다. 상기 소스 영역(210S)의 저항 및 상기 드레인 영역(210D)의 저항은 상기 채널 영역(210C)의 저항보다 낮을 수 있다. 예를 들어, 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 도체화된 영역일 수 있다.
상기 게이트 절연막(220)은 상기 반도체 패턴(210) 상에 위치할 수 있다. 예를 들어, 상기 게이트 절연막(220)은 상기 반도체 패턴(210)의 상기 채널 영역(210C)과 중첩할 수 있다. 상기 반도체 패턴(210)의 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 게이트 절연막(220)의 외측에 위치할 수 있다.
상기 게이트 절연막(220)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(220)은 실리콘 산화물(SiO) 및/또는 실리콘 질화물(SiN)을 포함할 수 있다. 상기 게이트 절연막(220)은 고유전율을 갖는 물질(High-K material)을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(220)은 하프늄 산화물(HfO)을 포함할 수 있다. 상기 게이트 절연막(220)은 다중층 구조일 수 있다.
상기 게이트 전극(230)은 상기 게이트 절연막(220) 상에 위치할 수 있다. 예를 들어, 상기 게이트 전극(230)은 상기 반도체 패턴(210)의 상기 채널 영역(210C)과 중첩할 수 있다. 상기 반도체 패턴(210)은 상기 게이트 절연막(220)에 의해 상기 게이트 전극(230)과 절연될 수 있다. 상기 채널 영역(210C)은 상기 게이트 전극(230)에 인가되는 전압에 따른 전기 전도성을 가질 수 있다. 예를 들어, 상기 채널 영역(210C)은 반도체 영역일 수 있다.
상기 게이트 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(230)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 게이트 전극(230)은 단일층 또는 다중층으로 형성될 수 있다.
상기 소스 전극(250)은 상기 반도체 패턴(210)의 상기 소스 영역(210S)과 전기적으로 연결될 수 있다. 예를 들어, 상기 소스 전극(250)은 상기 소스 영역(210S)의 일부 영역과 직접 접촉할 수 있다. 상기 소스 전극(250)은 상기 소스 영역(210S)과 중첩하는 영역을 포함할 수 있다. 상기 소스 전극(250)은 상기 게이트 전극(230)과 절연될 수 있다. 예를 들어, 상기 반도체 패턴(210) 및 상기 게이트 전극(230) 상에는 층간 절연막(240)이 위치하고, 상기 소스 전극(250)은 상기 층간 절연막(240) 상에 위치할 수 있다. 상기 층간 절연막(240)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 층간 절연막(240)은 실리콘 산화물(SiOx)을 포함할 수 있다. 상기 층간 절연막(240)은 상기 반도체 패턴(210)의 외측으로 연장할 수 있다. 예를 들어, 상기 반도체 패턴(210)의 측면 및 상기 게이트 전극(230)의 측면은 상기 층간 절연막(240)과 직접 접촉할 수 있다. 상기 층간 절연막(240)은 상기 소스 영역(210S)을 부분적으로 노출하는 소스 컨택홀을 포함할 수 있다. 상기 소스 전극(250)은 상기 소스 컨택홀 내에서 상기 소스 영역(210S)과 연결될 수 있다.
도 1을 참조하면, 층간 절연막(240)은 단일층으로 도시 되어 있지만, 이에 한정되지는 한는다. 예를 들어, 층간 절연막(240)은 질화 실리콘(SiNx) 물질층 및 산화 실리콘(SiOx) 물질층으로 이루어진 다중층으로 구성될 수 있다. 예를 들어, 층간 절연막(240)이 2중층인 경우, 층간 절연막(240)은 질화 실리콘(SiNx)층 및 산화 실리콘(SiOx)층이 적층되어 구성될 수 있다.
상기 소스 전극(250)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 소스 전극(250)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 소스 전극(250)은 상기 게이트 전극(230)과 다른 물질을 포함할 수 있다.
상기 드레인 전극(260)은 상기 반도체 패턴(210)의 상기 드레인 영역(210D)과 전기적으로 연결될 수 있다. 예를 들어, 상기 드레인 전극(260)은 상기 드레인 영역(210D)의 일부 영역과 직접 접촉할 수 있다. 상기 드레인 전극(260)은 상기 드레인 영역(210D)과 중첩하는 영역을 포함할 수 있다. 상기 드레인 전극(260)은 상기 게이트 전극(230)과 절연될 수 있다. 예를 들어, 상기 드레인 전극(260)은 상기 층간 절연막(240) 상에 위치할 수 있다. 상기 드레인 전극(260)은 상기 소스 전극(250)과 이격될 수 있다. 예를 들어, 상기 층간 절연막(240)은 상기 드레인 영역(210D)을 부분적으로 노출하는 드레인 컨택홀을 포함할 수 있다. 상기 드레인 전극(260)은 상기 드레인 컨택홀 내에서 상기 드레인 영역(210D)과 연결될 수 있다.
상기 드레인 전극(260)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 드레인 전극(260)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 드레인 전극(260)은 상기 게이트 전극(230)과 다른 물질을 포함할 수 있다. 상기 드레인 전극(260)은 상기 소스 전극(250)과 동일한 물질을 포함할 수 있다.
상기 소자 기판(100)과 상기 구동 회로(D) 사이에는 버퍼층(110)이 위치할 수 있다. 상기 버퍼층(110)은 상기 구동 회로(D)의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 상기 버퍼층(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 버퍼층(110)은 실리콘 산화물(SiOx) 및/또는 실리콘 질화물(SiNx)을 포함할 수 있다. 상기 버퍼층(110)은 다중층 구조일 수 있다. 예를 들어, 상기 버퍼층(110)은 실리콘 산화물(SiOx)로 이루어진 절연막과 실리콘 질화물(SiNx)로 이루어진 절연막의 적층 구조일 수 있다.
상기 구동 회로(D) 상에는 하부 보호막(120)이 위치할 수 있다. 상기 하부 보호막(120)은 외부 수분 및 충격에 의한 상기 구동 회로(D)의 손상을 방지할 수 있다. 예를 들어, 상기 하부 보호막(120)은 상기 소자 기판(100)과 대향하는 상기 구동 회로(D)의 표면을 따라 연장할 수 있다. 상기 하부 보호막(120)은 상기 구동 회로(D)의 외측으로 연장할 수 있다. 예를 들어, 상기 박막 트랜지스터(200)의 상기 소스 전극(250) 및 상기 드레인 전극(260)은 상기 하부 보호막(120)에 의해 덮일 수 있다.
상기 하부 보호막(120)은 절연성 물질을 포함할 수 있다. 상기 하부 보호막(120)은 무기 물질을 포함할 수 있다. 예를 들어, 상기 하부 보호막(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 그러나, 이에 한정되지는 않으며, 하부 보호막(120)은 유기 물질을 포함할 수 있다. 하부 보호막(120)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질을 포함할 수 있다.
그리고, 하부 보호막(120)이 유기 물질을 포함하는 경우, 하부 보호막(120)과 오버 코트층(130) 사이에 보조 전극이 추가로 배치될 수 있다. 보조 전극은 박막 트랜지스터(200)의 드레인 전극(260)과 발광소자(300)의 제1 전극(310)을 전기적으로 연결하는 역할을 할 수 있다.
상기 하부 보호막(120) 상에는 오버 코트층(130)이 위치할 수 있다. 상기 오버 코트층(130)은 상기 구동 회로(D)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 박막 트랜지스터(200)에 의한 단차는 상기 오버 코트층(130)에 의해 제거될 수 있다. 상기 소자 기판(100)과 대향하는 상기 오버 코트층(130)의 표면은 평평한 평면(flat surface)일 수 있다. 상기 오버 코트층(130)은 상기 하부 보호막(120)을 따라 연장할 수 있다.
상기 오버 코트층(130)은 절연성 물질을 포함할 수 있다. 상기 오버 코트층(130)은 상대적으로 유동성이 큰 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(130)은 유기 물질을 포함할 수 있다.
상기 발광 소자(300)는 상기 오버 코트층(130) 상에 위치할 수 있다. 상기 발광 소자(300)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자(300)는 상기 오버 코트층(130) 상에 순서대로 적층된 제 1 전극(310), 발광층(320) 및 제 2 전극(330)을 포함할 수 있다. 상기 발광 소자(300)는 상기 박막 트랜지스터(200)와 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 전극(310)은 상기 드레인 전극(260)의 일부 영역과 직접 접촉할 수 있다. 상기 하부 보호막(120) 및 상기 오버 코트층(130)은 상기 드레인 전극(260)을 부분적으로 노출하는 전극 컨택홀을 포함할 수 있다. 상기 제 1 전극(310)은 상기 전극 컨택홀 내에서 상기 드레인 전극(260)과 연결될 수 있다.
상기 제 1 전극(310)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(310)은 상대적으로 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(310)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 상기 제 1 전극(310)은 다중층 구조일 수 있다. 예를 들어, 상기 제 1 전극(310)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극들 사이에 금속으로 형성된 반사 전극이 위치하는 구조일 수 있다.
상기 발광층(320)은 상기 제 1 전극(310)과 상기 제 2 전극(330) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(320)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)일 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 물질의 발광층(320)을 포함하는 유기 전계 발광 표시 장치일 수 있다.
상기 제 2 전극(330)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(330)은 상기 제 1 전극(310)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 전극(330)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)에 의해 생성된 빛이 상기 제 2 전극(330)을 통해 외부로 방출될 수 있다.
상기 발광 소자(300)는 상기 제 1 전극(310)과 상기 발광층(320) 사이 및/또는 상기 발광층(320)과 상기 제 2 전극(330) 사이에 위치하는 발광 기능층을 더 포함할 수 있다. 상기 발광 기능층은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transmitting Layer; HTL), 전자 수송층(Electron Transmitting Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광 소자(300)의 발광 효율이 향상될 수 있다.
상기 발광 소자(300) 상에는 봉지 부재(400)가 위치할 수 있다. 상기 봉지 부재(400)는 외부 수분 및 충격에 의한 상기 발광 소자(300)의 손상을 방지할 수 있다. 예를 들어, 상기 봉지 부재(400)는 상기 발광 소자(300)의 상기 제 2 전극(330)을 완전히 덮을 수 있다. 상기 봉지 부재(400)는 상기 제 2 전극(330)의 외측으로 연장할 수 있다.
상기 봉지 부재(400)는 다중층 구조일 수 있다. 예를 들어, 상기 봉지 부재(400)는 상기 제 2 전극(330) 상에 순서대로 적층된 제 1 봉지층(410), 제 2 봉지층(420) 및 제 3 봉지층(430)을 포함할 수 있다. 상기 제 1 봉지층(410), 상기 제 2 봉지층(420) 및 상기 제 3 봉지층(430)은 절연성 물질을 포함할 수 있다. 상기 제 2 봉지층(420)은 상기 제 1 봉지층(410) 및 상기 제 3 봉지층(430)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 봉지층(410) 및 상기 제 3 봉지층(430)은 무기 물질을 포함하고, 상기 제 2 봉지층(420)은 유기 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 수분 및 충격에 의한 상기 발광 소자(300)의 손상이 효과적으로 방지될 수 있다. 상기 발광 소자(300)에 의한 단차는 상기 제 2 봉지층(420)에 의해 제거될 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 봉지 부재(400)의 표면은 상기 소자 기판(100)의 표면과 평행할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 다수의 발광 소자(300)를 포함할 수 있다. 각 발광 소자(300)는 인접한 발광 소자(300)와 독립적으로 제어될 수 있다. 예를 들어, 각 발광 소자(300)는 인접한 발광 소자(300)와 다른 구동 회로(D)에 연결될 수 있다. 각 발광 소자(300)의 상기 제 1 전극(310)은 인접한 발광 소자(300)의 상기 제 1 전극(310)과 절연될 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 1 전극(310)은 인접한 발광 소자(300)의 상기 제 1 전극(310)과 이격될 수 있다. 인접한 제 1 전극들(310) 사이의 공간에는 뱅크 절연막(140)이 위치할 수 있다. 상기 뱅크 절연막(140)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(140)은 유기 물질을 포함할 수 있다. 상기 뱅크 절연막(140)은 인접한 제 1 전극들(310) 사이에서 상기 오버 코트층(130)과 접촉할 수 있다. 상기 뱅크 절연막(140)은 상기 오버 코트층(130)과 다른 물질을 포함할 수 있다. 상기 뱅크 절연막(140)은 각 제 1 전극(310)의 가장 자리를 덮을 수 있다. 예를 들어, 각 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 뱅크 절연막(140)에 의해 노출된 해당 제 1 전극(310)의 일부 영역 상에 적층될 수 있다.
각 발광 소자(300)는 인접한 발광 소자(300)와 다른 색을 구현할 수 있다. 예를 들어, 각 발광 소자(300)의 상기 발광층(320)은 인접한 발광 소자(300)의 상기 발광층(320)과 다른 물질을 포함할 수 있다. 각 발광 소자(300)의 상기 발광층(320)은 인접한 발광 소자(300)의 상기 발광층(320)과 이격될 수 있다. 예를 들어, 각 발광 소자(300)의 상기 발광층(320)은 상기 뱅크 절연막(140) 상에 위치하는 단부를 포함할 수 있다.
각 발광 소자(300)의 상기 발광층(320)은 미세 금속 마스크(Fine Metal Mask; FMM)를 이용한 증착 공정에 의해 형성될 수 있다. 예를 들어, 상기 뱅크 절연막(140) 상에는 스페이서(150)가 위치할 수 있다. 상기 스페이서(150)는 상기 미세 금속 마스크에 의한 인접한 발광층(320) 및/또는 상기 뱅크 절연막(140)의 손상을 방지할 수 있다. 각 발광층(320)은 상기 스페이서(150)와 이격될 수 있다. 예를 들어, 각 발광층(320)의 단부는 상기 스페이서(150)의 외측에 위치하는 상기 뱅크 절연막(140)의 표면 상에 위치할 수 있다. 상기 스페이서(150)는 절연성 물질을 포함할 수 있다.
각 발광 소자(300)의 상기 제 2 전극(330)에는 인접한 발광 소자(300)의 상기 제 2 전극(330)과 동일한 전압이 인가될 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 전기적으로 연결될 수 있다. 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 동일한 물질을 포함할 수 있다. 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 접촉할 수 있다. 예를 들어, 상기 제 2 전극(330)은 상기 뱅크 절연막(140) 및 상기 스페이서(150) 상으로 연장할 수 있다.
각 발광 소자(300)의 적층 구조는 인접한 발광 소자(300)의 적층 구조와 동일할 수 있다. 예를 들어, 각 발광 소자(300)는 인접한 발광 소자(300)와 동일한 발광 기능층을 포함할 수 있다. 각 발광 소자(300)의 상기 발광 기능층은 인접한 발광 소자(300)의 상기 발광 기능층과 연결될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 정공 주입층, 상기 정공 수송층, 상기 전자 수송층 및 상기 전자 주입층 중 적어도 하나가 상기 뱅크 절연막(140) 및 상기 스페이서(150) 상으로 연장할 수 있다.
도 3a는 고온 공정이 수행되지 않은 박막 트랜지스터(T1)의 문턱 전압 및 고온 공정이 수행된 박막 트랜지스터(T2)의 문턱 전압을 나타낸 그래프이다. 도 3b는 고온 공정이 수행된 후, 금속 산화물을 포함하는 반도체 패턴의 채널 영역에 도핑된 불소 농도에 따른 박막 트랜지스터의 문턱 전압을 나타낸 그래프이다.
도 3a를 참조하면, 고온 공정에 의해 박막 트랜지스터의 문턱 전압이 음의 방향으로 크게 쉬프트(shift)되는 것을 알 수 있다. 도 3b를 참조하면, 금속 산화물을 포함하는 반도체 패턴의 채널 영역이 1E12 내지 5E14 도즈(dose)의 불소 농도를 가지면, 고온 공정에 의해 박막 트랜지스터의 문턱 전압이 크게 변화되지 않는 것을 알 수 있다. 특히, 상기 채널 영역의 불소 농도가 1E13 내지 1E14 도즈이면, 박막 트랜지스터의 문턱 전압이 거의 변화하지 않음을 알 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 금속 산화물로 이루어진 반도체 패턴(210)의 채널 영역(210C)이 1E12 내지 5E14 도즈, 바람직하게는 1E13 내지 1E14 도즈의 불소 농도를 가지도록 하여, 고온 공정에 의한 상기 박막 트랜지스터(200)의 특성 저하를 방지할 수 있다.
도 4a 내지 4f는 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 1, 2 및 4a 내지 4f를 참조하여, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 4a에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 소자 기판(100) 상에 버퍼층(110)을 형성하는 단계 및 상기 버퍼층(110) 상에 제 1 예비 반도체 패턴(211)을 형성하는 단계를 포함할 수 있다.
상기 버퍼층(110)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 버퍼층(110)은 실리콘 산화물로 이루어진 절연막과 실리콘 질화물로 이루어진 절연막의 적층 구조로 형성될 수 있다.
상기 제 1 예비 반도체 패턴(211)은 IGZO와 같은 금속 산화물로 형성될 수 있다. 예를 들어, 상기 제 1 예비 반도체 패턴(211)을 형성하는 단계는 상기 버퍼층(110) 상에 금속 산화물층을 형성하는 단계 및 상기 금속 산화물층을 패터닝하는 공정을 포함할 수 있다.
도 4b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 1 예비 반도체 패턴(211) 상에 예비 절연막(221)을 형성하는 단계 및 상기 제 1 예비 반도체 패턴(211)을 이용하여 제 2 예비 반도체 패턴(212)을 형성하는 단계를 포함할 수 있다.
상기 예비 절연막(221)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 예비 절연막(221)은 실리콘 산화물(SiO) 및/또는 실리콘 질화물(SiN)로 형성될 수 있다. 상기 예비 절연막(221)은 고유전율을 갖는 물질(High-K material)로 형성될 수 있다. 예를 들어, 상기 예비 절연막(221)은 하프늄 산화물(HfO)로 형성될 수 있다. 상기 예비 절연막(221)은 다중층 구조로 형성될 수 있다.
상기 제 2 예비 반도체 패턴(212)은 불소(F) 도핑된 금속 산화물일 수 있다. 예를 들어, 상기 제 2 예비 반도체 패턴(212)을 형성하는 단계는 상기 제 1 예비 반도체 패턴(211)에 불소(F) 도핑하는 단계를 포함할 수 있다. 상기 제 2 예비 반도체 패턴(212)의 불소 농도는 1E12 내지 5E14 도즈, 바람직하게는 1E13 내지 1E14 도즈일 수 있다. 상기 제 2 예비 반도체 패턴(212)은 상기 버퍼층(110)과 상기 예비 절연막(221) 사이에 형성될 수 있다. 예를 들어, 상기 제 1 예비 반도체 패턴(211)의 불소 도핑은 상기 예비 절연막(221)의 형성 이후에 수행될 수 있다.
상기 제 2 예비 반도체 패턴(212)의 형성 공정은 도핑된 불소(F)의 활성화 공정을 포함할 수 있다. 예를 들어, 상기 제 2 예비 반도체 패턴(212)을 형성하는 단계는 상기 제 1 예비 반도체 패턴(211)에 불소(F) 도핑 후 가열하는 단계를 포함할 수 있다.
도 4c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 예비 절연막(221) 상에 도전성 물질층(231)을 형성하는 단계를 포함할 수 있다.
상기 도전성 물질층(231)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 도전성 물질층(231)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속으로 형성될 수 있다.
도 4d에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 버퍼층(110) 상에 반도체 패턴(210), 게이트 절연막(220) 및 게이트 전극(230)을 형성하는 단계를 포함할 수 있다.
상기 반도체 패턴(210), 상기 게이트 절연막(220) 및 상기 게이트 전극(230)은 순차적으로 형성될 수 있다. 예를 들어, 상기 반도체 패턴(210), 상기 게이트 절연막(220) 및 상기 게이트 전극(230)을 형성하는 단계는 상기 게이트 전극(230)을 형성하는 단계, 상기 게이트 전극(230)을 이용하여 상기 게이트 절연막(220)을 형성하는 단계 및 상기 게이트 절연막(220)을 이용하여 상기 반도체 패턴(210)을 형성하는 단계를 포함할 수 있다.
상기 게이트 전극(230)을 형성하는 단계는 상기 도전성 물질층(231)을 패터닝하는 단계를 포함할 수 있다. 상기 게이트 절연막(220)을 형성하는 단계는 상기 게이트 전극(230)에 의해 노출된 상기 예비 절연막(221)의 일부 영역을 제거하는 단계를 포함할 수 있다. 예를 들어, 상기 게이트 절연막(220)은 상기 게이트 전극(230)을 마스크로 이용하는 식각 공정에 의해 형성될 수 있다. 상기 게이트 절연막(220)의 측면은 상기 게이트 전극(230)의 측면과 수직 정렬될 수 있다.
상기 반도체 패턴(210)을 형성하는 단계는 상기 제 2 예비 반도체 패턴(212)에 소스 영역(210S), 채널 영역(210C) 및 드레인 영역(210D)을 형성하는 단계를 포함할 수 있다. 상기 채널 영역(210C)은 상기 소스 영역(210S)과 상기 드레인 영역(210D) 사이에 형성될 수 있다. 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 채널 영역(210C)보다 높은 전기 전도도를 가질 수 있다. 상기 소스 영역(210S)의 저항 및 상기 드레인 영역(210D)의 저항은 상기 채널 영역(210C)의 저항보다 낮을 수 있다. 예를 들어, 상기 반도체 패턴(210)을 형성하는 단계는 상기 게이트 절연막(220)에 의해 노출된 상기 제 2 예비 반도체 패턴(212)의 양측 단부를 도체화하는 단계를 포함할 수 있다. 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 게이트 절연막(220)의 외측에 형성될 수 있다.
상기 반도체 패턴(210)은 상기 게이트 절연막(220)의 형성 공정을 통해 형성될 수 있다. 예를 들어, 상기 게이트 절연막(220)은 플라즈마를 이용한 상기 예비 절연막(221)의 식각 공정에 의해 형성되고, 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 플라즈마에 의한 산소 결핍 영역(oxygen vacancy portion)을 포함할 수 있다. 상기 소스 영역(210S)과 상기 드레인 영역(210D) 사이에 위치하는 상기 채널 영역(210C)은 상기 게이트 전극(230)에 의해 플라즈마의 영향을 받지 않을 수 있다. 예를 들어, 상기 채널 영역(210C)에는 플라즈마에 의한 산소 결핍 영역이 형성되지 않을 수 있다. 즉, 상기 채널 영역(210C)은 불소 도핑된 금속 산화물로 이루어진 반도체 영역일 수 있다. 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 채널 영역(210C)보다 낮은 산소 농도를 가질 수 있다. 상기 소스 영역(210S)의 불소 농도 및 상기 드레인 영역(210D)의 불소 농도는 상기 채널 영역(210C)의 불소 농도와 동일할 수 있다.
도 4e에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 반도체 패턴(210) 및 상기 게이트 전극(230) 상에 층간 절연막(240)을 형성하는 단계를 포함할 수 있다.
상기 층간 절연막(240)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 층간 절연막(240)은 실리콘 산화물(SiO)로 형성될 수 있다. 상기 반도체 패턴(210)의 측면은 상기 층간 절연막(240)에 의해 덮일 수 있다. 예를 들어, 상기 게이트 절연막(220)에 의해 노출된 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 층간 절연막(240)과 직접 접촉할 수 있다.
도 4f에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 버퍼층(110) 상에 박막 트랜지스터(200)를 형성하는 단계를 포함할 수 있다.
상기 박막 트랜지스터(200)를 형성하는 단계는 상기 층간 절연막(240)에 상기 소스 영역(210S)을 부분적으로 노출하는 소스 컨택홀 및 상기 드레인 영역(210D)을 부분적으로 노출하는 드레인 컨택홀을 형성하는 단계, 상기 층간 절연막(240) 상에 상기 소스 컨택홀을 통해 상기 소스 영역(210S)과 연결되는 소스 전극(250)을 형성하는 단계 및 상기 층간 절연막(240) 상에 상기 드레인 컨택홀을 통해 상기 드레인 영역(210D)과 연결되는 드레인 전극(260)을 형성하는 단계를 포함할 수 있다. 예를 들어, 상기 박막 트랜지스터(200)는 상기 반도체 패턴(210), 상기 게이트 절연막(220), 상기 게이트 전극(230), 상기 층간 절연막(240), 상기 소스 전극(250) 및 상기 드레인 전극(260)으로 구성될 수 있다.
상기 드레인 전극(260)을 형성하는 단계는 상기 소스 전극(250)을 형성하는 단계와 동시에 수행될 수 있다. 예를 들어, 상기 소스 전극(250) 및 상기 드레인 전극(260)은 상기 층간 절연막(240)에 상기 소스 컨택홀 및 상기 드레인 컨택홀을 채우는 예비 전극층을 형성하는 공정 및 상기 예비 전극층을 패터닝하는 공정에 의해 형성될 수 있다. 상기 예비 전극층은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속으로 형성될 수 있다.
도 1 및 2에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 버퍼층(110) 상에 상기 박막 트랜지스터(200)를 포함하는 구동 회로(D)를 형성하는 단계, 상기 구동 회로(D) 상에 하부 보호막(120) 및 오버 코트층(130)을 순서대로 적층하는 단계, 상기 오버 코트층(130) 상에 뱅크 절연막(140), 스페이서(150) 및 발광 소자(300)를 형성하는 단계 및 상기 발광 소자(300) 상에 봉지 부재(400)를 형성하는 단계를 포함할 수 있다.
결과적으로, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 구동 회로(D)의 박막 트랜지스터(200)가 금속 산화물로 이루어진 반도체 패턴(210)을 포함하되, 상기 반도체 패턴(210)의 채널 영역(210C)이 1E12 내지 5E14 도즈, 바람직하게는 1E13 내지 1E14 도즈의 불소 농도를 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 고온 공정에 의한 상기 박막 트랜지스터(200)의 문턱 전압의 변화를 최소화할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 고온 공정에 의한 상기 박막 트랜지스터(200)의 특성 저하가 방지될 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 불소 도핑된 금속 산화물로 이루어진 제 2 예비 반도체 패턴(212) 상에 게이트 전극(230) 및 게이트 절연막(220)을 형성하는 공정을 이용하여 소스 영역(210S), 채널 영역(210C) 및 드레인 영역(210D)을 포함하는 반도체 패턴(210)을 형성할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 고온 공정에 의한 박막 트랜지스터(200)의 특성 저하를 방지하기 위한 공정이 마스크의 추가 없이 수행될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 공정 효율의 변화 없이, 구동 회로(D)의 신뢰성이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 게이트 절연막(220)의 형성 공정을 이용하여 반도체 패턴(210)을 형성함으로써, 상기 게이트 절연막(220)이 상기 반도체 패턴(210)의 소스 영역(210S) 및 드레인 영역(210D)을 노출하는 것으로 설명된다. 그러나, 도 5에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 반도체 패턴(210)의 측면 상으로 연장하는 게이트 절연막(220)을 포함할 수 있다.
도 6a 내지 6c는 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법을 순서대로 나타낸 도면들이다.
도 5 및 6a 내지 6c를 참조하여, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 6a에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법은 소자 기판(100) 상에 버퍼층(110)을 형성하는 단계, 상기 버퍼층(110) 상에 예비 반도체 패턴(213)을 형성하는 단계, 상기 예비 반도체 패턴(213) 상에 게이트 절연막(220)을 형성하는 단계 및 상기 게이트 절연막(220) 상에 게이트 전극(230)을 형성하는 단계를 포함할 수 있다.
상기 예비 반도체 패턴(213)은 불소 도핑된 금속 산화물로 형성될 수 있다. 예를 들어, 상기 예비 반도체 패턴(213)을 형성하는 단계는 상기 버퍼층(110) 상에 금속 산화물로 산화물층을 형성하는 단계, 상기 산화물층을 패터닝하여 산화물 패턴을 형성하는 단계 및 상기 산화물 패턴에 1차 불소 도핑을 수행하는 단계를 포함할 수 있다. 상기 1차 불소 도핑은 1E12 내지 5E14 도즈, 바람직하게는 1E13 내지 1E14 도즈의 불소 농도로 수행될 수 있다. 상기 1차 불소 도핑은 상기 게이트 절연막(220)의 형성 이후에 수행될 수 있다.
상기 게이트 전극(230)은 상기 예비 반도체 패턴(213)의 중앙 영역과 중첩할 수 있다. 상기 예비 반도체 패턴(213)의 양측 단부는 상기 게이트 전극(230)과 중첩하지 않을 수 있다.
도 6b에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 게이트 전극(230)을 이용하여 반도체 패턴(210)을 형성하는 단계를 포함할 수 있다.
상기 반도체 패턴(210)을 형성하는 단계는 상기 게이트 전극(230)을 이용하여 상기 예비 반도체 패턴(213)에 소스 영역(210S), 채널 영역(210C) 및 드레인 영역(210D)을 형성하는 단계를 포함할 수 있다. 상기 채널 영역(210C)은 상기 소스 영역(210S)과 상기 드레인 영역(210D) 사이에 위치할 수 있다. 예를 들어, 상기 채널 영역(210C)은 상기 게이트 전극(230)과 중첩할 수 있다. 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 게이트 전극(230)의 외측에 위치할 수 있다. 예를 들어, 상기 반도체 패턴(210)을 형성하는 단계는 상기 게이트 전극(230)을 마스크로 상기 예비 반도체 패턴(213)에 2차 불소 도핑을 수행하는 단계 및 2차 불소 도핑된 상기 예비 반도체 패턴(213)을 가열하는 단계를 포함할 수 있다. 상기 게이트 전극(230)에 의해 상기 채널 영역(210C)에는 2차 불소 도핑이 수행되지 않을 수 있다.
상기 2차 불소 도핑은 상기 1차 불소 도핑보다 고농도로 수행될 수 있다. 예를 들어, 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 채널 영역(210C)보다 높은 불소 농도를 가질 수 있다. 상기 2차 불소 도핑 및 가열 공정에 의해 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 채널 영역(210C)보다 높은 전기 전도도를 가질 수 있다. 예를 들어, 상기 소스 영역(210S)의 불소 농도 및 상기 드레인 영역(210D)의 불소 농도는 5E14 도즈 이상일 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법에서는 상기 소스 영역(210S) 및 상기 드레인 영역(210D)이 상기 채널 영역(210C)보다 낮은 저항을 가질 수 있다. 상기 소스 영역(210S) 및 상기 드레인 영역(210D)은 상기 채널 영역(210C)과 동일한 산소 농도를 가질 수 있다.
도 6c에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 게이트 절연막(220) 및 상기 게이트 전극(230) 상에 층간 절연막(240)을 형성하는 단계 및 상기 층간 절연막(240) 상에 소스 전극(250) 및 드레인 전극(260)을 형성하는 단계를 포함할 수 있다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 소스 전극(250) 및 상기 드레인 전극(260) 상에 하부 보호막(120)을 형성하는 단계, 상기 하부 보호막(120) 상에 오버 코트층(130)을 형성하는 단계, 상기 오버 코트층(130) 상에 뱅크 절연막(140), 스페이서(150) 및 발광 소자(300)를 형성하는 단계 및 상기 발광 소자(300) 상에 봉지 부재(400)를 형성하는 단계를 포함할 수 있다.
결과적으로, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 게이트 절연막(220)의 패터닝 공정 없이 소스 영역(210S), 채널 영역(210C) 및 드레인 영역(210D)을 포함하는 반도체 패턴(210)을 형성할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 게이트 절연막(220)의 식각 공정에 의한 상기 반도체 패턴(210)의 손상이 방지될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 박막 트랜지스터의 특성 저하가 효과적으로 개선될 수 있다.
또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법은 상기 게이트 전극(230)을 마스크로 사용하여, 상기 소스 영역(210S) 및 상기 드레인 영역(210D)의 형성을 위한 2차 불소 도핑을 수행할 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 2차 불소 도핑이 마스크의 추가 없이 수행될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 공정 효율의 변화 없이, 고온 공정에서 금속 산화물로 이루어진 반도체 패턴(210)의 열화가 방지될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치는 2차 불소 도핑을 통해 상기 소스 영역(210S) 및 상기 드레인 영역(210D)을 형성하는 것으로 설명된다. 그러나, 본 발명의 또다른 실시 예에 따른 디스플레이 장치에서는 게이트 전극(230)을 마스크로 사용하는 수소 도핑에 의해 상기 소스 영역(210S) 및 상기 드레인 영역(210D)이 형성될 수 있다. 예를 들어, 본 발명의 또다른 실시 예에 다른 디스플레이 장치의 제조 방법은 상기 게이트 전극(230)의 외측에 위치하는 예비 반도체 패턴(213)의 일부 영역에 수소를 도핑할 수 있다. 이에 따라, 본 발명의 또다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 상기 소스 영역(210S)의 불소 농도 및 상기 드레인 영역(210D)의 불소 농도가 채널 영역(210C)의 불소 농도와 동일하고, 상기 소스 영역(210S) 및 상기 드레인 영역(210D)이 상기 채널 영역(210C)보다 높은 수소 농도를 가질 수 있다. 따라서, 본 발명의 또다른 실시 예에 따른 디스플레이 장치 및 그의 제조 방법에서는 상기 반도체 패턴(210)의 형성 공정에 대한 자유도가 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 구동 회로(D)가 하나의 박막 트랜지스터(200)를 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 다수의 박막 트랜지스터로 구성된 구동 회로(D)를 포함할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 구동 회로(D)가 제 1 박막 트랜지스터(510), 제 2 박막 트랜지스터(520) 및 스토리지 커패시터(530)를 포함할 수 있다. 상기 제 1 박막 트랜지스터(510), 상기 제 2 박막 트랜지스터(520) 및 상기 스토리지 커패시터(530)는 버퍼층(610) 상에 위치할 수 있다.
상기 제 1 박막 트랜지스터(510)는 제 1 반도체 패턴(511), 제 1 게이트 절연막(512), 제 1 게이트 전극(513), 제 1 소스 전극(515) 및 제 1 드레인 전극(516)을 포함할 수 있다. 상기 제 2 박막 트랜지스터(520)는 제 2 반도체 패턴(521), 제 2 게이트 절연막(522), 제 2 게이트 전극(523), 제 2 소스 전극(524) 및 제 2 드레인 전극(525)을 포함할 수 있다. 상기 스토리지 커패시터(530)는 하부 커패시터 전극(531) 및 상부 커패시터 전극(532)을 포함할 수 있다.
상기 제 1 반도체 패턴(511)은 불소 도핑된 금속 산화물을 포함할 수 있다. 상기 제 1 게이트 절연막(512)은 상기 제 1 게이트 전극(513)과 연속되는 측면을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(511)의 불소 농도는 1E12 내지 5E14 도즈, 바람직하게는 1E13 내지 1E14 도즈이고, 상기 제 1 게이트 절연막(512)의 외측에 위치하는 상기 제 1 반도체 패턴(511)의 양측 단부는 산소 결핍 영역을 포함할 수 있다.
상기 제 2 반도체 패턴(521)은 상기 제 1 반도체 패턴(511)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(521)은 실리콘을 포함할 수 있다. 상기 제 1 반도체 패턴(511)은 상기 제 2 반도체 패턴(521)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(521) 및 상기 제 2 게이트 전극(523) 상에는 제 1 층간 절연막(620)이 위치하고, 상기 제 1 반도체 패턴(511)은 상기 제 1 층간 절연막(620) 상에 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 금속 산화물로 이루어진 상기 제 1 반도체 패턴(511)이 실리콘을 포함하는 상기 제 2 반도체 패턴(521)의 형성 공정에 영향을 받지 않을 수 있다.
도 7을 참조하면, 제1 층간 절연막(620)은 단일층으로 도시 되어 있지만, 이에 한정되지는 한는다. 예를 들어, 제1 층간 절연막(620)은 질화 실리콘(SiNx) 물질층 및 산화 실리콘(SiOx) 물질층으로 이루어진 다중층으로 구성될 수 있다. 예를 들어, 제1 층간 절연막(620)이 3중층인 경우, 제1 층간 절연막(620)은 제1 질화 실리콘(SiNx) 층, 제2 질화 실리콘(SiNx)층, 및 제1 산화 실리콘(SiOx)층이 적층되어 구성될 수 있다.
상기 제 2 게이트 절연막(522)은 상기 제 2 반도체 패턴(521)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(522)은 상기 버퍼층(610)과 상기 제 1 층간 절연막(620) 사이를 따라 연장할 수 있다. 상기 제 2 게이트 절연막(522)은 상기 제 1 게이트 절연막(512)과 다른 물질을 포함할 수 있다.
상기 제 1 소스 전극(515), 상기 제 1 드레인 전극(516), 상기 제 2 소스 전극(525) 및 상기 제 2 드레인 전극(526)은 동일한 물질을 포함할 수 있다. 상기 제 1 소스 전극(515), 상기 제 1 드레인 전극(516), 상기 제 2 소스 전극(525) 및 상기 제 2 드레인 전극(526)은 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(511), 상기 제 1 게이트 전극(513) 및 상기 제 1 층간 절연막(620) 상에는 제 2 층간 절연막(630)이 위치하고, 상기 제 1 소스 전극(515), 상기 제 1 드레인 전극(516), 상기 제 2 소스 전극(525) 및 상기 제 2 드레인 전극(526)은 상기 제 2 층간 절연막(630) 상에 위치할 수 있다.
도 7을 참조하면, 제2 층간 절연막(630)은 단일층으로 도시 되어 있지만, 이에 한정되지는 한는다. 예를 들어, 제2 층간 절연막(630)은 질화 실리콘(SiNx) 물질층 및 산화 실리콘(SiOx) 물질층으로 이루어진 다중층으로 구성될 수 있다. 예를 들어, 제2 층간 절연막(630)이 2중층인 경우, 제2 층간 절연막(630)은 질화 실리콘(SiNx) 물질층 및 산화 실리콘(SiOx) 물질층이 적층되어 구성될 수 있다.
상기 제 1 드레인 전극(516)은 상기 제 1 소스 전극(515)과 이격될 수 있다. 상기 제 2 드레인 전극(526)은 상기 제 2 소스 전극(525)과 이격될 수 있다. 상기 제 2 소스 전극(525)은 상기 제 1 드레인 전극(516)과 연결될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 발광 소자(300)에 상기 제 1 박막 트랜지스터(510) 및 상기 제 2 박막 트랜지스터(520)에 의한 구동 전류가 인가될 수 있다.
상기 스토리지 커패시터(530)는 상기 제 1 박막 트랜지스터(510) 및/또는 상기 제 2 박막 트랜지스터(520)의 형성 공정에 의해 형성될 수 있다. 예를 들어, 상기 제 1 커패시터 전극(531)은 상기 제 2 반도체 패턴(521)과 동일한 물질을 포함할 수 있다. 상기 제 1 커패시터 전극(531)은 상기 제 2 반도체 패턴(521)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 커패시터 전극(531)은 상기 버퍼층(610)과 상기 제 1 층간 절연막(620) 사이에 위치할 수 있다. 상기 제 2 커패시터 전극(532)은 상기 제 2 게이트 전극(523)과 동일한 물질을 포함할 수 있다. 상기 제 2 커패시터 전극(532)은 상기 제 2 게이트 전극(523)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 커패시터 전극(532)은 상기 제 2 게이트 절연막(522) 상에 위치할 수 있다. 상기 제 2 커패시터 전극(532)은 상기 제 1 커패시터 전극(531)과 중첩하는 영역을 포함할 수 있다.
상기 구동 회로(D) 상에는 하부 보호막(640) 및 오버 코트층(650)이 순서대로 적층될 수 있다. 상기 발광 소자(300)는 상기 오버 코트층(650) 상에 위치할 수 있다. 상기 발광 소자(300) 상에는 봉지 부재(400)가 위치할 수 있다.
도 7을 참조하면, 하부 보호막(640)은 무기 절연막 또는 유기절연막으로 구성될 수 있다. 하부 보호막(640)이 무기 절연막인 경우, 하부 보호막(640)은 질화 실리콘(SiNx) 물질층 및 산화 실리콘(SiOx) 물질층중 적어도 하나의 층으로 구성될 수 있다. 하부 보호막(640)이 유기 절연막인 경우, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
그리고, 하부 보호막(640)이 유기 절연막이 경우, 하부 보호막(640)과 오버 코트층(650) 사이에 보조 전극이 추가로 배치될 수 있다. 보조 전극은 제2 박막 트랜지스터(520)의 제2 드레인 전극(526)과 발광소자(300)의 제1 전극(310)을 전기적으로 연결하는 역할을 할 수 있다.
또한, 오버 코트층(650)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기물질일 수 있다.
결과적으로, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 구동 회로(D)가 박막 트랜지스터들(510, 520)을 포함하고, 상기 박막 트랜지스터들(510, 520) 중 적어도 하나의 반도체 패턴(511, 521)이 불소 도핑된 금속 산화물을 포함하되, 불소 도핑된 금속 산화물로 이루어진 채널 영역의 불소 농도가 1E12 내지 5E14 도즈, 바람직하게는 1E13 내지 1E14 도즈일 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 구동 회로(D)의 구성에 대한 자유도 및 신뢰성이 효과적으로 향상될 수 있다.
100: 소자 기판 200: 박막 트랜지스터
210: 산화물 반도체 패턴 210C: 채널 영역
210S: 소스 영역 210D: 드레인 영역
220: 게이트 절연막 230: 게이트 전극
250: 소스 전극 260: 드레인 전극
300: 발광 소자

Claims (14)

  1. 소자 기판 상에 위치하고, 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함하는 산화물 반도체 패턴;
    상기 산화물 반도체 패턴 상에 위치하고, 상기 채널 영역과 중첩하는 게이트 전극;
    상기 산화물 반도체 패턴의 상기 채널 영역과 상기 게이트 전극 사이에 위치하는 게이트 절연막;
    상기 산화물 반도체 패턴의 상기 소스 영역과 전기적으로 연결되는 소스 전극; 및
    상기 산화물 반도체 패턴의 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하되,
    상기 채널 영역의 불소 농도는 1E12 내지 5E14 도즈(dose)인 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 채널 영역의 불소 농도는 1E13 내지 1E14 도즈인 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 불소를 포함하고,
    상기 소스 영역의 저항 및 상기 드레인 영역의 저항은 상기 채널 영역의 저항보다 낮은 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 소스 영역의 불소 농도 및 상기 드레인 영역의 불소 농도는 상기 채널 영역의 불소 농도와 동일한 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역보다 낮은 산소 농도를 갖는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 게이트 절연막의 외측에 위치하는 디스플레이 장치.
  7. 소자 기판 상에 위치하고, 제 1 박막 트랜지스터를 포함하는 구동 회로; 및
    상기 소자 기판 상에 위치하고, 상기 구동 회로와 전기적으로 연결되는 발광 소자를 포함하되,
    상기 제 1 박막 트랜지스터의 제 1 반도체 패턴은 불소로 도핑된 금속 산화물을 포함하고,
    상기 제 1 반도체 패턴의 채널 영역은 1E12 내지 5E14 도즈(dose)의 불소 농도를 갖는 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 패턴의 상기 채널 영역은 1E13 내지 1E14 도즈의 불소 농도를 갖는 디스플레이 장치.
  9. 제 7 항에 있어서,
    상기 제 1 반도체 패턴의 소스 영역 및 드레인 영역은 상기 제 1 반도체 패턴의 상기 채널 영역보다 높은 불소 농도를 가지며,
    상기 소스 영역의 전기 전도도 및 상기 드레인 영역의 전기 전도도는 상기 채널 영역의 전기 전도도보다 높은 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 소스 영역의 불소 농도 및 상기 드레인 영역의 불소 농도는 5E14 도즈 이상인 디스플레이 장치.
  11. 제 9 항에 있어서,
    상기 제 1 박막 트랜지스터는 상기 제 1 반도체 패턴의 상기 채널 영역 상에 순서대로 적층된 게이트 절연막 및 게이트 전극을 더 포함하되,
    상기 게이트 절연막은 상기 제 1 반도체 패턴의 측면 상으로 연장하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 소스 영역의 산소 농도 및 상기 드레인 영역의 산소 농도는 상기 채널 영역의 산소 농도와 동일한 디스플레이 장치.
  13. 제 7 항에 있어서,
    상기 구동 회로는 제 2 박막 트랜지스터를 더 포함하되,
    상기 제 2 박막 트랜지스터의 제 2 반도체 패턴은 상기 제 1 반도체 패턴과 다른 물질을 포함하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 제 1 반도체 패턴은 상기 제 2 반도체 패턴과 다른 층 상에 위치하는 디스플레이 장치.
KR1020190180186A 2019-12-31 2019-12-31 금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치 KR20210086344A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190180186A KR20210086344A (ko) 2019-12-31 2019-12-31 금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190180186A KR20210086344A (ko) 2019-12-31 2019-12-31 금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치

Publications (1)

Publication Number Publication Date
KR20210086344A true KR20210086344A (ko) 2021-07-08

Family

ID=76894271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190180186A KR20210086344A (ko) 2019-12-31 2019-12-31 금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치

Country Status (1)

Country Link
KR (1) KR20210086344A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220165821A1 (en) * 2020-11-26 2022-05-26 Lg Display Co., Ltd. Display Device and Method of Manufacturing the Same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220165821A1 (en) * 2020-11-26 2022-05-26 Lg Display Co., Ltd. Display Device and Method of Manufacturing the Same
US11974469B2 (en) * 2020-11-26 2024-04-30 Lg Display Co., Ltd. Display device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
US10096624B2 (en) Display substrate comprising interconnected first and second wirings and display device including the same
US10811631B2 (en) Thin film transistor element substrate, method of producing the substrate, and organic EL display device including the thin film transistor element substrate
US20170154934A1 (en) Display substrate, method of manufacturing display substrate, and display device including display substrate
KR102471021B1 (ko) 박막 트랜지스터 표시판 및 이의 제조 방법
TWI755961B (zh) 具有發光裝置及觸控結構的觸控顯示設備
US12114548B2 (en) Display apparatus having a connecting electrode which crosses a bending area
KR20160093749A (ko) 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
US11188162B2 (en) Display apparatus having a touch electrode on an encapsulating element
US11309526B2 (en) Display apparatus having a light-emitting device
US11894506B2 (en) Display apparatus having a pad spaced away from an encapsulating element and a black matrix on the encapsulating element
US20240128423A1 (en) Display apparatus having a substrate hole
KR100728129B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20220006159A (ko) 디스플레이 장치
US20240128270A1 (en) Display apparatus having an oxide semiconductor pattern
KR20160053383A (ko) 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치
US20210202569A1 (en) Display Apparatus Having a Substrate Hole and Method for Forming the Same
US20230189591A1 (en) Display apparatus having an oxide semiconductor pattern
KR20210086344A (ko) 금속 산화물로 이루어진 반도체 패턴을 포함하는 디스플레이 장치
KR20210004795A (ko) 디스플레이 장치
KR20210012216A (ko) 터치 전극들을 포함하는 디스플레이 장치
US11616082B2 (en) Display apparatus
KR102263522B1 (ko) 전면 발광형 유기발광소자, 그 제조 방법 및 이를 포함하는 표시장치
KR20220075611A (ko) 발광 소자 및 뱅크 절연막을 포함하는 디스플레이 장치
KR20210004356A (ko) 산화물 반도체 패턴을 포함하는 디스플레이 장치
KR20210078023A (ko) 박막 트랜지스터 및 발광 소자를 포함하는 디스플레이 장치