KR20210086472A - 벤딩 영역을 가로지르는 연결 전극을 포함하는 디스플레이 장치 - Google Patents

Abstract

본 발명은 연결 전극을 포함하는 디스플레이 장치에 관한 것이다. 상기 연결 전극은 표시 영역과 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 소자 기판 상에 위치할 수 있다. 상기 연결 전극은 상기 벤딩 영역을 가로질러 상기 표시 영역과 상기 패드 영역 사이를 전기적으로 연결할 수 있다. 상기 연결 전극은 하부 연결 전극과 상부 연결 전극의 적층 구조를 가질 수 있다. 상기 소자 기판의 상기 표시 영역 상에는 발광 소자, 봉지 부재 및 터치 전극이 순서대로 위치할 수 있다. 상기 상부 연결 전극은 상기 터치 전극과 동일한 물질을 포함할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 벤딩 스트레스 및 외부 충격에 의한 상기 연결 전극의 단선이 방지될 수 있다.

Description

벤딩 영역을 가로지르는 연결 전극을 포함하는 디스플레이 장치{Display apparatus having a connecting electrode which crosses a bending area}

본 발명은 연결 전극이 벤딩 영역을 가로질러 표시 영역과 패드 영역 사이를 전기적으로 연결하는 디스플레이 장치에 관한 것이다.

일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지의 구현을 위하여 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 적어도 하나의 발광 소자를 포함할 수 있다. 상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 제 1 발광 전극과 제 2 발광 전극 사이에 위치하는 발광층을 포함할 수 있다.

상기 디스플레이 장치는 표시 영역과 패드 영역 사이에 위치하는 벤딩 영역을 포함할 수 있다. 상기 발광 소자는 상기 표시 영역 상에 위치할 수 있다. 상기 패드 영역 상에는 외부 신호가 인가되는 패드가 위치할 수 있다. 상기 발광 소자 및 상기 패드를 지지하는 상기 소자 기판은 상기 벤딩 영역에서 구부러질 수 있다. 상기 표시 영역과 상기 패드 영역 사이를 전기적으로 연결하는 연결 전극은 상기 벤딩 영역을 가로지를 수 있다. 이에 따라, 상기 디스플레이 장치에서는 벤딩 스트레스 또는 외부 충격에 의해 상기 연결 전극이 단선될 수 있다.

본 발명이 해결하고자 하는 과제는 벤딩 스트레스 및 외부 충격에 의한 연결 전극의 단선을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 벤딩 영역을 가로지르는 연결 전극에 의해 표시 영역과 패드 영역 사이가 안정적으로 연결될 수 있는 디스플레이 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.

상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 표시 영역과 벤딩 영역을 포함한다. 소자 기판의 표시 영역 상에는 발광 소자가 위치한다. 발광 소자 상에는 봉지 부재가 위치한다. 봉지 부재 상에는 터치 구조물이 위치한다. 터치 구조물은 터치 전극을 포함한다. 소자 기판 상에는 하부 연결 전극이 위치한다. 하부 연결 전극은 벤딩 영역을 가로지른다. 하부 연결 전극 상에는 크랙 방지막이 위치한다. 크랙 방지막은 벤딩 영역과 중첩하는 영역을 포함한다. 크랙 방지막 상에는 상부 연결 전극이 위치한다. 상부 연결 전극은 벤딩 영역을 가로지른다. 상부 연결 전극은 터치 전극과 동일한 물질을 포함한다.

상부 연결 전극은 하부 연결 전극과 중첩하는 영역을 포함할 수 있다.

크랙 방지막은 하부 연결 전극의 일부 영역을 노출하는 연결 컨택홀을 포함할 수 있다. 상부 연결 전극은 연결 컨택홀을 통해 하부 연결 전극과 연결될 수 있다.

연결 컨택홀은 벤딩 영역의 외측에 위치할 수 있다.

소자 기판과 발광 소자 사이에는 박막 트랜지스터들이 위치할 수 있다. 발광 소자는 중간 컨택 전극을 통해 박막 트랜지스터들 중 하나와 연결될 수 있다. 하부 연결 전극은 중간 컨택 전극과 동일한 물질을 포함할 수 있다.

상부 연결 전극은 중간 연결 전극을 통해 하부 연결 전극과 연결될 수 있다. 중간 연결 전극은 발광 소자의 제 1 발광 전극과 동일한 물질을 포함할 수 있다.

상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 표시 영역과 패드 영역 사이에 위치하는 벤딩 영역을 포함한다. 소자 기판의 표시 영역 상에는 발광 소자가 위치한다. 소자 기판 상에는 봉지 부재, 크랙 방지막 및 연결 전극이 위치한다. 봉지 부재는 발광 소자를 덮는다. 봉지 부재 상에는 터치 전극이 위치한다. 터치 전극은 표시 영역과 중첩한다. 터치 전극은 링크 배선과 연결된다. 링크 배선은 봉지 부재의 표면을 따라 표시 영역의 외측으로 연장한다. 크랙 방지막은 봉지 부재와 이격된다. 크랙 방지막은 벤딩 영역과 중첩하는 영역을 포함한다. 연결 전극은 벤딩 영역을 가로질러 표시 영역과 패드 영역 사이를 전기적으로 연결한다. 연결 전극은 하부 연결 전극과 상부 연결 전극의 적층 구조를 갖는다. 하부 연결 전극은 소자 기판과 크랙 방지막 사이에 위치한다. 상부 연결 전극은 크랙 방지막 상에 위치한다. 터치 전극, 링크 배선 및 상부 연결 전극은 동일한 물질을 포함한다.

링크 배선은 상부 연결 전극과 직접 접촉할 수 있다.

소자 기판의 표시 영역과 발광 소자 사이에는 구동 회로가 위치할 수 있다. 구동 회로는 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 포함할 수 있다. 제 1 박막 트랜지스터는 발광 소자와 전기적으로 연결될 수 있다. 제 2 박막 트랜지스터는 제 1 박막 트랜지스터와 전기적으로 연결될 수 있다. 제 2 박막 트랜지스터의 제 2 반도체 패턴은 제 1 박막 트랜지스터의 제 1 반도체 패턴과 다른 물질을 포함할 수 있다.

제 2 박막 트랜지스터의 제 2 반도체 패턴은 금속 산화물을 포함할 수 있다.

소자 기판과 발광 소자 사이에는 제 1 오버 코트층이 위치할 수 있다. 제 1 오버 코트층은 구동 회로를 덮을 수 있다. 제 1 오버 코트층과 발광 소자 사이에는 제 2 오버 코트층이 위치할 수 있다. 크랙 방지막은 제 2 오버 코트층과 동일한 물질을 포함할 수 있다.

소자 기판 상에는 게이트 드라이버가 위치할 수 있다. 게이트 드라이버는 표시 영역, 패드 영역 및 벤딩 영역과 이격될 수 있다. 게이트 드라이버는 적어도 하나의 제 3 박막 트랜지스터를 포함할 수 있다. 제 3 박막 트랜지스터의 제 3 반도체 패턴은 제 1 박막 트랜지스터의 제 1 반도체 패턴과 동일한 물질을 포함할 수 있다.

봉지 부재와 터치 전극 사이에는 터치 버퍼막이 위치할 수 있다. 터치 버퍼막은 봉지 부재와 링크 배선 사이 및 크랙 방지막과 상부 연결 전극 사이로 연장할 수 있다.

연결 전극은 하부 연결 전극과 상부 연결 전극 사이를 연결하는 중간 연결 전극을 포함할 수 있다. 중간 연결 전극은 벤딩 영역의 외측에서 크랙 방지막을 관통할 수 있다.

기판 홀은 소자 기판을 관통할 수 있다. 발광 소자는 기판 홀과 이격될 수 있다. 발광 소자와 기판 홀 사이에는 분리 소자가 위치할 수 있다. 분리 소자는 적어도 하나의 언더 컷 구조를 가질 수 있다.

본 발명의 기술적 사상에 따른 디스플레이 장치는 벤딩 영역을 가로지르는 연결 전극이 하부 연결 전극과 상부 연결 전극의 적층 구조를 갖되, 상기 상부 연결 전극이 발광 소자를 덮는 봉지 부재 상에 위치하는 터치 전극과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 벤딩 스트레스 및 외부 충격에 의한 상기 연결 전극의 단선이 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 연결 전극에 의해 표시 영역과 패드 영역 사이가 안정적으로 연결될 수 있다.

도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치의 홀 주변 영역을 간략히 나타낸 도면이다.
도 3a는 도 1의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 3b는 본 발명의 실시 예에 따른 디스플레이 장치에서 홀 주변 영역의 단면을 나타낸 도면이다.
도 3c는 도 1의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 4a 내지 17a, 4b 내지 17b 및 4c 내지 17c는 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 도면들이다.

본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.

여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.

본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

(실시 예)

도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치의 홀 주변 영역을 간략히 나타낸 도면이다. 도 3a는 도 1의 I-I'선을 따라 절단한 단면을 나타낸 도면이다. 도 3b는 본 발명의 실시 예에 따른 디스플레이 장치에서 홀 주변 영역의 단면을 나타낸 도면이다. 도 3c는 도 1의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.

도 1, 2 및 3a 내지 3c를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 소자 기판(100)을 포함할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다. 상기 소자 기판(100)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 소자 기판(100)은 제 1 기판층(101), 기판 절연층(102) 및 제 2 기판층(103)이 순서대로 적층된 구조를 가질 수 있다. 상기 제 2 기판층(103)은 상기 제 1 기판층(101)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 기판층(101) 및 상기 제 2 기판층(103)은 폴리이미드(polyimide; PI)와 같은 고분자 물질을 포함할 수 있다. 상기 기판 절연층(102)은 절연성 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)이 유연성을 가질 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 벤딩 스트레스에 의한 상기 소자 기판(100)의 손상이 방지될 수 있다.

상기 소자 기판(100)은 표시 영역(AA), 벤딩 영역(BA) 및 패드 영역(PD)을 포함할 수 있다. 상기 표시 영역(AA)에서는 사용자에게 제공될 이미지가 구현될 수 있다. 예를 들어, 상기 표시 영역(AA)은 다수의 화소 영역(PA)을 포함할 수 있다. 각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 상에는 발광 소자(600)가 위치할 수 있다. 상기 발광 소자(600)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자(600)는 상기 소자 기판(100) 상에 순서대로 적층된 제 1 발광 전극(610), 발광층(620) 및 제 2 발광 전극(630)을 포함할 수 있다.

상기 제 1 발광 전극(610)은 도전성 물질을 포함할 수 있다. 상기 제 1 발광 전극(610)은 높은 반사율을 가질 수 있다. 예를 들어, 상기 제 1 발광 전극(610)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 상기 제 1 발광 전극(610)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 제 1 발광 전극(610)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극들 사이에 금속으로 이루어진 반사 전극이 위치하는 구조를 가질 수 있다.

상기 발광층(620)은 상기 제 1 발광 전극(610)과 상기 제 2 발광 전극(620) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(620)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML, 622)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 발광층(620)이 유기 물질로 이루어진 발광 물질층(622)을 포함하는 유기 발광 표시 장치일 수 있다. 상기 발광층(620)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 발광층(620)은 상기 제 1 발광 전극(610)과 상기 발광 물질층(622) 사이에 위치하는 제 1 발광 공통층(621) 및 상기 발광 물질층(622)과 상기 제 2 발광 전극(630) 사이에 위치하는 제 2 발광 공통층(623) 중 적어도 하나를 포함할 수 있다. 상기 제 1 발광 공통층(621) 및 상기 제 2 발광 공통층(623)은 각각 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 1 발광 공통층(621)이 정공 주입층(Hole Injection Layer; HIL) 및 정공 수송층(Hole Transport Layer; HTL) 중 적어도 하나를 포함하고, 상기 제 2 발광 공통층(623)이 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광 소자(600)의 발광 효율이 향상될 수 있다.

상기 제 2 발광 전극(630)은 도전성 물질을 포함할 수 있다. 상기 제 2 발광 전극(630)은 상기 제 1 발광 전극(610)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 발광 전극(630)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다. 상기 제 2 발광 전극(630)은 상기 제 1 발광 전극(610)보다 높은 투과율을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(620)에 의해 생성된 빛이 상기 제 2 발광 전극(630)을 통해 방출될 수 있다.

각 화소 영역(PA) 내에는 구동 회로가 위치할 수 있다. 상기 구동 회로는 상기 발광 소자(600)에 제공되는 구동 전류를 생성할 수 있다. 상기 구동 회로는 신호 배선들(GL, DL, VDD, VSS)과 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)은 상기 신호 배선들(GL, DL, VDD, VSS)에 의해 정의될 수 있다. 상기 신호 배선들(GL, DL, VDD, VSS)은 이미지의 구현을 위한 다양한 신호를 전달할 수 있다. 예를 들어, 상기 신호 배선들(GL, DL, VDD, VSS)은 게이트 신호를 인가하는 게이트 라인(GL), 데이터 신호를 인가하는 데이터 라인(DL) 및 전원전압을 공급하는 전원전압 공급라인들(VDD, VSS)을 포함할 수 있다. 상기 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 상기 발광 소자(600)의 동작은 한 프레임 동안 유지될 수 있다. 예를 들어, 상기 구동 회로는 제 1 박막 트랜지스터(210), 제 2 박막 트랜지스터(220) 및 스토리지 커패시터(230)를 포함할 수 있다.

상기 제 1 박막 트랜지스터(210)는 상기 발광 소자(600)와 전기적으로 연결될 수 있다. 상기 제 1 박막 트랜지스터(210)는 데이터 신호에 대응하는 구동 전류를 상기 발광 소자(600)에 공급할 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(210)는 상기 발광 소자(600)와 상기 전원전압 공급라인들(VDD, VSS) 중 하나 사이에 위치할 수 있다. 상기 제 1 박막 트랜지스터(210)는 제 1 반도체 패턴(211), 제 1 게이트 절연막(212), 제 1 게이트 전극(213), 제 1 층간 절연막(214), 제 1 소스 전극(215) 및 제 1 드레인 전극(216)을 포함할 수 있다.

상기 제 1 반도체 패턴(211)은 상기 소자 기판(100)에 가까이 위치할 수 있다. 상기 제 1 반도체 패턴(211)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(211)은 실리콘을 포함할 수 있다. 상기 제 1 반도체 패턴(211)은 다결정 반도체를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(211)은 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 포함할 수 있다. 상기 제 1 반도체 패턴(211)은 제 1 소스 영역, 제 1 드레인 영역 및 제 1 채널 영역을 포함할 수 있다. 상기 제 1 채널 영역은 상기 제 1 소스 영역과 상기 제 1 드레인 영역 사이에 위치할 수 있다. 상기 제 1 채널 영역은 상기 제 1 소스 영역 및 상기 제 1 드레인 영역보다 낮은 전기 전도도(electrical conductivity)를 가질 수 있다. 예를 들어, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역은 상기 제 1 채널 영역보다 높은 함량의 도전성 불순물을 포함할 수 있다.

상기 제 1 게이트 절연막(212)은 상기 제 1 반도체 패턴(211) 상에 위치할 수 있다. 상기 제 1 게이트 절연막(212)은 상기 제 1 반도체 패턴(211)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(211)의 측면은 상기 제 1 게이트 절연막(212)에 의해 덮일 수 있다. 상기 제 1 게이트 절연막(212)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(212)은 실리콘 산화물(SiO) 및/또는 실리콘 질화물(SiN)을 포함할 수 있다. 상기 실리콘 산화물(SiO)은 이산화 규소(SiO₂)를 포함할 수 있다. 상기 제 1 게이트 절연막(212)은 고유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(212)은 하프늄 산화물(HfO)과 같은 High-K 물질을 포함할 수 있다.

상기 제 1 게이트 전극(213)은 상기 제 1 게이트 절연막(212) 상에 위치할 수 있다. 상기 제 1 게이트 전극(213)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극(213)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 게이트 전극(213)은 상기 제 1 게이트 절연막(212)에 의해 상기 제 1 반도체 패턴(211)과 절연될 수 있다. 상기 제 1 게이트 전극(213)은 상기 제 1 반도체 패턴(211)의 상기 제 1 채널 영역과 중첩할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(211)의 상기 제 1 채널 영역은 상기 제 1 게이트 전극(213)에 인가되는 전압에 대응하는 전기 전도도를 가질 수 있다.

상기 제 1 층간 절연막(214)은 상기 제 1 게이트 전극(213) 상에 위치할 수 있다. 상기 제 1 층간 절연막(214)은 상기 제 1 게이트 전극(213)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 1 게이트 전극(213)의 측면은 상기 제 1 층간 절연막(214)에 의해 덮일 수 있다. 상기 제 1 층간 절연막(214)은 상기 제 1 게이트 절연막(212)을 따라 연장할 수 있다. 상기 제 1 층간 절연막(214)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 층간 절연막(214)은 실리콘 산화물(SiO)을 포함할 수 있다.

상기 제 1 소스 전극(215)은 상기 제 1 층간 절연막(214) 상에 위치할 수 있다. 상기 제 1 소스 전극(215)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(215)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 소스 전극(215)은 상기 제 1 층간 절연막(214)에 의해 상기 제 1 게이트 전극(213)과 절연될 수 있다. 상기 제 1 소스 전극(215)은 상기 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 상기 제 1 소스 전극(215)은 상기 제 1 반도체 패턴(211)의 상기 제 1 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 게이트 절연막(212) 및 상기 제 1 층간 절연막(214)은 상기 제 1 반도체 패턴(211)의 상기 제 1 소스 영역을 부분적으로 노출하는 제 1 소스 컨택홀을 포함할 수 있다. 상기 제 1 소스 전극(215)은 상기 제 1 반도체 패턴(211)의 상기 제 1 소스 영역과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(215)은 상기 제 1 소스 컨택홀 내에서 상기 제 1 반도체 패턴(211)의 상기 제 1 소스 영역과 직접 접촉할 수 있다.

상기 제 1 드레인 전극(216)은 상기 제 1 층간 절연막(214) 상에 위치할 수 있다. 상기 제 1 드레인 전극(216)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(216)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극(216)은 상기 제 1 층간 절연막(214)에 의해 상기 제 1 게이트 전극(213)과 절연될 수 있다. 상기 제 1 드레인 전극(216)은 상기 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(216)은 상기 제 1 소스 전극(215)과 동일한 물질을 포함할 수 있다. 상기 제 1 드레인 전극(216)은 상기 제 1 소스 전극(215)과 동일한 공정으로 형성될 수 있다. 상기 제 1 드레인 전극(216)은 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역과 전기적으로 연결될 수 있다. 상기 제 1 드레인 전극(216)은 상기 제 1 소스 전극(215)과 이격될 수 있다. 예를 들어, 상기 제 1 게이트 절연막(212) 및 상기 제 1 층간 절연막(214)은 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역을 부분적으로 노출하는 제 1 드레인 컨택홀을 포함할 수 있다. 상기 제 1 드레인 전극(216)은 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(216)은 상기 제 1 드레인 컨택홀 내에서 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역과 직접 접촉할 수 있다.

상기 제 2 박막 트랜지스터(220)는 상기 제 1 박막 트랜지스터(210)와 전기적으로 연결될 수 있다. 상기 제 2 박막 트랜지스터(220)는 스캔 신호에 따라 데이터 신호를 상기 제 1 박막 트랜지스터(210)의 상기 제 1 게이트 전극(213)으로 전달할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스트(220)는 상기 데이터 라인(DL)과 상기 제 1 박막 트랜지스터(210)의 상기 제 1 게이트 전극(213) 사이에 위치할 수 있다. 상기 제 2 박막 트랜지스터(220)의 구조는 상기 제 1 박막 트랜지스터(210)의 구조와 동일할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(220)는 제 2 반도체 패턴(221), 제 2 게이트 절연막(222), 제 2 게이트 전극(223), 제 2 층간 절연막(224), 제 2 소스 전극(225) 및 제 2 드레인 전극(226)을 포함할 수 있다.

상기 제 2 반도체 패턴(221)은 반도체 물질을 포함할 수 있다. 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)은 IGZO와 같은 금속 산화물로 이루어진 산화물 반도체일 수 있다. 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(210) 상에는 분리 절연막(140)이 위치하고, 상기 제 2 반도체 패턴(221)은 상기 분리 절연막(140) 상에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 1 반도체 패턴(211)의 형성 공정에 의한 상기 제 2 반도체 패턴(221)의 손상이 방지될 수 있다. 상기 제 2 반도체 패턴(221)은 제 2 소스 영역, 제 2 드레인 영역 및 제 2 채널 영역을 포함할 수 있다. 상기 제 2 채널 영역은 상기 제 2 소스 영역과 상기 제 2 드레인 영역 사이에 위치할 수 있다. 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 상기 제 2 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 제 2 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.

상기 제 2 게이트 절연막(222)은 상기 제 2 반도체 패턴(221) 상에 위치할 수 있다. 상기 제 2 게이트 절연막(222)은 상기 제 2 반도체 패턴(221)의 상기 제 2 채널 영역과 중첩할 수 있다. 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 상기 제 2 게이트 절연막(222)과 중첩하지 않을 수 있다. 예를 들어, 상기 제 2 게이트 절연막(222)은 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역 및 상기 제 2 드레인 영역을 노출할 수 있다. 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 상기 제 2 게이트 절연막(222)의 외측에 위치할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 상기 제 2 게이트 절연막(222)의 패터닝 공정에 사용되는 식각 용액에 의해 도체화될 수 있다. 상기 제 2 게이트 절연막(222)은 절연성 물질을 포함할 수 있다. 상기 제 2 게이트 절연막(222)은 상기 제 1 게이트 절연막(221)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(222)은 다중층 구조를 가질 수 있다.

상기 제 2 게이트 전극(223)은 상기 제 2 게이트 절연막(222) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)의 상기 제 2 채널 영역과 중첩할 수 있다. 상기 제 2 게이트 전극(223)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 2 게이트 절연막(222)에 의해 상기 제 2 반도체 패턴(221)과 절연될 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 상기 제 2 채널 영역은 상기 제 2 게이트 전극(223)에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다.

상기 제 2 층간 절연막(224)은 상기 제 2 게이트 전극(223) 상에 위치할 수 있다. 상기 제 2 층간 절연막(224)은 상기 제 2 게이트 전극(223)의 외측으로 연장할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)의 측면, 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 상기 제 2 층간 절연막(224)에 의해 덮일 수 있다. 상기 제 2 층간 절연막(224)은 절연성 물질을 포함할 수 있다. 상기 제 2 층간 절연막(224)은 상기 제 1 층간 절연막(214)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 층간 절연막(224)은 실리콘 산화물(SiO)을 포함할 수 있다.

상기 제 2 소스 전극(225)은 상기 제 2 층간 절연막(224) 상에 위치할 수 있다. 상기 제 2 소스 전극(225)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(225)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 소스 전극(225)은 상기 제 1 소스 전극(215)과 동일한 물질을 포함할 수 있다. 상기 제 2 소스 전극(225)은 상기 제 2 층간 절연막(224)에 의해 상기 제 2 게이트 전극(223)과 절연될 수 있다. 상기 제 2 소스 전극(225)은 상기 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 상기 제 2 소스 전극(225)은 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 층간 절연막(224)은 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역을 부분적으로 노출하는 제 2 소스 컨택홀을 포함할 수 있다. 상기 제 2 소스 전극(225)은 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(225)은 상기 제 2 소스 컨택홀 내에서 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역과 직접 접촉할 수 있다.

상기 제 2 드레인 전극(226)은 상기 제 2 층간 절연막(224) 상에 위치할 수 있다. 상기 제 2 드레인 전극(226)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(226)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 1 드레인 전극(216)과 동일한 물질을 포함할 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 2 층간 절연막(224)에 의해 상기 제 2 게이트 전극(223)과 절연될 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(226)은 상기 제 2 소스 전극(225)과 동일한 물질을 포함할 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 2 소스 전극(225)과 동일한 공정으로 형성될 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역과 전기적으로 연결될 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 2 소스 전극(225)과 이격될 수 있다. 예를 들어, 상기 제 2 층간 절연막(224)은 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역을 부분적으로 노출하는 제 2 드레인 컨택홀을 포함할 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(226)은 상기 제 2 드레인 컨택홀 내에서 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역과 직접 접촉할 수 있다.

상기 스토리지 커패시터(230)는 상기 제 1 박막 트랜지스터(210)의 동작을 한 프레임 동안 유지할 수 있다. 예를 들어, 상기 스토리지 커패시터(230)는 상기 제 1 박막 트랜지스터(210)의 상기 제 1 게이트 전극(213)과 상기 제 1 드레인 전극(216) 사이에 연결될 수 있다. 상기 스토리지 커패시터(230)는 순서대로 적층된 제 1 스토리지 전극(231) 및 제 2 스토리지 전극(232)을 포함할 수 있다. 상기 제 1 스토리지 전극(231) 및 상기 제 2 스토리지 전극(232)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 스토리지 전극(231) 및 상기 제 2 스토리지 전극(232)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.

상기 스토리지 커패시터(230)는 상기 제 1 박막 트랜지스터(210)의 형성 공정 또는 상기 제 2 박막 트랜지스터(220)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 스토리지 커패시터(230)는 상기 소자 기판(100)과 상기 분리 절연막(140) 사이에 위치할 수 있다. 상기 스토리지 커패시터(230)는 상기 제 1 박막 트랜지스터(210)와 나란히 위치할 수 있다. 상기 제 1 스토리지 전극(231)은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 상기 제 1 스토리지 전극(231)은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 스토리지 전극(231)은 상기 제 1 게이트 전극(213)과 동일한 공정으로 형성될 수 있다. 상기 제 2 스토리지 전극(232)은 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(216)과 동일한 물질을 포함할 수 있다. 상기 제 2 스토리지 전극(232)은 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(216)과 동일한 공정으로 형성될 수 있다. 예를 들어, 상기 제 1 층간 절연막(214)은 상기 제 1 스토리지 전극(231)과 상기 제 2 스토리지 전극(232) 사이로 연장할 수 있다. 상기 제 2 스토리지 전극(232)은 상기 제 1 스토리지 전극(231)과 다른 물질을 포함할 수 있다.

상기 제 2 박막 트랜지스터(220)는 상기 스토리지 커패시터(230) 상에 위치할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(220)의 상기 제 2 반도체 패턴(221)은 상기 스토리지 커패시터(230)의 상기 제 2 스토리지 전극(232)과 중첩할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)을 통과하여 상기 제 2 반도체 패턴(221) 방향으로 진행하는 빛이 상기 스토리지 커패시터(230)에 의해 차단될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광에 의한 상기 제 2 박막 트랜지스터(220)의 특성 변화가 방지될 수 있다. 상기 스토리지 커패시터(230)는 상기 제 2 박막 트랜지스터(220)의 상기 제 2 드레인 전극(226)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 층간 절연막(214), 상기 분리 절연막(140) 및 상기 제 2 층간 절연막(224)은 상기 스토리지 커패시터(230)의 상기 제 1 스토리지 전극(231)을 부분적으로 노출하는 스토리지 컨택홀을 포함할 수 있다. 상기 제 2 드레인 전극(226)은 상기 스토리지 컨택홀 내로 연장할 수 있다. 예를 들어, 상기 제 2 드레인 전극(226)은 상기 스토리지 컨택홀 내에서 상기 제 1 스토리지 전극(231)과 직접 접촉할 수 있다.

상기 소자 기판(100)과 각 화소 영역(PA)의 상기 구동 회로 사이에는 소자 버퍼막(110)이 위치할 수 있다. 상기 소자 버퍼막(110)은 상기 구동 회로들의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 상기 소자 기판(100)의 상기 표시 영역(AA)을 완전히 덮을 수 있다. 상기 소자 기판(100)과 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211) 사이에는 상기 소자 버퍼막(110)이 위치할 수 있다. 상기 소자 버퍼막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 소자 버퍼막(110)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 제 1 버퍼층(111) 및 상기 제 1 버퍼층(111)과 다른 물질을 포함하는 제 2 버퍼층(112)의 적층 구조를 가질 수 있다.

각 화소 영역(PA)의 상기 제 1 박막 트랜지스터(210)와 상기 분리 절연막(140) 사이에는 제 1 하부 보호막(120) 및 제 2 하부 보호막(130)이 순서대로 적층될 수 있다. 상기 제 1 하부 보호막(120) 및 상기 제 2 하부 보호막(130)은 외부 충격 및 수분에 의한 상기 제 1 박막 트랜지스터(210)의 손상을 방지할 수 있다. 상기 제 1 하부 보호막(120) 및 상기 제 2 하부 보호막(130)은 각 화소 영역(PA)의 상기 스토리지 커패시터(230)와 상기 분리 절연막(140) 사이로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 스토리지 컨택홀은 상기 제 1 하부 보호막(120) 및 상기 제 2 하부 보호막(130)을 관통할 수 있다. 상기 제 1 하부 보호막(120) 및 상기 제 2 하부 보호막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 하부 보호막(120) 및 상기 제 2 하부 보호막(130)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 제 2 하부 보호막(130)은 상기 제 1 하부 보호막(120)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 하부 보호막(120)은 실리콘 산화물(SiO)을 포함하고, 상기 제 2 하부 보호막(130)은 실리콘 질화물(SiN)을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 충격 및 수분에 의한 상기 제 1 박막 트랜지스터들(210) 및 상기 스토리지 커패시터들(230)의 손상이 효과적으로 방지될 수 있다.

각 화소 영역(PA)의 상기 제 2 층간 절연막(224)과 상기 제 2 소스 전극(225) 사이 및 상기 제 2 층간 절연막(224)과 상기 제 2 드레인 전극(226) 사이에는 제 3 하부 보호막(150)이 위치할 수 있다. 상기 제 3 하부 보호막(150)은 외부 충격 및 수분에 의한 상기 제 2 반도체 패턴(221)의 손상을 방지할 수 있다. 예를 들어, 상기 제 3 하부 보호막(150)은 상기 제 2 층간 절연막(224) 따라 상기 제 2 반도체 패턴(221)의 외측으로 연장할 수 있다. 상기 제 3 하부 보호막(150)은 절연성 물질을 포함할 수 있다. 상기 제 3 하부 보호막(150)은 상기 제 2 층간 절연막(224)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 3 하부 보호막(150)은 실리콘 질화물(SiN)을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 충격 및 수분에 의한 상기 제 2 반도체 패턴(221)의 손상이 효과적으로 방지될 수 있다.

각 화소 영역(PA)의 상기 제 3 하부 보호막(150) 상에는 중간 소스 전극(265) 및 중간 드레인 전극(266)이 위치할 수 있다. 상기 중간 소스 전극(265) 및 상기 중간 드레인 전극(266)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 중간 소스 전극(265) 및 상기 중간 드레인 전극(266)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 중간 드레인 전극(266)은 상기 중간 소스 전극(265)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 중간 드레인 전극(266)은 상기 중간 소스 전극(265)과 동일한 공정으로 형성될 수 있다. 상기 중간 소스 전극(265) 및 상기 중간 드레인 전극(266)은 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(226)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(225), 상기 제 2 드레인 전극(226), 상기 중간 소스 전극(265) 및 상기 중간 드레인 전극(266)은 동시에 형성될 수 있다.

상기 중간 소스 전극(265)은 상기 제 1 박막 트랜지스터(210)의 상기 제 1 소스 전극(215)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)은 상기 제 1 박막 트랜지스터(210)의 상기 제 1 소스 전극(215)을 부분적으로 노출하는 제 1 중간 컨택홀을 포함할 수 있다. 상기 중간 소스 전극(265)은 상기 제 1 박막 트랜지스터(210)의 상기 제 1 소스 전극(215)과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 중간 소스 전극(265)은 상기 제 1 중간 컨택홀 내에서 상기 제 1 박막 트랜지스터(210)의 상기 제 1 소스 전극(215)과 직접 접촉할 수 있다.

상기 중간 드레인 전극(266)은 상기 제 1 박막 트랜지스터(210)의 상기 제 1 드레인 전극(216)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)은 상기 제 1 박막 트랜지스터(210)의 상기 제 1 드레인 전극(216)을 부분적으로 노출하는 제 2 중간 컨택홀을 포함할 수 있다. 상기 중간 드레인 전극(266)은 상기 중간 소스 전극(265)과 이격될 수 있다. 상기 중간 드레인 전극(266)은 상기 제 1 박막 트랜지스터(210)의 상기 제 1 드레인 전극(216)과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 중간 드레인 전극(266)은 상기 제 2 중간 컨택홀 내에서 상기 제 1 박막 트랜지스터(210)의 상기 제 1 드레인 전극(216)과 직접 접촉할 수 있다.

각 화소 영역(PA)의 상기 발광 소자(600)는 해당 화소 영역(PA)의 상기 구동 회로 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 박막 트랜지스터(210), 상기 제 2 박막 트랜지스터(220) 및 상기 스토리지 커패시터(230)는 상기 소자 기판(100)과 해당 화소 영역(PA)의 상기 제 1 발광 전극(610) 사이에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)이 차지하는 면적이 최소화될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 해상도가 향상될 수 있다.

각 화소 영역(PA)의 상기 구동 회로와 상기 발광 소자(600) 사이에는 제 1 오버 코트층(160) 및 제 2 오버 코트층(170)이 순서대로 적층될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 발광 전극(610), 상기 발광층(620) 및 상기 제 2 발광 전극(630)은 해당 화소 영역(PA)의 상기 제 2 오버 코트층(170) 상에 순서대로 적층될 수 있다. 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)은 상기 구동 회로에 의한 단차를 제거할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 소자(600)를 향한 상기 제 2 오버 코트층(170)의 상면은 평평한 평면(flat surface)일 수 있다. 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)은 절연성 물질을 포함할 수 있다. 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)은 높은 유동성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(170)은 유기 절연 물질을 포함할 수 있다. 상기 제 2 오버 코트층(170)은 상기 제 1 오버 코트층(160)과 다른 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 구동 회로들에 의한 단차가 효과적으로 제거될 수 있다.

각 화소 영역(PA)의 상기 제 1 오버 코트층(160)과 상기 제 2 오버 코트층(170) 사이에는 중간 컨택 전극(510)이 위치할 수 있다. 상기 발광 소자(600)는 상기 중간 컨택 전극(510)을 통해 상기 제 1 박막 트랜지스터(210)의 상기 제 1 드레인 전극(216)과 전기적으로 연결될 수 있다. 예를 들어, 상기 중간 컨택 전극(510)은 상기 제 1 오버 코트층(160)을 관통하여 상기 중간 드레인 전극(266)과 연결되고, 상기 발광 소자(600)의 상기 제 1 발광 전극(610)은 상기 제 2 오버 코트층(170)을 관통하여 상기 중간 컨택 전극(510)과 연결될 수 있다. 상기 중간 컨택 전극(510)은 상기 중간 드레인 전극(266)과 중첩하는 영역 및 상기 제 1 발광 전극(610)과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 중간 컨택 전극(510)은 상기 중간 드레인 전극(266)과 상기 제 1 발광 전극(610) 사이에 위치할 수 있다. 상기 중간 컨택 전극(510)은 상기 중간 드레인 전극(266)과 직접 접촉할 수 있다. 상기 제 1 발광 전극(610)은 상기 중간 컨택 전극(510)과 직접 접촉할 수 있다. 상기 중간 컨택 전극(510)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 중간 컨택 전극(510)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 중간 컨택 전극(510)은 상기 중간 드레인 전극(266) 및 상기 제 1 발광 전극(610)과 다른 물질을 포함할 수 있다.

각 화소 영역(PA)의 상기 제 2 오버 코트층(170) 상에는 뱅크 절연막(180)이 위치할 수 있다. 상기 뱅크 절연막(180)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(180)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(180)은 상기 제 1 오버 코트층(160) 및 상기 제 2 오버 코트층(180)과 다른 물질을 포함할 수 있다. 상기 뱅크 절연막(180)은 각 제 1 발광 전극(610)의 가장 자리를 덮을 수 있다. 각 화소 영역(PA)의 상기 발광층(620) 및 상기 제 2 발광 전극(630)은 상기 뱅크 절연막(180)에 의해 노출된 해당 제 1 발광 전극(610)의 일부 영역 상에 적층될 수 있다. 예를 들어, 상기 뱅크 절연막(180)은 각 화소 영역(PA) 내에 발광 영역을 정의할 수 있다.

각 화소 영역(PA)의 상기 발광층(620)은 상기 뱅크 절연막(180) 상으로 연장할 수 있다. 각 화소 영역(PA)은 인접한 화소 영역(PA)과 다른 색을 나타낼 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 물질층(622)은 인접한 화소 영역(PA)의 상기 발광 물질층(622)과 분리될 수 있다. 각 화소 영역(PA)의 상기 발광 물질층(622)은 해당 화소 영역(PA) 내에 위치하는 단부를 포함할 수 있다. 상기 발광 물질층(622)은 미세 금속 마스크(Fine Metal Mask; FMM)를 이용하여 형성될 수 있다. 각 발광 물질층(622)의 단부는 상기 뱅크 절연막(180) 상에 위치할 수 있다. 예를 들어, 상기 뱅크 절연막(180) 상에는 스페이서가 위치할 수 있다. 상기 스페이서는 상기 미세 금속 마스크에 의한 상기 뱅크 절연막(180) 및 인접한 화소 영역(PA) 상에 형성된 상기 발광 물질층(622)의 손상을 방지할 수 있다. 각 발광층(620)의 상기 제 1 발광 공통층(621) 및 상기 제 2 발광 공통층(622)은 상기 뱅크 절연막(180)의 표면을 따라 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 발광 공통층(621) 및 상기 제 2 발광 공통층(623)은 인접한 화소 영역(PA)의 상기 제 1 발광 공통층(621) 및 상기 제 2 발광 공통층(623)과 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.

각 화소 영역(PA)의 상기 제 2 발광 전극(630)에 공급되는 전압은 인접한 화소 영역(PA)의 상기 제 2 발광 전극(630)에 공급되는 전압과 동일할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 2 발광 전극(630)은 상기 뱅크 절연막(180) 인접한 화소 영역(PA)의 상기 제 2 발광 전극(630)과 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA)에 인가되는 게이트 신호 및 데이터 신호를 통해 해당 화소 영역(PA)의 휘도를 제어할 수 있다. 각 화소 영역(PA)의 상기 제 2 발광 전극(630)은 인접한 화소 영역(PA)의 상기 제 2 발광 전극(630)과 직접 접촉할 수 있다.

각 화소 영역(PA)의 상기 발광 소자(600) 상에는 봉지 부재(700)가 위치할 수 있다. 상기 봉지 부재(700)는 외부 충격 및 수분에 의한 상기 발광 소자들(600)의 손상을 방지할 수 있다. 상기 봉지 부재(700)는 다중층 구조를 가질 수 있다. 예를 들어, 상기 봉지 부재(700)는 순서대로 적층된 제 1 봉지층(710), 제 2 봉지층(720) 및 제 3 봉지층(730)을 포함할 수 있다. 상기 제 1 봉지층(710), 상기 제 2 봉지층(720) 및 상기 제 3 봉지층(730)은 절연성 물질을 포함할 수 있다. 상기 제 2 봉지층(720)은 상기 제 1 봉지층(710) 및 상기 제 3 봉지층(730)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 봉지층(710) 및 상기 제 3 봉지층(730)은 무기 절연 물질을 포함하고, 상기 제 2 봉지층(720)은 유기 절연 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 충격 및 수분에 의한 상기 발광 소자들(600)의 손상이 효과적으로 방지될 수 있다. 각 화소 영역(PA)의 상기 발광 소자(600)에 의한 단차는 상기 봉지 부재(700)에 의해 제거될 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 봉지 부재(700)의 상면은 평평한 평면일 수 있다.

상기 봉지 부재(700)는 상기 표시 영역(AA)의 외측으로 연장할 수 있다. 상기 표시 영역(AA)의 외측에는 적어도 하나의 봉지 댐(106)이 위치할 수 있다. 상기 봉지 댐(106)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 봉지 댐(106)은 유기 절연 물질을 포함할 수 있다. 상기 봉지 댐(106)은 상기 제 1 오버 코트층(160) 상에 위치할 수 있다. 예를 들어, 상기 봉지 댐(106)은 상기 제 2 오버 코트층(170)과 동일한 물질을 포함할 수 있다. 상기 봉지 댐(106)은 상기 제 2 오버 코트층(170)과 동일한 공정으로 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다. 상기 봉지 댐(106)은 상기 표시 영역(AA)의 가장 자리를 따라 연장할 수 있다. 예를 들어, 상기 봉지 댐(106)은 상기 소자 기판(100)의 일부 영역을 둘러싸는 폐곡선(closed loop) 형상을 가질 수 있다. 상대적으로 높은 유동성을 갖는 상기 제 2 봉지층(720)의 흐름은 상기 봉지 댐(106)에 의해 차단될 수 있다. 예를 들어, 상기 제 2 봉지층(720)은 상기 봉지 댐(106)에 의해 정의된 상기 소자 기판(100)의 일부 영역 상에만 위치할 수 있다. 상기 제 3 봉지층(730)은 상기 제 2 봉지층(720)의 외측에서 상기 제 1 봉지층(710)과 직접 접촉할 수 있다. 예를 들어, 상기 제 2 봉지층(720)은 상기 제 1 봉지층(710) 및 상기 제 3 봉지층(730)에 의해 둘러싸일 수 있다. 상기 제 1 봉지층(710)은 상기 제 3 봉지층(730)의 외측으로 연장할 수 있다. 예를 들어, 상기 봉지 댐(106)은 상기 제 1 봉지층(710)에 의해 덮일 수 있다.

상기 봉지 부재(700) 상에는 터치 구조물(810, 820)이 위치할 수 있다. 상기 터치 구조물(810, 820)은 사용자 및/또는 도구의 터치를 감지할 수 있다. 예를 들어, 상기 터치 구조물(810, 820)은 터치 전극들(811, 821) 및 브릿지 전극들(812, 822)을 포함할 수 있다. 상기 터치 전극들(811, 821)은 나란히 위치할 수 있다. 상기 브릿지 전극들(812, 822)은 상기 터치 전극들(811, 821) 사이를 연결할 수 있다. 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)은 상기 소자 기판(100)의 상기 표시 영역(AA)과 중첩할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(600)는 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)의 외측에 위치할 수 있다. 예를 들어, 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)은 상기 뱅크 절연막(180)과 중첩할 수 있다. 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)은 각 화소 영역(PA)의 상기 발광 소자(600)와 이격될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 발광 소자(600)로부터 상기 소자 기판(100)의 상면과 수직한 방향으로 방출된 빛이 상기 터치 전극들(811, 821) 및 상기 브릿지 전극(812, 822)에 의해 차단되지 않을 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)에 의한 각 화소 영역(PA)의 휘도 감소가 방지될 수 있다.

상기 터치 구조물(810, 820)은 제 1 방향으로 연장하는 제 1 터치 조립체들(810) 및 상기 제 1 방향과 수직한 제 2 방향으로 연장하는 제 2 터치 조립체들(820)로 구성될 수 있다. 각 제 1 터치 조립체(810)는 제 1 터치 전극들(811) 및 제 1 브릿지 전극들(812)을 포함할 수 있다. 예를 들어, 각 제 1 브릿지 전극(812)은 상기 제 1 터치 전극들(811)을 상기 제 1 방향으로 연결할 수 있다. 각 제 2 터치 조립체(820)는 제 2 터치 전극들(821) 및 제 2 브릿지 전극들(822)을 포함할 수 있다. 예를 들어, 각 제 2 브릿지 전극(822)은 상기 제 2 터치 전극들(821)을 상기 제 2 방향으로 연결할 수 있다. 상기 제 2 터치 전극들(821)은 상기 제 1 터치 전극들(811) 사이에 위치할 수 있다. 각 제 2 브릿지 전극(822)은 상기 제 1 브릿지 전극들(812) 중 하나와 교차할 수 있다. 상기 제 2 브릿지 전극들(822)은 상기 제 1 브릿지 전극들(812)과 절연될 수 있다. 예를 들어, 상기 제 2 브릿지 전극들(822)은 상기 제 1 브릿지 전극들(812)과 다른 층 상에 위치할 수 있다. 상기 제 1 브릿지 전극들(812)과 상기 제 2 브릿지 전극들(822) 사이에는 터치 절연막(830)이 위치할 수 있다. 상기 터치 절연막(830)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 터치 절연막(830)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 제 2 터치 전극들(821)은 상기 제 1 터치 전극들(811)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 터치 전극들(811), 상기 제 2 터치 전극들(821) 및 상기 제 2 브릿지 전극들(822)은 상기 제 1 브릿지 전극들(812)을 덮는 상기 터치 절연막(830) 상에 위치할 수 있다. 상기 터치 절연막(830)은 각 제 1 브릿지 전극(812)을 부분적으로 노출하는 터치 컨택홀들을 포함할 수 있다. 각 제 1 터치 전극(811)은 상기 터치 컨택홀들 중 하나를 통해 해당 제 1 브릿지 전극(812)과 연결될 수 있다.

각 터치 조립체(810, 820)의 최외측에 위치하는 상기 터치 전극(811, 821)은 링크 배선들(850) 중 하나와 연결될 수 있다. 상기 링크 배선들(850)은 상기 봉지 부재(700)의 표면을 따라 상기 표시 영역(AA)의 외측으로 연장할 수 있다. 상기 링크 배선들(850)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 링크 배선들(850)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 링크 배선들(850)은 상기 터치 전극들(811, 821)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 링크 배선들(850)은 상기 터치 전극들(811, 821)과 동일한 공정으로 형성될 수 있다. 상기 링크 배선들(850)은 상기 터치 전극들(811, 821)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 링크 배선들(850)은 상기 터치 절연막(830) 상에 위치하는 영역을 포함할 수 있다. 각 링크 배선(850)은 상기 터치 전극들(811, 821) 중 하나와 직접 접촉할 수 있다.

상기 봉지 부재(700)와 상기 터치 구조물(810, 820) 사이에는 터치 버퍼막(800)이 위치할 수 있다. 상기 터치 버퍼막(800)은 상기 터치 전극들(811, 821) 및 상기 브릿지 전극들(812, 822)의 형성 공정에 의한 상기 봉지 부재(700) 및 상기 발광 소자들(600)의 손상을 방지할 수 있다. 예를 들어, 상기 터치 구조물(810, 820)을 향한 상기 봉지 부재(700)의 표면은 상기 터치 버퍼막(800)에 의해 완전히 덮일 수 있다. 상기 터치 버퍼막(800)은 상기 제 3 봉지층(730)을 따라 연장할 수 있다. 예를 들어, 상기 터치 버퍼막(800)은 상기 봉지 댐(106)의 외측으로 연장할 수 있다. 상기 터치 버퍼막(800)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 터치 버퍼막(800)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다.

상기 터치 구조물(810, 820) 상에는 커버 절연막(890)이 위치할 수 있다. 상기 커버 절연막(890)은 외부 충격 및 수분에 의한 상기 터치 구조물(810, 820)의 손상을 방지할 수 있다. 예를 들어, 상기 터치 구조물(810, 820)은 상기 커버 절연막(890)에 의해 완전히 덮일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 충격이 상기 커버 절연막(890)에 의해 완화될 수 있다. 상기 커버 절연막(890)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 커버 절연막(890)은 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 상기 커버 절연막(890)은 상기 터치 구조물(810, 820)의 외측으로 연장할 수 있다. 예를 들어, 상기 커버 절연막(890)은 상기 발광 소자들(600)과 중첩하는 영역을 포함할 수 있다. 상기 커버 절연막(890)은 상기 표시 영역(AA)의 외측으로 연장할 수 있다. 예를 들어, 상기 봉지 댐(106)은 상기 커버 절연막(890)에 의해 덮일 수 있다.

상기 벤딩 영역(BA)은 상기 소자 기판(100)이 구부러지는 영역일 수 있다. 상기 벤딩 영역(BA)은 상대적으로 얇은 두께를 가질 수 있다. 예를 들어, 상기 소자 버퍼막(110), 상기 제 1 게이트 절연막(212), 상기 제 1 층간 절연막(214), 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)은 상기 소자 기판(100)의 상기 벤딩 영역(BA)을 노출할 수 있다. 예를 들어, 상기 소자 기판(100)의 상기 벤딩 영역(BA)은 상기 제 1 오버 코트층(160)과 직접 접촉할 수 있다.

상기 벤딩 영역(BA)의 상기 제 1 오버 코트층(160) 상에는 크랙 방지막(410)이 위치할 수 있다. 상기 크랙 방지막(410)은 외부 충격에 의한 상기 소자 기판(100)의 손상을 방지할 수 있다. 예를 들어, 상기 크랙 방지막(410)은 상기 벤딩 영역(BA)과 중첩하는 영역 및 상기 벤딩 영역(BA)의 외측에 위치하는 영역을 포함할 수 있다. 상기 크랙 방지막(410)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 크랙 방지막(410)은 유기 절연 물질을 포함할 수 있다. 상기 크랙 방지막(410)은 상기 제 2 오버 코트층(170)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 크랙 방지막(410)은 상기 제 2 오버 코트층(170)과 동일한 공정으로 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다. 상기 크랙 방지막(410)은 상기 봉지 부재(700)와 이격될 수 있다. 상기 봉지 댐(106)은 상기 봉지 부재(700)와 상기 크랙 방지막(410) 사이에 위치할 수 있다. 예를 들어, 상기 봉지 댐(106)은 상기 크랙 방지막(410)과 이격될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 벤딩 스트레스에 의한 상기 크랙 방지막(410)의 손상이 상기 표시 영역(AA)에 영향을 미치지 않을 수 있다.

상기 패드 영역(PD) 상에는 패드들(104, 804)이 위치할 수 있다. 상기 패드들(104, 804)은 상기 제 1 방향으로 나란히 위치할 수 있다. 상기 패드들(104, 804)은 상기 신호 배선들(GL, DL, VDD, VSS)과 전기적으로 연결되는 표시 패드들(104) 및 상기 터치 구조물(810, 820)과 전기적으로 연결되는 터치 패드들(804)을 포함할 수 있다. 상기 패드 영역(PD)은 연결 전극들(900)을 통해 상기 표시 영역(AA)과 연결될 수 있다. 예를 들어, 각 표시 패드(104)는 상기 연결 전극들(900) 중 하나를 통해 상기 신호 배선들(GL, DL, VDD, VSS) 중 하나와 연결되고, 각 터치 조립체(810, 820)는 상기 연결 전극들(900) 중 하나 및 상기 링크 배선들(850) 중 하나를 통해 상기 터치 패드들(804) 중 하나와 연결될 수 있다.

상기 패드 영역(PD)은 상기 표시 영역(AA)의 일측에 위치할 수 있다. 예를 들어, 상기 패드 영역(PD)은 상기 제 2 방향으로 상기 표시 영역(AA)과 나란히 위치할 수 있다. 상기 벤딩 영역(BA)은 상기 표시 영역(AA)과 상기 패드 영역(PD) 사이에 위치할 수 있다. 예를 들어, 상기 연결 전극들(900)은 상기 벤딩 영역(BA)을 가로지를 수 있다. 상기 연결 전극들(900)은 상기 제 1 오버 코트층(160) 상에 위치할 수 있다. 예를 들어, 상기 제 1 오버 코트층(160)은 상기 패드 영역(PD) 상으로 연장할 수 있다.

각 연결 전극(900)은 다중층 구조를 가질 수 있다. 예를 들어, 각 연결 전극(900)은 하부 연결 전극(910) 및 상부 연결 전극(920)의 적층 구조를 포함할 수 있다. 상기 하부 연결 전극(910)은 상기 소자 기판(100)과 상기 상부 연결 전극(920) 사이에 위치할 수 있다. 예를 들어, 상기 상부 연결 전극(920)은 상기 하부 연결 전극(910)과 중첩하는 영역을 포함할 수 있다. 상기 하부 연결 전극(910) 및 상기 상부 연결 전극(920)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 하부 연결 전극(910) 및 상기 상부 연결 전극(920)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 벤딩 스트레스 및 외부 충격에 의한 각 연결 전극의 단선이 방지될 수 있다.

상기 하부 연결 전극(910)은 상기 제 1 오버 코트층(160)과 상기 크랙 방지막(410) 사이에 위치할 수 있다. 예를 들어, 상기 제 1 오버 코트층(160)은 상기 소자 기판(100)의 상기 벤딩 영역(BA)과 상기 하부 연결 전극(910) 사이로 연장할 수 있다. 상기 하부 연결 전극(910)은 상기 중간 컨택 전극들(510)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 하부 연결 전극(910)은 상기 중간 컨택 전극들(510)과 동일한 공정으로 형성될 수 있다.

상기 상부 연결 전극(920)은 상기 크랙 방지막(410) 상에 위치할 수 있다. 상기 상부 연결 전극(920)은 각 화소 영역(PA)의 최상측에 위치하는 도전층인 상기 터치 전극들(811, 821)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 터치 버퍼막(800)은 상기 크랙 방지막(410)과 상기 상부 연결 전극(920) 사이로 연장할 수 있다. 상기 상부 연결 전극(920)은 상기 링크 배선들(850) 중 하나와 직접 접촉할 수 있다. 예를 들어, 상기 터치 전극들(811, 821), 상기 링크 배선들(850) 및 각 연결 전극(900)의 상기 상부 연결 전극(920)은 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 도전층을 패터닝하는 공정에 의한 상부 연결 전극(920)의 손상이 방지될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 후속 공정에서 생성된 도전성 잔막에 의한 인접한 상부 연결 전극들(920) 사이의 의도하지 않은 연결이 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 표시 영역(AA)은 상기 패드 영역(PD)과 안정적으로 연결될 수 있다.

상기 상부 연결 전극(920)은 상기 하부 연결 전극(910)과 연결될 수 있다. 예를 들어, 각 연결 전극(900)의 상기 하부 연결 전극(910)과 상기 상부 연결 전극(920) 사이에는 중간 연결 전극(930)이 위치할 수 있다. 상기 중간 연결 전극(930)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 중간 연결 전극(930)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 중간 연결 전극(930)은 상기 크랙 방지막(410)을 관통할 수 있다. 예를 들어, 상기 크랙 방지막(410)은 각 연결 전극(900)의 상기 하부 연결 전극(910)을 부분적으로 노출하는 연결 컨택홀들을 포함하고, 각 연결 전극(900)의 상기 중간 연결 전극(930)은 상기 연결 컨택홀들 중 하나의 내측에 위치하는 영역을 포함할 수 있다. 상기 중간 연결 전극(930)은 각 발광 소자(600)의 상기 제 1 발광 전극(610)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 벤딩 영역(BA) 상에 위치하는 상기 터치 버퍼막(800)은 각 중간 연결 전극(930)을 부분적으로 노출하고, 각 연결 전극(900)의 상기 상부 연결 전극(920)은 상기 터치 버퍼막(800)에 의해 노출된 해당 중간 연결 전극(930)의 일부 영역과 직접 접촉할 수 있다. 상기 연결 컨택홀들은 상기 벤딩 영역(BA)의 외측에 위치할 수 있다. 예를 들어, 각 연결 전극(900)의 상기 중간 연결 전극(930)은 상기 벤딩 영역(BA)의 외측에서 상기 크랙 방지막(410)을 관통할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 벤딩 스트레스 및 외력에 의한 상기 중간 연결 전극들(930)의 변형 및/또는 손상이 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 표시 영역(AA)이 상기 패드 영역(PD)과 안정적으로 연결될 수 있다.

상기 화소 영역들(PA) 사이에는 홀 주변 영역(HA)이 위치할 수 있다. 상기 홀 주변 영역(HA)은 상기 표시 영역(AA) 내에 위치할 수 있다. 상기 홀 주변 영역(HA)은 기판 홀(CH)이 위치하는 홀 영역(CA) 및 상기 홀 영역(CA)을 둘러싸는 분리 영역(SA)을 포함할 수 있다. 상기 기판 홀(CH)은 상기 소자 기판(100)을 관통할 수 있다. 상기 분리 영역(SA) 상에는 적어도 하나의 분리 소자(300)가 위치할 수 있다. 예를 들어, 상기 기판 홀(CH)은 상기 발광 소자들(600) 사이에 위치하고, 상기 분리 소자(300)는 상기 발광 소자들(600)과 상기 기판 홀(CH) 사이에 위치할 수 있다. 상기 분리 소자(300)는 각 발광 소자(600)의 상기 발광층(620) 및 상기 제 2 발광 전극(630)을 부분적으로 분리할 수 있다. 예를 들어, 상기 분리 소자(300)는 적어도 하나의 언더 컷 구조(UC)를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 기판 홀(CH)을 통해 유입된 수분이 상기 화소 영역들(PA)로 침투하는 것을 방지할 수 있다. 상기 분리 소자(300)는 각 화소 영역(PA)의 상기 구동 회로 및 상기 발광 소자(600)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 분리 소자(300)는 상기 소자 버퍼막(110), 상기 제 1 게이트 절연막(212), 상기 제 1 층간 절연막(214), 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)의 적층 구조를 포함할 수 있다. 상기 분리 소자(300)는 상기 제 3 하부 보호막(150) 상에 위치하는 분리 캡(420)을 더 포함할 수 있다. 상기 분리 캡(420)은 상기 제 2 오버 코트층(170)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 분리 캡(420)은 상기 제 2 오버 코트층(170)과 동시에 형성될 수 있다. 상기 분리 소자(300)는 각 화소 영역(PA)의 상기 구동 회로 및 상기 발광 소자(600)와 이격될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 소자(300)를 통한 수분의 침투가 방지될 수 있다.

상기 소자 기판(100)은 게이트 드라이버 영역(GIP)을 포함할 수 있다. 상기 게이트 드라이버 영역(GIP) 상에는 게이트 드라이버가 위치할 수 있다. 상기 게이트 드라이버 영역(GIP)은 상기 표시 영역(AA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)과 이격될 수 있다. 예를 들어, 상기 게이트 드라이버 영역(GIP)은 상기 표시 영역(AA)과 상기 제 1 방향으로 나란히 위치할 수 있다. 상기 게이트 드라이버 영역(GIP)은 상기 게이트 라인(GL)을 통해 상기 표시 영역(AA)과 전기적으로 연결될 수 있다. 예를 들어, 상기 게이트 드라이버는 상기 표시 영역(AA)의 각 화소 영역(PA)으로 게이트 신호를 인가할 수 있다. 상기 게이트 드라이버는 적어도 하나의 제 3 박막 트랜지스터(250)를 포함할 수 있다. 상기 게이트 드라이버 영역(GIP) 상에 위치하는 상기 제 3 박막 트랜지스터(250)는 각 화소 영역(PA)의 상기 제 1 박막 트랜지스터(210) 및 상기 제 2 박막 트랜지스터(220)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(250)는 제 3 반도체 패턴(251), 제 3 게이트 절연막(252), 제 3 게이트 전극(253), 제 3 층간 절연막(254), 제 3 소스 전극(255) 및 제 3 드레인 전극(256)을 포함할 수 있다. 상기 제 3 박막 트랜지스터(250)는 각 화소 영역(PA)의 상기 구동 회로와 동시에 형성될 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(250)의 상기 제 3 반도체 패턴(251), 상기 제 3 게이트 절연막(252), 상기 제 3 게이트 전극(253) 및 상기 제 3 층간 절연막(254)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211), 상기 제 1 게이트 절연막(212), 상기 제 1 게이트 전극(213) 및 상기 제 1 층간 절연막(214)과 동일한 공정으로 형성될 수 있다. 상기 제 3 박막 트랜지스터(250)의 상기 제 3 반도체 패턴(251)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(250)의 상기 제 3 반도체 패턴(251)은 저온 폴리 실리콘(LTPS)을 포함할 수 있다. 상기 제 3 박막 트랜지스터(250)의 상기 제 3 게이트 절연막(252)은 각 화소 영역(PA)의 상기 제 1 게이트 절연막(212)과 동일한 물질을 포함할 수 있다. 상기 제 3 박막 트랜지스터(250)의 상기 제 3 게이트 전극(253)은 각 화소 영역(PA)의 상기 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 상기 제 3 박막 트랜지스터(250)의 상기 제 3 층간 절연막(254)은 각 화소 영역(PA)의 상기 제 1 층간 절연막(214)과 동일한 물질을 포함할 수 있다. 상기 제 3 박막 트랜지스터(250)의 상기 제 3 소스 전극(255) 및 상기 제 3 드레인 전극(256)은 각 화소 영역(PA)의 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(216)과 다른 공정으로 형성될 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(250)의 상기 제 3 소스 전극(255) 및 상기 제 3 드레인 전극(256)은 각 화소 영역(PA)의 상기 중간 소스 전극(265) 및 상기 중간 드레인 전극(266)과 동일한 공정으로 형성될 수 있다. 각 화소 영역(PA)의 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)은 상기 제 3 층간 절연막(254)과 상기 제 3 소스 전극(255) 사이 및 상기 제 3 층간 절연막(254)과 상기 제 3 드레인 전극(256) 사이로 연장할 수 있다. 상기 제 1 오버 코트층(160), 상기 제 2 오버 코트층(170) 및 상기 뱅크 절연막(180)은 상기 제 3 박막 트랜지스터(250) 상으로 연장할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.

도 4a 내지 17a, 4b 내지 17b 및 4c 내지 17c는 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 도면들이다.

도 1, 3a 내지 17a, 3b 내지 17b 및 3c 내지 17c를 참조하여 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법을 설명한다. 먼저, 도 4a 내지 4c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 화소 영역(PA), 상기 게이트 드라이버 영역(GIP), 상기 홀 주변 영역(HA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)을 포함하는 상기 소자 기판(100)을 준비하는 단계, 상기 소자 기판(100) 상에 상기 소자 버퍼막(110)을 형성하는 단계, 상기 소자 버퍼막(110)의 상기 게이트 드라이버 영역(GIP) 상에 상기 제 3 반도체 패턴(251), 상기 제 3 게이트 절연막(252), 상기 제 3 게이트 전극(253) 및 상기 제 3 층간 절연막(254)을 형성하는 단계, 상기 소자 버퍼막(110)의 상기 화소 영역(PA) 상에 상기 제 1 박막 트랜지스터(210) 및 상기 스토리지 커패시터(230)를 형성하는 단계, 상기 제 1 박막 트랜지스터(210), 상기 스토리지 커패시터(230) 및 상기 제 3 층간 절연막(254)이 형성된 상기 소자 기판(100) 상에 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130) 및 상기 분리 절연막(140)을 적층하는 단계, 상기 화소 영역(PA)의 상기 분리 절연막(140) 상에 상기 제 2 반도체 패턴(221), 상기 제 2 게이트 절연막(222) 및 상기 제 2 게이트 전극(223)을 형성하는 단계 및 상기 제 2 게이트 전극(223)이 형성된 상기 소자 기판(100) 상에 제 2 층간 절연막(224) 및 제 3 하부 보호막(150)을 적층하는 단계를 포함할 수 있다.

상기 홀 주변 영역(HA)은 후속 공정에 의해 상기 기판 홀(CH)이 형성될 상기 홀 영역(CA) 및 상기 홀 영역(CA)의 외측에 위치하는 상기 분리 영역(SA)을 포함할 수 있다.

상기 소자 기판(100)은 다중층 구조로 형성될 수 있다. 예를 들어, 상기 소자 기판(100)을 준비하는 단계는 상기 제 1 기판층(101) 상에 상기 기판 절연층(102) 및 상기 제 2 기판층(103)을 순서대로 적층하는 단계를 포함할 수 있다.

상기 소자 버퍼막(110)은 다중층 구조로 형성될 수 있다. 예를 들어, 상기 소자 버퍼막(110)을 형성하는 단계는 상기 소자 기판(100) 상에 제 1 버퍼층(111)을 형성하는 단계 및 상기 제 1 버퍼층(111) 상에 제 2 버퍼층(112)을 형성하는 단계를 포함할 수 있다. 상기 제 2 버퍼층(112)은 상기 제 1 버퍼층(111)과 다른 물질로 형성될 수 있다. 상기 소자 버퍼막(110)은 상기 소자 기판(100)의 전체 표면 상에 형성될 수 있다. 예를 들어, 상기 소자 기판(100)의 상기 화소 영역(PA), 상기 게이트 드라이버 영역(GIP), 상기 홀 주변 영역(HA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)은 상기 소자 버퍼막(110)에 의해 덮일 수 있다.

상기 제 1 박막 트랜지스터(210)를 형성하는 단계는 상기 소자 버퍼막(110) 상에 상기 제 1 반도체 패턴(211)을 형성하는 단계, 상기 제 1 반도체 패턴(211)을 덮는 상기 제 1 게이트 절연막(212)을 형성하는 단계, 상기 제 1 게이트 절연막(212) 상에 상기 제 1 게이트 전극(213)을 형성하는 단계, 상기 제 1 게이트 전극(213)을 덮는 상기 제 1 층간 절연막(214)을 형성하는 단계 및 상기 제 1 층간 절연막(214) 상에 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(216)을 형성하는 단계를 포함할 수 있다. 상기 스토리지 커패시터(230)는 상기 제 1 스토리지 전극(231)과 상기 제 2 스토리지 전극(232)의 적층 구조로 형성될 수 있다. 상기 스토리지 커패시터(230)는 상기 제 1 박막 트랜지스터(210)와 동시에 형성될 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(210) 및 상기 스토리지 커패시터(230)를 형성하는 단계는 상기 제 1 게이트 절연막(212) 상에 상기 제 1 게이트 전극(213) 및 상기 제 1 스토리지 전극(231)을 형성하는 단계 및 상기 제 1 층간 절연막(214) 상에 상기 제 1 소스 전극(215), 상기 제 1 드레인 전극(216) 및 상기 제 2 스토리지 전극(232)을 형성하는 단계를 포함할 수 있다.

상기 제 3 반도체 패턴(251), 상기 제 3 게이트 절연막(252), 상기 제 3 게이트 전극(253) 및 상기 제 3 층간 절연막(254)은 상기 제 1 박막 트랜지스터(210)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 제 3 반도체 패턴(251), 상기 제 3 게이트 절연막(252), 상기 제 3 게이트 전극(253) 및 상기 제 3 층간 절연막(254)은 각각 상기 제 1 반도체 패턴(211), 상기 제 1 게이트 절연막(212), 상기 제 1 게이트 전극(213) 및 상기 제 1 층간 절연막(214)과 동시에 형성될 수 있다. 예를 들어, 상기 제 3 반도체 패턴(251)은 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함할 수 있다. 상기 제 1 게이트 절연막(212) 및 상기 제 1 층간 절연막(214)은 상기 소자 기판(100)의 상기 홀 주변 영역(HA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에 적층될 수 있다.

상기 제 2 게이트 절연막(222)은 패터닝 공정을 통해 상기 제 2 반도체 패턴(221)의 제 2 소스 영역 및 제 2 드레인 영역을 노출할 수 있다. 상기 제 2 반도체 패턴(221)의 제 2 소스 영역 및 제 2 드레인 영역은 상기 제 2 게이트 절연막(222)의 패터닝 공정에 의해 도체화될 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 제 2 소스 영역 및 제 2 드레인 영역은 상기 제 2 게이트 절연막(222)의 패터닝 공정에 사용된 식각 용액과 직접 접촉할 수 있다.

도 5a 내지 5c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)을 패터닝하여 제 2 소스 컨택홀 및 제 2 드레인 컨택홀을 형성하는 단계를 포함할 수 있다.

상기 제 2 소스 컨택홀은 상기 화소 영역(PA) 내에 위치하는 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역을 부분적으로 노출할 수 있다. 상기 제 2 드레인 컨택홀은 상기 화소 영역(PA) 내에 위치하는 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역을 부분적으로 노출할 수 있다. 상기 소자 기판(100)의 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에 형성된 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)은 상기 제 2 소스 컨택홀 및 상기 제 2 드레인 컨택홀을 형성하는 공정에 의해 제거될 수 있다. 예를 들어, 상기 제 2 소스 컨택홀 및 상기 제 2 드레인 컨택홀을 형성하는 단계는 상기 소자 기판(100)의 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에 위치하는 상기 분리 절연막(140)을 노출하는 단계를 포함할 수 있다.

도 6a 내지 6c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 3 층간 절연막(254), 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)을 패터닝하여, 상기 제 1 중간 컨택홀, 상기 제 2 중간 컨택홀, 상기 스토리지 컨택홀, 상기 제 3 소스 컨택홀 및 상기 제 3 드레인 컨택홀을 형성하는 단계를 포함할 수 있다.

상기 제 1 중간 컨택홀은 상기 제 1 소스 전극(215)을 부분적으로 노출할 수 있다. 상기 제 2 중간 컨택홀은 상기 제 1 드레인 전극(216)을 부분적으로 노출할 수 있다. 상기 스토리지 컨택홀은 상기 제 1 스토리지 전극(231)을 부분적으로 노출할 수 있다. 상기 제 3 소스 컨택홀은 상기 제 3 반도체 패턴(251)의 제 3 소스 영역을 노출할 수 있다. 상기 제 3 드레인 컨택홀은 상기 제 3 반도체 패턴(251)의 제 3 드레인 영역을 노출할 수 있다. 예를 들어, 상기 제 1 중간 컨택홀, 상기 제 2 중간 컨택홀, 상기 스토리지 컨택홀, 상기 제 3 소스 컨택홀 및 상기 제 3 드레인 컨택홀은 동시에 형성될 수 있다.

도 7a 내지 7c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 1 중간 컨택홀, 상기 제 2 중간 컨택홀, 상기 스토리지 컨택홀, 상기 제 3 소스 컨택홀 및 상기 제 3 드레인 컨택홀이 형성된 상기 소자 기판(100) 상에 상기 중간 소스 전극(265), 상기 중간 드레인 전극(266), 상기 제 2 소스 전극(225), 상기 제 2 드레인 전극(226), 상기 제 3 소스 전극(255) 및 상기 제 3 드레인 전극(256)을 형성하는 단계를 포함할 수 있다.

상기 중간 소스 전극(265)은 상기 제 1 중간 컨택홀을 통해 상기 제 1 소스 전극(215)과 연결될 수 있다. 상기 중간 드레인 전극(266)은 상기 제 2 중간 컨택홀을 통해 상기 제 1 드레인 전극(216)과 연결될 수 있다. 상기 제 2 소스 전극(225)은 상기 제 2 소스 컨택홀을 통해 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역과 연결될 수 있다. 상기 제 2 드레인 전극(226)은 상기 제 2 드레인 컨택홀을 통해 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역과 연결되고, 상기 스토리지 컨택홀을 통해 상기 제 1 스토리지 전극(231)과 연결될 수 있다. 상기 제 3 소스 전극(255)은 상기 제 3 소스 컨택홀을 통해 상기 제 3 반도체 패턴(251)의 상기 제 3 소스 영역과 연결될 수 있다. 상기 제 3 드레인 전극(256)은 상기 제 3 드레인 컨택홀을 통해 상기 제 3 반도체 패턴(251)의 상기 제 3 드레인 영역과 연결될 수 있다. 상기 중간 소스 전극(265), 상기 중간 드레인 전극(266), 상기 제 2 소스 전극(225), 상기 제 2 드레인 전극(226), 상기 제 3 소스 전극(255) 및 상기 제 3 드레인 전극(256)은 동시에 형성될 수 있다. 예를 들어, 상기 중간 소스 전극(265), 상기 중간 드레인 전극(266), 상기 제 2 소스 전극(225), 상기 제 2 드레인 전극(226), 상기 제 3 소스 전극(255) 및 상기 제 3 드레인 전극(256)을 형성하는 단계는 상기 제 1 중간 컨택홀, 상기 제 2 중간 컨택홀, 상기 스토리지 컨택홀, 상기 제 3 소스 컨택홀 및 상기 제 3 드레인 컨택홀이 형성된 상기 소자 기판(100) 상에 도전층을 형성하는 단계 및 마스크 패턴을 이용하여 상기 도전층을 패터닝하는 단계를 포함할 수 있다.

도 8a 내지 8c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 중간 소스 전극(265), 상기 중간 드레인 전극(266), 상기 제 2 소스 전극(225), 상기 제 2 드레인 전극(226), 상기 제 3 소스 전극(255) 및 상기 제 3 드레인 전극(256)이 형성된 상기 소자 기판(100)의 상기 분리 영역(SA) 상에 적어도 하나의 분리 소자(300)를 형성하는 단계를 포함할 수 있다.

상기 분리 소자(300)를 형성하는 단계는 상기 소자 기판(100)의 상기 분리 영역(SA) 상에 적층된 상기 소자 버퍼막(110), 상기 제 1 게이트 절연막(212), 상기 제 1 층간 절연막(214), 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)을 패터닝하는 단계를 포함할 수 있다. 상기 소자 기판(100)의 상기 홀 영역(CA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에 적층된 상기 소자 버퍼막(110), 상기 제 1 게이트 절연막(212), 상기 제 1 층간 절연막(214), 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150)은 상기 분리 소자(300)의 형성 공정에 의해 제거될 수 있다. 예를 들어, 상기 분리 소자(300)를 형성하는 단계는 상기 소자 기판(100)의 상기 홀 영역(CA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)을 노출하는 단계를 포함할 수 있다. 상기 홀 영역(CA)에 가장 가까이 위치하는 상기 분리 소자(300)의 측면은 상대적으로 완만한 경사를 가질 수 있다.

도 9a 내지 9c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 분리 소자(300)가 형성된 상기 소자 기판(100)의 상기 화소 영역(PA), 상기 게이트 드라이버 영역(GIP), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에 상기 제 1 오버 코트층(160)을 형성하는 단계 및 상기 제 1 오버 코트층(160)에 제 1 전극 컨택홀을 형성하는 단계를 포함할 수 있다.

상기 소자 기판(100)의 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)은 상기 제 1 오버 코트층(160)과 직접 접촉할 수 있다. 상기 제 1 전극 컨택홀은 상기 화소 영역(PA)의 상기 중간 드레인 전극(266)을 부분적으로 노출할 수 있다. 상기 분리 소자(300) 상에는 상기 제 1 오버 코트층(160)이 형성되지 않을 수 있다. 예를 들어, 상기 제 1 전극 컨택홀을 형성하는 단계는 상기 소자 기판(100)의 상기 홀 주변 영역(HA) 상에 위치하는 상기 제 1 오버 코트층(160)을 제거하는 단계를 포함할 수 있다.

도 10a 내지 10c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 1 전극 컨택홀이 형성된 상기 소자 기판(100) 상에 상기 중간 컨택 전극(510) 및 상기 하부 연결 전극(910)을 형성하는 단계를 포함할 수 있다.

상기 중간 컨택 전극(510)은 상기 화소 영역(PA) 상에 형성될 수 있다. 상기 중간 컨택 전극(510)은 상기 제 1 전극 컨택홀을 통해 상기 중간 드레인 전극(266)과 연결될 수 있다. 상기 하부 연결 전극(910)은 상기 벤딩 영역(BA)과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상기 하부 연결 전극(910)은 상기 벤딩 영역(BA)을 가로지를 수 있다. 상기 하부 연결 전극(910)은 상기 중간 컨택 전극(510)과 동시에 형성될 수 있다. 예를 들어, 상기 중간 컨택 전극(510) 및 상기 하부 연결 전극(910)을 형성하는 단계는 상기 제 1 전극 컨택홀이 형성된 상기 소자 기판(100) 상에 도전층을 형성하는 단계 및 상기 도전층을 패터닝하는 단계를 포함할 수 있다.

도 11a 내지 11c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 중간 컨택 전극(510) 및 상기 하부 연결 전극(910)이 형성된 상기 소자 기판(100) 상에 상기 제 2 오버 코트층(170), 상기 봉지 댐(106), 상기 크랙 방지막(410) 및 상기 분리 캡(420)을 형성하는 단계를 포함할 수 있다.

상기 제 2 오버 코트층(170)은 상기 중간 컨택 전극(510)을 부분적으로 노출하는 상기 제 2 전극 컨택홀을 포함할 수 있다. 상기 크랙 방지막(410)은 상기 하부 연결 전극(910)의 일부 영역을 노출하는 연결 컨택홀을 포함할 수 있다. 상기 크랙 방지막(410)은 상기 봉지 댐(106)과 이격될 수 있다. 상기 분리 캡(420)은 상기 분리 영역(SA) 상에 형성될 수 있다. 예를 들어, 상기 분리 캡(420)은 상기 분리 소자(300)를 구성할 수 있다. 상기 분리 캡(420)은 상기 제 2 오버 코트층(170), 상기 봉지 댐(106) 및 상기 크랙 방지막(410)과 이격될 수 있다. 상기 제 2 오버 코트층(170), 상기 봉지 댐(106), 상기 크랙 방지막(410) 및 상기 분리 캡(420)은 동시에 형성될 수 있다. 예를 들어, 상기 제 2 오버 코트층(170), 상기 크랙 방지막(410), 상기 분리 캡(420) 및 상기 봉지 댐(106)을 형성하는 단계는 상기 중간 컨택 전극(510) 및 상기 하부 연결 전극(910)이 형성된 상기 소자 기판(100) 상에 유기 절연 물질층을 형성하는 단계 및 마스크 패턴을 이용하여 상기 유기 절연 물질층을 패터닝하는 단계를 포함할 수 있다.

도 12a 내지 12c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 제 2 오버 코트층(170), 상기 봉지 댐(106), 상기 크랙 방지막(410) 및 상기 분리 캡(420)이 형성된 상기 소자 기판(100)의 상기 화소 영역(PA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에 발광 전극층(610a)을 형성하는 단계를 포함할 수 있다.

상기 소자 기판(100)의 상기 홀 주변 영역(HA) 상에는 상기 발광 전극층(610a)가 형성되지 않을 수 있다. 예를 들어, 상기 발광 전극층(610a)을 형성하는 단계는 상기 제 2 오버 코트층(170), 상기 봉지 댐(106), 상기 크랙 방지막(410) 및 상기 분리 캡(420)이 형성된 상기 소자 기판(100) 상에 도전층을 형성하는 단계 및 상기 소자 기판(100)의 상기 홀 주변 영역(HA) 상에 형성된 상기 도전층을 제거하는 단계를 포함할 수 있다. 상기 중간 컨택 전극(510) 및 상기 하부 연결 전극(910)의 형성 공정에서 상기 소자 기판(100)의 상기 홀 주변 영역(HA) 상에 남겨진 도전성 잔막은 상기 발광 전극층(610a)의 형성 공정에 의해 제거될 수 있다.

상기 발광 전극층(610a)은 제 1 전극 영역(611) 및 상기 제 1 전극 영역(611)보다 얇은 두께를 갖는 제 2 전극 영역(612)을 포함할 수 있다. 상기 제 1 전극 영역(611)은 후속 공정을 통해 상기 제 1 발광 전극(610) 및 상기 중간 연결 전극(930)이 형성될 영역과 중첩할 수 있다. 예를 들어, 상기 제 2 전극 컨택홀 및 상기 연결 컨택홀은 상기 제 1 전극 영역(611)에 의해 채워질 수 있다.

도 13a 내지 13c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 분리 소자(300)에 적어도 하나의 언더 컷 구조(UC)를 형성하는 단계를 포함할 수 있다.

상기 분리 소자(300)의 상기 언더 컷 구조(UC)를 형성하는 단계는 식각 선택비를 이용하여 상기 분리 소자(300)를 구성하는 상기 소자 버퍼막(110), 상기 제 1 게이트 절연막(212), 상기 제 1 층간 절연막(214), 상기 제 1 하부 보호막(120), 상기 제 2 하부 보호막(130), 상기 분리 절연막(140), 상기 제 2 층간 절연막(224) 및 상기 제 3 하부 보호막(150) 중 일부를 부분적으로 식각하는 단계를 포함할 수 있다. 예를 들어, 상기 분리 소자(300)의 상기 언더 컷 구조(UC)를 형성하는 단계는 실리콘 질화물(SiN)로 형성된 상기 제 2 하부 보호막(130) 및 상기 제 3 하부 보호막(150)의 가장 자리를 식각하는 공정을 포함할 수 있다. 상기 분리 소자(300)의 상기 언더 컷 구조(UC)를 형성하는 단계는 상기 발광 전극층(610a)을 마스크 패턴으로 사용하여 수행될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법에서는 상기 소자 기판(100)의 상기 화소 영역(PA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)에 영향을 주지 않고, 상기 분리 소자(300)의 상기 언더 컷 구조(UC)가 형성될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법에서는 공정 효율이 향상될 수 있다.

도 14a 내지 14c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 소자 기판(100) 상에 상기 제 1 발광 전극(610) 및 상기 중간 연결 전극(930)을 형성하는 단계를 포함할 수 있다.

상기 제 1 발광 전극(610)은 상기 소자 기판(100)의 상기 화소 영역(PA) 상에 형성될 수 있다. 상기 중간 연결 전극(930)은 상기 크랙 방지막(410)을 관통하는 연결 컨택홀 내에 위치하는 영역을 포함할 수 있다. 예를 들어, 상기 제 1 발광 전극(610) 및 상기 중간 연결 전극(930)을 형성하는 단계는 상기 발광 전극층(610a)의 상기 제 2 전극 영역(612)을 제거하는 단계를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법에서는 새로운 마스크 패턴의 형성 없이, 상기 제 1 발광 전극(610) 및 상기 중간 연결 전극(930)이 형성될 수 있다.

도 15a 내지 15c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 소자 기판(100)의 상기 화소 영역(PA) 상에 상기 발광 소자(600)를 형성하는 단계를 포함할 수 있다.

상기 발광 소자(600)를 형성하는 단계는 상기 제 1 발광 전극(610)의 가장 자리를 덮는 상기 뱅크 절연막(180)을 형성하는 단계 및 상기 뱅크 절연막(180)에 의해 노출된 상기 제 1 발광 전극(610)의 일부 영역 상에 상기 발광층(620) 및 상기 제 2 발광 전극(630)을 형성하는 단계를 포함할 수 있다. 상기 소자 기판(100)의 상기 홀 영역(CA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에는 상기 발광층(620) 및 상기 제 2 발광 전극(630)이 형성되지 않을 수 있다. 예를 들어, 상기 발광층(620) 및 상기 제 2 발광 전극(630)을 형성하는 단계는 상기 소자 기판(100)의 상기 홀 영역(CA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)을 노출하는 단계를 포함할 수 있다. 상기 소자 기판(100)의 상기 분리 영역(SA) 상에서 상기 발광층(620) 및 상기 제 2 발광 전극(630)은 상기 언더 컷 구조(UC)를 갖는 상기 분리 소자(300)에 의해 부분적으로 분리될 수 있다.

도 16a 내지 16c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 화소 영역(PA)의 상기 발광 소자(600)를 덮는 상기 봉지 부재(700)를 형성하는 단계, 상기 봉지 부재(700) 상에 위치하는 상기 터치 버퍼막(800)을 형성하는 단계 및 상기 터치 버퍼막(800)을 패터닝하여 상기 중간 연결 전극(930)을 부분적으로 노출하는 단계를 포함할 수 있다.

상기 소자 기판(100)의 상기 홀 영역(CA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에는 상기 봉지 부재(700)가 형성되지 않을 수 있다. 상기 터치 버퍼막(800)은 상기 소자 기판(100)의 상기 홀 영역(CA) 상에 형성되지 않을 수 있다. 예를 들어, 상기 중간 연결 전극(930)을 부분적으로 노출하는 단계는 상기 소자 기판(100)의 상기 홀 영역(CA) 상에 형성된 상기 봉지 부재(700) 및 상기 터치 버퍼막(800)을 제거하는 단계를 포함할 수 있다.

도 1 및 17a 내지 17c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 터치 버퍼(800)이 형성된 상기 소자 기판(100) 상에 상기 터치 구조물(810, 820), 상기 링크 배선(850) 및 상기 상부 연결 전극(920)을 형성하는 단계를 포함할 수 있다.

상기 터치 구조물(810, 820)은 제 1 터치 전극(811), 제 1 브릿지 전극(812), 제 2 터치 전극(812) 및 제 2 브릿지 전극(822)을 포함할 수 있다. 상기 제 2 브릿지 전극(822)은 상기 제 1 브릿지 전극(812)과 절연될 수 있다. 예를 들어, 상기 터치 구조물(810, 820)을 형성하는 단계는 상기 터치 버퍼막(800) 상에 상기 제 1 브릿지 전극(812)을 형성하는 단계, 상기 제 1 브릿지 전극(812)을 덮는 상기 터치 절연막(830)을 형성하는 단계, 상기 터치 절연막(830)에 상기 제 1 브릿지 전극(812)을 부분적으로 노출하는 상기 터치 컨택홀을 형성하는 단계 및 상기 터치 절연막(830) 상에 상기 제 1 브릿지 전극(812)과 연결되는 상기 제 1 터치 전극(811), 상기 제 1 터치 전극(811)과 나란히 위치하는 상기 제 2 터치 전극(821) 및 상기 제 1 브릿지 전극(812)과 중첩하는 영역을 포함하는 상기 제 2 브릿지 전극(822)을 형성하는 단계를 포함할 수 있다.

상기 소자 기판(100)의 상기 홀 영역(CA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD) 상에는 상기 터치 절연막(830)이 형성되지 않을 수 있다. 예를 들어, 상기 터치 절연막(830)을 형성하는 단계는 상기 소자 기판(100)의 상기 홀 영역(CA), 상기 벤딩 영역(BA) 및 상기 패드 영역(PD)을 노출하는 단계를 포함할 수 있다.

상기 링크 배선(850)은 상기 상부 연결 전극(920)과 직접 접촉할 수 있다. 상기 터치 전극들(811, 821), 상기 링크 배선(850) 및 상기 상부 연결 전극(920)은 동일한 물질로 형성될 수 있다. 예를 들어, 상기 터치 전극들(811, 821), 상기 링크 배선(850) 및 상기 상부 연결 전극(920)을 형성하는 단계는 상기 터치 절연막(830)이 형성된 상기 소자 기판(100) 상에 도전층을 형성하는 단계 및 상기 도전층을 패터닝하는 단계를 포함할 수 있다.

상기 상부 연결 전극(920)은 상기 터치 버퍼막(800)에 의해 노출된 상기 중간 연결 전극(930)의 일부 영역과 연결될 수 있다. 상기 상부 연결 전극(920)은 상기 벤딩 영역(BA)을 가로지를 수 있다. 예를 들어, 상기 상부 연결 전극(920)은 상기 하부 연결 전극(910)과 중첩하는 영역을 포함할 수 있다. 상기 하부 연결 전극(910), 상기 상부 연결 전극(920) 및 상기 중간 연결 전극(930)은 상기 벤딩 영역(BA)을 가로질러 상기 표시 영역(AA)을 상기 패드 영역(PD)과 전기적으로 연결하는 상기 연결 전극(900)을 구성할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법에서는 벤딩 스트레스 및 외력에 의한 상기 연결 전극(900)의 단선이 효과적으로 방지될 수 있다.

도 1, 3a 내지 3c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 제조 방법은 상기 터치 구조물(810, 820), 상기 링크 배선(850) 및 상기 상부 연결 전극(920)을 덮는 상기 커버 절연막(890)을 형성하는 단계, 상기 커버 절연막(890)을 패터닝하여 상기 패드 영역(PD) 내에 상기 패드들(104, 804)을 정의하는 단계 및 상기 소자 기판(100)의 상기 홀 영역(CA)을 관통하는 상기 기판 홀(CH)을 형성하는 단계를 포함할 수 있다.

결과적으로, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 제조 방법은 상기 벤딩 영역(BA)을 가로질러 상기 표시 영역(AA)을 상기 패드 영역(PD)과 전기적으로 연결하는 연결 전극(900)을 포함하되, 상기 연결 전극(900)이 상기 하부 연결 전극(910)과 상기 상부 연결 전극(920)의 적층 구조를 가지며, 상기 상부 연결 전극(920)이 상기 화소 영역(PA)의 최상측에 위치하는 도전층인 터치 전극들(811, 821)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 제조 방법에서는 도전층의 패터닝 공정에 의한 상기 상부 연결 전극(920)의 손상이 방지될 수 있다.

또한, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 제조 방법에서는 후속 공정에서 생성된 도전성 잔막에 의한 인접한 상부 연결 전극들(920) 사이의 의도하지 않은 연결이 방지될 수 있다. 그리고, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 제조 방법는 상기 제 1 발광 전극(610) 및 상기 중간 연결 전극(930)을 형성하는 공정을 통해 상기 홀 주변 영역(HA) 상에 위치하는 도전성 잔막이 제거될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 벤딩 스트레스 및 외력에 의한 상기 연결 전극(900)의 단선이 방지되고, 상기 표시 영역(AA)이 상기 패드 영역(PD)과 안정적으로 연결되며, 공정 효율이 향상될 수 있다.

100: 소자 기판 300: 분리 소자
600: 발광 소자 811, 821: 터치 전극
910: 하부 연결 전극 920: 상부 연결 전극
930: 중간 연결 전극

Claims (15)

1. 표시 영역과 벤딩 영역을 포함하는 소자 기판;
   상기 소자 기판의 상기 표시 영역 상에 위치하는 발광 소자;
   상기 발광 소자 상에 위치하는 봉지 부재;
   상기 봉지 부재 상에 위치하고, 터치 전극을 포함하는 터치 구조물;
   상기 소자 기판 상에 위치하고, 상기 벤딩 영역을 가로지르는 하부 연결 전극;
   상기 하부 연결 전극 상에 위치하고, 상기 벤딩 영역과 중첩하는 영역을 포함하는 크랙 방지막; 및
   상기 크랙 방지막 상에 위치하고, 상기 벤딩 영역을 가로지르는 상부 연결 전극을 포함하되,
   상기 상부 연결 전극은 상기 터치 전극과 동일한 물질을 포함하는 디스플레이 장치.
2. 제 1 항에 있어서,
   상기 상부 연결 전극은 상기 하부 연결 전극과 중첩하는 영역을 포함하는 디스플레이 장치.
3. 제 2 항에 있어서,
   상기 크랙 방지막은 상기 하부 연결 전극의 일부 영역을 노출하는 연결 컨택홀을 포함하고,
   상기 상부 연결 전극은 상기 연결 컨택홀을 통해 상기 하부 연결 전극과 연결되는 디스플레이 장치.
4. 제 3 항에 있어서,
   상기 연결 컨택홀은 상기 벤딩 영역의 외측에 위치하는 디스플레이 장치.
5. 제 1 항에 있어서,
   상기 소자 기판과 상기 발광 소자 사이에 위치하는 박막 트랜지스터들; 및
   상기 발광 소자를 상기 박막 트랜지스터들 중 하나와 연결하는 중간 컨택 전극을 더 포함하되,
   상기 하부 연결 전극은 상기 중간 컨택 전극과 동일한 물질을 포함하는 디스플레이 장치.
6. 제 5 항에 있어서,
   상기 상부 연결 전극을 상기 하부 연결 전극과 연결하는 중간 연결 전극을 더 포함하되,
   상기 중간 연결 전극은 상기 발광 소자의 제 1 발광 전극과 동일한 물질을 포함하는 디스플레이 장치.
7. 표시 영역과 패드 영역 사이에 위치하는 벤딩 영역을 포함하는 소자 기판;
   상기 소자 기판의 상기 표시 영역 상에 위치하는 발광 소자;
   상기 소자 기판 상에 위치하고, 상기 발광 소자를 덮는 봉지 부재;
   상기 봉지 부재 상에 위치하고, 상기 표시 영역과 중첩하는 터치 전극;
   상기 터치 전극과 연결되고, 상기 봉지 부재의 표면을 따라 상기 표시 영역의 외측으로 연장하는 링크 배선;
   상기 봉지 부재와 이격되고, 상기 벤딩 영역과 중첩하는 영역을 포함하는 크랙 방지막; 및
   상기 벤딩 영역을 가로질러 상기 표시 영역과 상기 패드 영역 사이를 전기적으로 연결하는 연결 전극을 포함하되,
   상기 연결 전극은 상기 소자 기판과 상기 크랙 방지막 사이에 위치하는 하부 연결 전극 및 상기 크랙 방지막 상에 위치하는 상부 연결 전극을 포함하고,
   상기 터치 전극, 상기 링크 배선 및 상기 상부 연결 전극은 동일한 물질을 포함하는 디스플레이 장치.
8. 제 7 항에 있어서,
   상기 링크 배선은 상기 상부 연결 전극과 직접 접촉하는 디스플레이 장치.
9. 제 7 항에 있어서,
   상기 소자 기판의 상기 표시 영역과 상기 발광 소자 사이에 위치하는 구동 회로를 더 포함하되,
   상기 구동 회로는 상기 발광 소자와 전기적으로 연결되는 제 1 박막 트랜지스터 및 상기 제 1 박막 트랜지스터와 전기적으로 연결되는 제 2 박막 트랜지스터를 포함하고,
   상기 제 2 박막 트랜지스터의 제 2 반도체 패턴은 상기 제 1 박막 트랜지스터의 제 1 반도체 패턴과 다른 물질을 포함하는 디스플레이 장치.
10. 제 9 항에 있어서,
    상기 제 2 박막 트랜지스터의 상기 제 2 반도체 패턴은 금속 산화물을 포함하는 디스플레이 장치.
11. 제 9 항에 있어서,
    상기 소자 기판과 상기 발광 소자 사이에 위치하고, 상기 구동 회로를 덮는 제 1 오버 코트층;
    상기 제 1 오버 코트층과 상기 발광 소자 사이에 위치하는 제 2 오버 코트층을 더 포함하되,
    상기 크랙 방지막은 상기 제 2 오버 코트층과 동일한 물질을 포함하는 디스플레이 장치.
12. 제 9 항에 있어서,
    상기 소자 기판 상에 위치하고, 상기 표시 영역, 상기 패드 영역 및 상기 벤딩 영역과 이격되는 게이트 드라이버를 더 포함하되,
    상기 게이트 드라이버는 적어도 하나의 제 3 박막 트랜지스터를 포함하고,
    상기 제 3 박막 트랜지스터의 제 3 반도체 패턴은 상기 제 1 박막 트랜지스터의 상기 제 1 반도체 패턴과 동일한 물질을 포함하는 디스플레이 장치.
13. 제 7 항에 있어서,
    상기 봉지 부재와 상기 터치 전극 사이에 위치하는 터치 버퍼막을 더 포함하되,
    상기 터치 버퍼막은 상기 봉지 부재와 상기 링크 배선 사이 및 상기 크랙 방지막과 상기 상부 연결 전극 사이로 연장하는 디스플레이 장치.
14. 제 7 항에 있어서,
    상기 연결 전극은 상기 하부 연결 전극과 상기 상부 연결 전극 사이를 연결하는 중간 연결 전극을 더 포함하되,
    상기 중간 연결 전극은 상기 벤딩 영역의 외측에서 상기 크랙 방지막을 관통하는 디스플레이 장치.
15. 제 7 항에 있어서,
    상기 발광 소자와 이격되고, 상기 소자 기판을 관통하는 기판 홀; 및
    상기 발광 소자와 상기 기판 홀 사이에 위치하는 분리 소자를 더 포함하되,
    상기 분리 소자는 적어도 하나의 언더 컷 구조를 갖는 디스플레이 장치.

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