KR20220057825A - 기판 홀을 포함하는 디스플레이 장치 - Google Patents

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KR20220057825A
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노소영
문경주
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엘지디스플레이 주식회사
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Abstract

본 발명은 유기 발광 표시장치를 개시한다. 상기 유기 발광 표시장치는 기판 상에 적어도 하나의 박막 트랜지스터와 발광소자를 포함하고, 발광소자는 기판홀과 이격되며, 기판 홀과 발광 소자 사이에는 적어도 하나의 분리 구조물이 위치한다. 각 박막 트랜지스터는 소스/드레인 전극을 포함하고, 각 발광 소자는 제 1 전극, 발광층 및 제 2 전극을 포함하고, 박막 트랜지스터의 소스/드레인 전극과 발광 소자의 제 1 전극을 연결하는 연결 전극을 포함하고, 박막 트랜지스터와 발광 소자 사이에는 평탄화 층이 위치한다. 분리 구조물은 적어도 하나의 언더 컷 구조를 포함하며, 각 언더 컷 구조의 높이는 발광층의 두께보다 크다.

Description

기판 홀을 포함하는 디스플레이 장치{Display apparatus having a substrate hole}
본 발명은 소자 기판을 관통하는 기판 홀을 포함하는 디스플레이 장치에 관한것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지를 구현하는 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 발광 소자들을 포함할 수 있다. 각 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다.
상기 디스플레이 장치에는 카메라, 스피커 및 센서와 같은 주변 기기가 내장될 수 있다. 예를 들어, 상기 디스플레이 장치는 상기 발광 소자들을 지지하는 소자 기판을 관통하는 기판 홀을 포함할 수 있다. 상기 기판 홀은 상기 발광 소자들 사이에 위치할 수 있다. 상기 주변 기기는 상기 기판 홀 내에 삽입될 수 있다.
그러나, 상기 디스플레이 장치에서는 상기 기판 홀을 통해 외부의 수분이 침투할 수 있다. 상기 기판 홀을 통해 침투한 외부 수분은 상기 발광층을 통해 상기 기판 홀에 인접한 상기 발광 소자로 이동할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 기판 홀을 통해 침투한 외부 수분에 의해 상기 기판 홀에 인접한 상기 발광 소자들이 손상될 수 있다.
본 발명이 해결하고자 하는 과제는 기판 홀을 통해 침투한 외부 수분에 의한 발광 소자의 손상을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 외부 수분의 차단을 위한 공정을 단순화할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 기판을 관통하는 기판 홀을 포함한다.
본 발명의 실시 예는, 기판 상에는 적어도 하나의 박막 트랜지스터와 발광소자를 포함하고, 발광소자는 기판홀과 이격되며, 기판 홀과 발광 소자 사이에는 적어도 하나의 분리 구조물이 위치한다.
각 박막 트랜지스터는 소스/드레인 전극을 포함하고, 각 발광 소자는 제 1 전극, 발광층 및 제 2 전극을 포함하고, 박막 트랜지스터의 소스/드레인 전극과 발광 소자의 제 1 전극을 연결하는 연결 전극을 포함하고, 박막 트랜지스터와 발광 소자 사이에는 평탄화 층이 위치한다.
분리 구조물은 적어도 하나의 언더 컷 구조를 포함하며, 각 언더 컷 구조의 높이는 발광층의 두께보다 크다.
분리 구조물의 언더 컷 구조는 연결 전극과 평탄화 층을 포함하고, 절연막 상에 복수로 위치한다.
분리 구조물의 연결 전극 상에 발광층이 위치하며, 복수의 분리 구조물 사이 절연막 위에 섬 형태의 발광층이 위치한다.
절연막 위에 위치하는 발광층의 중심부와 양 끝단의 위치는 동일 수평의 직선상에 있다.
절연막 위에 위치하는 발광층의 양 끝단의 위치는 발광층의 중심부 보다 기판으로부터 멀 수 있다.
적어도 하나의 박막 트랜지스터는 제1 박막 트랜지스터와 제2 박막 트랜지스터를 포함할 수 있으며, 제 1 박막 트랜지스터의 반도체 패턴은 저온 폴리-실리콘(LTPS)을 포함하고, 제 2 박막 트랜지스터의 반도체 패턴은 산화물 반도체를 포함한다.
본 발명의 다른 일 실시 예는, 기판에 기판 홀 영역과 화소 영역을 포함하고, 기판 홀 영역은 기판 홀과 홀 주변 영역을 포함하고, 화소영역은 박막 트랜지스터와 발광 소자를 포함하고, 기판 홀은 발광 소자들 사이에 위치하며, 기판 홀과 발광 소자 사이에 위치하는 적어도 하나의 분리 구조물을 포함하고, 발광 소자 및 분리 구조물 상에 봉지부를 포함하고, 분리 구조물은 제 1 구조물와 제2 구조물이 결합되어 언더 컷 구조의 형태를 특징으로 한다.
박막 트랜지스터는 게이트 전극, 엑티브층 그리고 소스/드레인 전극을 포함하고, 게이트 전극과 엑티브층 사이에 게이트 절연막이 위치하며, 엑티브층과 소스/드레인 전극 사이에는 층간 절연막 및 분리 절연막을 포함한다.
발광 소자는 제1 전극, 발광층 그리고 제2 전극을 포함한다.
봉지부는 제1 무기 봉지층, 제2 유기 봉지층 그리고 제3 무기 봉지층을 포함한다.
박막 트랜지스터의 소스/드레인 전극과 발광 소자의 제 1 전극을 연결하는 연결 전극을 더 포함하며, 박막 트랜지스터와 발광 소자 사이에 위치하는 평탄화 층을 더 포함한다.
분리 구조물의 제 1 구조물은 연결 전극과 동일 물질로 형성되고, 제 2 구조물은 평탄화 층과 동일 물질로 형성 된다.
홀 주변 영역은 분리 영역을 포함하고, 분리 영역에는 복수의 분리 구조물이 위치하며, 화소영역의 게이트 절연막, 층간 절연막 및 분리 절연막이 연장되어 위치 하지 않는 것을 특징으로 한다.
분리 영역의 게이트 절연막, 층간 절연막 및 분리 절연막의 측면이 제 1 무기 봉지층과 겁촉된 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 기판 홀과 발광 소자들 사이에 적어도 하나의 분리 구조물이 위치하되, 각 발광 소자가 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함하고, 각 분리 구조물이 적어도 하나의 언더 컷 구조를 가지며, 각 언더 컷 구조가 상기 발광층의 두께보다 큰 높이를 가질 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상기 기판 홀을 통해 침투하는 외부 수분의 이동 경로가 상기 분리 구조물에 의해 차단될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 발광 소자의 수명 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변을 확대한 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소의 단면을 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변 영역의 단면을 나타낸 도면이다.
도 5는 도 4의 700A 영역을 확대한 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
도 7은 도 6의 800A 영역을 확대한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
도 9은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화 될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변을 확대한 도면이다. 도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소의 단면을 나타낸 도면이다. 도 4는 본 발명의 실시 예에 따른 디스플레이 장치에서 기판 홀의 주변 영역의 단면을 나타낸 도면이다. 도 5는 도 4의 700A 영역을 확대한 도면이다.
도 1 내지 5를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치(DP)는 기판(100)을 포함할 수 있다.
상기 기판(100)은 게이트 라인들(GL) 및 데이터 라인들(DL)에 의해 정의된 화소 영역들(PA)을 포함할 수 있다. 각 화소 영역(PA) 내에는 발광 소자(500)가 위치할 수 있다. 각 발광 소자(500)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 발광 소자(500)는 순서대로 적층된 제 1 전극(510), 발광층(520) 및 제 2 전극(530)을 포함할 수 있다.
상기 제 1 전극(510)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(510)은 상대적으로 반사율이 높은 금속을 포함할 수 있다. 상기 제 1 전극(510)은 다중층 구조일 수 있다. 예를 들어, 상기 제 1 전극(510)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극들 사이에 알루미늄(Al) 및 은(Ag)과 같은 금속으로 형성된 반사 전극이 위치하는 구조일 수 있다.
상기 발광층(520)은 상기 제 1 전극(510)과 상기 제 2 전극(530) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(520)은 발광 물질을 포함하는 발광 물질층(EML; 522)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 기술적 사상에 따른 디스플레이 장치는 유기 물질로 형성된 발광층(520)을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(520)은 발광 효율을 높이기 위하여 다중층 구조일 수 있다. 예를 들어, 상기 발광층(520)은 상기 제 1 전극(510)과 상기 발광 물질층(522) 사이에 위치하는 적어도 하나의 제 1 유기층(521) 및 상기 발광 물질층(522)과 상기 제 2 전극(530) 사이에 위치하는 적어도 하나의 제 2 유기층(523)을 더 포함할 수 있다. 상기 제 1 유기층(521)은 정공 주입층(HIL) 및 정공 수송층(HTL) 중 적어도 하나의 층을 포함할 수 있다. 그리고, 제 2 유기층(523)은 전자 수송층(ETL) 및 전자 주입층(EIL) 중 적어도 하나의 층을 포함할 수 있다. 그러나, 이에 한정되지는 않는다. 예를 들면, 제 1 유기층(521)이 전자 수송층(ETL) 및 전자 주입층(EIL)중 적어도 하나의 층을 포함하고, 제 2 유기층(523)은 정공 주입층(HIL) 및 정공 수송층(HTL)중 적어도 하나의 층을 포함할 수 있다.
상기 제 2 전극(530)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(530)은 상기 제 1 전극(510)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 전극(530)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광층(520)에 의해 생성된 빛이 상기 제 2 전극(530)을 통해 외부로 방출될 수 있다.
상기 발광 소자(500)에 수분이 침투되는 것을 방지하기 위하여 봉지부(170)가 상기 발광 소자(500)를 덮도록 형성될 수 있다. 예를 들어, 발광 소자(500)의 제 2 전극(530) 상에는 수분이 침투를 억제하는 봉지부(170)가 배치될 수 있다.
봉지부(170)는 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예를 들어, 봉지부(170)는 무기 재질의 제 1 봉지층(171), 유기 재질의 제 2 봉지층(172), 및 무기 재질의 제 3 봉지층(173)을 포함할 수 있다. 봉지부(170)의 제 1 봉지층(221)은 제 2 전극(213)상에 배치될 수 있다. 그리고, 제 2 봉지층(172)은 제 1 봉지층(171)상에 배치될 수 있다. 또한, 제 3 봉지층(173)은 제 2 봉지층(172)상에 배치될 수 있다. 봉지부(170)의 제 1 봉지층(171) 및 제 3 봉지층(173)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)등의 무기 물질로 형성될 수 있다. 봉지부(170)의 제 2 봉지층(172)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기물질로 형성될 수 있다.
각 발광 소자(500)는 해당 게이트 라인(GL)을 통해 인가된 게이트 신호 및 해당 데이터 라인(DL)을 통해 인가된 데이터 신호에 대응하는 구동 전류가 공급될 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 해당 발광 소자(500)와 전기적으로 연결된 구동 회로가 위치할 수 있다. 상기 구동 회로는 상기 게이트 신호 및 상기 데이터 신호에 따라 해당 발광 소자(500)의 동작을 제어할 수 있다. 예를 들어, 상기 구동 회로는 제 1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 및 스토리지 커패시터(400)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(200)는 제 1 반도체 패턴(210), 제 1 게이트 절연막(220), 제 1 게이트 전극(230), 제 1 층간 절연막(240), 제 1 소스 전극(250) 및 제 1 드레인 전극(260)을 포함할 수 있다.
상기 제 1 반도체 패턴(210)은 상기 기판(100)에 가까이 위치할 수 있다. 상기 제 1 반도체 패턴(210)은 반도체 물질을 포함할 수 있다. 예를들어, 상기 제 1 반도체 패턴(210)은 다결정 반도체 물질인 폴리-실리콘(Poly-Si)을 포함할 수 있다. 본 명세서의 실시예에서, 제 1 반도체 패턴(210)은 저온 폴리-실리콘(Low Temperature Poly-Si; LTPS)을 포함하고 있다.
상기 제 1 반도체 패턴(210)은 제 1 소스 영역, 제 1 드레인 영역 및 제 1 채널 영역을 포함할 수 있다. 상기 제 1 채널 영역은 상기 제 1 소스 영역과 상기 제 1 드레인 영역 사이에 위치할 수 있다. 상기 제 1 채널 영역은 상기 제 1 소스 영역 및 상기 제 1 드레인 영역보다 상대적으로 낮은 전도율(conductivity)을 가질 수 있다. 예를 들어, 상기 제 1 소스 영역 및 상기 제 1 드레인 영역은 상기 제 1 채널 영역보다 도전형 불순물의 함량이 높을 수 있다.
상기 제 1 게이트 절연막(220)은 상기 제 1 반도체 패턴(210) 상에 위치할 수 있다. 상기 제 1 게이트 절연막(220)은 상기 제 1 반도체 패턴(210)의 외측 방향으로 연장할 수 있다. 상기 제 1 게이트 절연막(220)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(220)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다. 상기 실리콘 산화물계(SiOx) 물질은 이산화 규소(SiO2)를 포함할 수 있다.
상기 제 1 게이트 전극(230)은 상기 제 1 게이트 절연막(220) 상에 위치할 수 있다. 예를 들어, 상기 제 1 게이트 전극(230)은 상기 제 1 반도체 패턴(210)의 상기 채널 영역과 중첩할 수 있다. 상기 제 1 게이트 전극(230)은 상기 제 1 게이트 절연막(220)에 의해 상기 제 1 반도체 패턴(210)과 절연될 수 있다. 상기 제 1 게이트 전극(230)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극(230)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 제 1 층간 절연막(240)은 상기 제 1 게이트 절연막(220) 및 상기 제 1 게이트 전극(230) 상에 위치할 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 게이트 절연막(220)을 따라 연장할 수 있다. 상기 제 1 층간 절연막(240)은 절연성 물질을 포함할 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 게이트 절연막(220)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 층간 절연막(240)은 실리콘 질화물계 물질(SiNx)을 포함할 수 있다.
상기 제 1 소스 전극(250)은 상기 제 1 반도체 패턴(210)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 반도체 패턴(210)의 상기 소스 영역을 부분적으로 노출하는 제 1 소스 컨택홀을 포함할 수 있다. 상기 제 1 소스 전극(250)은 상기 제 1 반도체 패턴(210)의 상기 소스 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 1 소스 전극(250)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(250)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다.
상기 제 1 드레인 전극(250)은 상기 제 1 반도체 패턴(210)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 반도체 패턴(210)의 상기 드레인 영역을 부분적으로 노출하는 제 1 드레인 컨택홀을 포함할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 반도체 패턴(210)의 상기 드레인 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 1 드레인 전극(260)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(260)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극(260)은 상기 제 1 소스 전극(250)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(260)은 상기 제 1 소스 전극(250)과 동일한 공정으로 형성될 수 있다.
제 1 소스 전극(250)및 제 1 드레인 전극(260)은 다중층의 구조로 형성될 수 있다. 예를 들어, 제 1 소스 전극(250) 및 제 1 드레인 전극(260)은 3중 층으로 형성될 수 있다. 제 1 소스 전극(250) 및 제 1 드레인 전극(260)이 3중층으로 형성되는 경우, 하부층 및 상부층은 티타늄(Ti) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 알루미늄(Al) 금속층으로 구성될 수 있다.
상기 제 2 박막 트랜지스터(300)는 상기 제 1 박막 트랜지스터(200)와 다른 공정을 통해 형성될 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터는 상기 제 1 박막 트랜지스터(200)의 제 2 분리 절연막(130) 상에 위치할 수 있다. 상기 제 2 분리 절연막(130)은 절연성 물질을 포함할 수 있다. 상기 제 2 분리 절연막(130)은 상기 제 1 층간 절연막(240)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 분리 절연막(130)은 실리콘 산화물계(SiOx) 물질을 포함할 수 있다.
상기 제 2 박막 트랜지스터(300)의 구조는 상기 제 1 박막 트랜지스터(200)의 구조와 동일할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(300)는 제 2 반도체 패턴(310), 제 2 게이트 절연막(320), 제 2 게이트 전극(330), 제 2층간 절연막(340), 제 2 소스 전극(350) 및 제 2 드레인 전극(360)을 포함할 수 있다.
상기 제 2 반도체 패턴(310)은 상기 제 2 분리 절연막(130)에 가까이 위치할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)은 상기 제 2 분리 절연막(130)과 직접 접촉할 수 있다. 상기 제 2 반도체 패턴(310)은 반도체 물질을 포함할 수 있다. 상기 제 2 반도체 패턴(310)은 상기 제 1 반도체 패턴(210)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)은 IGZO와 같은 산화물 반도체를 포함할 수 있다.
상기 제 2 반도체 패턴(310)은 제 2 소스 영역, 제 2 드레인 영역 및 제 2 채널 영역을 포함할 수 있다. 상기 제 2 채널 영역은 상기 제 2 소스 영역과 상기 제 2 드레인 영역 사이에 위치할 수 있다. 상기 제 2 소스 영역의 저항 및 상기 제 2 드레인 영역의 저항은 상기 제 2 채널 영역의 저항보다 낮을 수 있다. 예를 들어, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역은 도체화된 영역일 수 있다. 상기 제 2 채널 영역은 도체화되지 않은 영역일 수 있다.
상기 제 2 게이트 절연막(320)은 상기 제 2 반도체 패턴(310) 상에 위치할 수 있다. 상기 제 2 게이트 절연막(320)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(320)은 실리콘 산화물계(SiOx) 물질, 실리콘 질화물계(SiNx) 물질 및/또는 고유전율을 갖는 물질(High-K 물질)을 포함할 수 있다. 상기 제 2 게이트 절연막(320)은 다중층 구조일 수 있다.
상기 제 2 게이트 절연막(320)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역 및 상기 드레인 영역을 노출할 수 있다. 상기 제 2 반도체 패턴(310)의 상기 소스 영역 및 상기 드레인 영역은 상기 제 2 게이트 절연막(320)과 중첩하지 않을 수 있다. 예를 들어, 상기 제 2 반도체 패턴(310)의 상기 소스 영역 및 상기 드레인 영역은 상기 제 2 게이트 절연막의 패터닝 공정에 사용되는 식각 공정(etch)에 의해 도체화될 수 있다.
상기 제 2 게이트 전극(330)은 상기 제 2 게이트 절연막(320) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(330)은 상기 제 2 반도체 패턴(310)의 상기 채널 영역과 중첩할 수 있다. 상기 제 2 게이트 전극(330)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(330)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(330)은 상기 제 1 게이트 전극(230)과 동일한 물질을 포함할 수 있다.
상기 제 2 층간 절연막(340)은 상기 제 2 반도체 패턴(310) 및 상기 제 2 게이트 전극(330) 상에 위치할 수 있다. 상기 제 2 층간 절연막(340)은 절연성 물질을 포함할 수 있다. 상기 제 2 층간 절연막(340)은 상기 제 1 층간 절연막(240)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 층간 절연막(340)은 실리콘 산화물계 물질(SiOx)을 포함할 수 있다.
상기 제 2 소스 전극(350)은 상기 제 2 층간 절연막(340) 상에 위치할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 층간 절연막(340)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역을 부분적으로 노출하는 제 2 소스 컨택홀을 포함할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 2 반도체 패턴(310)의 상기 소스 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 2 소스 전극(350)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(350)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 2 소스 전극(350)은 상기 제 1 소스 전극(250)과 동일한 물질을 포함할 수 있다.
상기 제 2 드레인 전극(360)은 상기 제 2 층간 절연막(340) 상에 위치할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 반도체 패턴(310)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 층간 절연막 (340)은 상기 제 2 반도체 패턴(310)의 상기 드레인 영역을 부분적으로 노출하는 제 2 드레인 컨택홀을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 반도체 패턴(310)의 상기 드레인 영역과 중첩하는 영역을 포함할 수 있다.
상기 제 2 드레인 전극(360)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(360)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 2 드레인 전극(360)은 상기 제 2 소스 전극(350)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(360)은 상기 제 2 소스 전극(350)과 동일한 공정으로 형성될 수 있다.
제 2 소스 전극(350)과 제 2 드레인 전극(360)은 다중층의 구조로 형성될 수 있다. 예를 들어, 제 2 소스 전극(350) 및 제 2 드레인 전극(360)은 3중층으로 형성될 수 있다. 제 2 소스 전극(350) 및 제 2 드레인 전극(360)이 3중층으로 형성되는 경우, 하부층 및 상부층은 티타늄(Ti) 금속층으로 구성될 수 있으며, 하부층 및 상부층 사이에 위치하는 중간층은 알루미늄(Al) 금속층으로 구성될 수 있다.
상기 제 1 소스 전극(250) 및 제 1 드레인 전극(260)과 상기 제 2 소스 전극(350) 및 제 2 드레인 전극(360)은 제 2 층간 절연막(340) 상에 위치할 수 있으며 동일 공정 및 동일 재료로 형성될 수 있다.
상기 스토리지 커패시터(400)는 상기 기판(100)과 상기 제 2 박막 트랜지스터(300) 사이에 형성될 수 있다. 예를 들어, 상기 스토리지 커패시터(400)는 상기 제 1 게이트 전극(230)과 동일한 층 상에 위치하는 제 1 스토리지 전극(410) 및 상기 제 1 스토리지 전극(410) 상에 위치하는 제 2 스토리지 전극(420)을 포함할 수 있다.
상기 제 1 스토리지 전극(410)은 도전성 물질을 포함할 수 있다. 상 기 제 1 스토리지 전극(410)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 스토리지 전극(410)은 상기 제 1 게이트 전극(230)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 스토리지 전극(410)은 상기 제 1 게이트 전극(230)과 동일한 공정으로 형성될 수 있다.
상기 제 2 스토리지 전극(420)은 도전성 물질을 포함할 수 있다. 상기 제 2 스토리지 전극(420)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 층간 절연막(240)은 상기 제 1 스토리지 전극(410)과 상기 제 2 스토리지 전극(420) 사이로 연장할 수 있다. 상기 제 2 스토리지 전극(420)은 상기 제 1 층간 절연막(240) 상에 위치할 수 있다.
상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)은 상기 제 1 스토리지 전극(420)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 스토리지 전극(420)을 덮는 제 1 분리 절연막(120)은 상기 제 1 층간 절연막(240)과 상기 제 1 소스 전극(250) 사이 및 상기 제 1 층간 절연막(240)과 상기 제 1 드레인 전극(260) 사이로 연장할 수 있다.
상기 제 1 게이트 전극(230)과 상기 제 1 소스 전극(250) 사이 및 상기 제 1 게이트 전극(230)과 상기 제 1 드레인 전극(260) 사이에는 상기 제 1 층간 절연막(240) 및 상기 제 1 분리 절연막(120)이 순서대로 적층될 수 있다. 상기 제 2 스토리지 전극(420)은 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)과 다른 물질을 포함할 수 있다.
상기 제 1 분리 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 분리 절연막(120)은 실리콘 산화물계 물질(SiOx) 및/또는 실리콘 질화물계 물질(SiNx)을 포함할 수 있다. 상기 제 1 분리 절연막(120)은 다중층 구조일 수 있다. 상기 제 1 소스 전극(250) 및 상기 제 1 드레인 전극(260)은 상기 제 2 층간 절연막(340) 상에 위치할 수 있다. 그러나, 이에 한정 되지는 않는다.
상기 제 1 스토리지 전극(410)은 상기 제 2 박막 트랜지스터(300)의 상기 제 2 드레인 전극(360)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 층간 절연막(240), 제 1 분리 절연막(120), 제 2 분리 절연막(130) 및 제 2 층간 절연막(340)을 관통하여 상기 제 1 스토리지 전극(410)과 연결되는 제 1 중간 전극(610)이 위치하고, 상기 제 2 드레인 전극(360)은 상기 제 1 중간 전극(610)과 연결 될 수 있다. 상기 제 1 중간 전극(610)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 중간 전극(610)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 상기 제 1 중간 전극(610)은 상기 제 1 소스 전극(250), 상기 제 1 드레인 전극(260) 및 상기 제 2 소스 전극(350), 상기 제 2 드레인 전극(360)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 중간 전극(610)은 상기 제 1 소스 전극(250), 상기 제 1 드레인 전극(260) 및 상기 제 2 소스 전극(350), 상기 제 2 드레인 전극(360)과 동일한 공정으로 형성할 수 있다.
상기 소자 기판(100)과 각 화소 영역(PA)의 구동 회로(예, 박막트랜지스터 및 스토리지 커패시터) 사이에는 버퍼 절연막(110)이 위치할 수 있다. 상기 버퍼 절연막(110)은 상기 구동 회로의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 상기 소자 기판(100)과 각 화소 영역(PA)의 상기 제 1 반도체 패턴(210) 사이로 연장할 수 있다. 상기 버퍼 절연막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 실리콘 산화물계(SiOx) 물질 및/또는 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 상기 버퍼 절연막(110)은 다중층 구조일 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 제 1 버퍼 절연막(111) 및 상기 제 1 버퍼 절연막(111)과 다른 물질을 포함하는 제 2 버퍼 절연막(112)의 적층 구조일 수 있다.
각 화소 영역(PA)의 상기 제 2 박막 트랜지스터(300)와 상기 발광 소자(500) 사이에는 제 1 평탄화층(140) 및 제 2 평탄화층(150)이 순서대로 적층될 수 있다. 상기 제 1 평탄화층(140) 및 상기 제 2 평탄화층(150)은 각 화소 영역(PA)의 구동 회로에 의한 단차를 제거할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 소자(500)를 향한 상기 제 2 평탄화층(150)의 표면은 평평한 평면(flat surface)일 수 있다. 상기 제 1 평탄화층(140) 및 상기 제 2 평탄화층(150)은 절연성 물질을 포함할 수 있다. 상기 제 1 평탄화층(140) 및 상기 제 2 평탄화층(150)은 상기 제 2 층간 절연막(340)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 평탄화층(140) 및 상기 제 2 평탄화층(150)은 유기 절연 물질을 포함할 수 있다. 상기 제 2 평탄화층(150)은 상기 제 1 평탄화층(140)과 다른 물질을 포함할 수 있다.
각 화소 영역(PA)의 상기 발광 소자(500)는 해당 화소 영역(PA)의 상기 제 1 박막 트랜지스터(200)와 전기적으로 연결될 수 있으며, 상기 제 1 전극(510)은 제 1 연결 전극(620)을 통해 상기 제 1 드레인 전극(260)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 연결 전극(620)은 상기 제 1 평탄화층(140)과 상기 제 2 평탄화층(150) 사이에 위치할 수 있다. 상기 제 1 연결 전극(620)은 상기 제 1 평탄화층(140)을 관통하여 상기 제 1 드레인 전극(260)과 연결되고, 상기 제 1 전극(510)은 상기 제 2 평탄화층(150)을 관통하여 상기 제 1 연결 전극(620)과 연결될 수 있다.
상기 제 1 연결 전극(620)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 연결 전극(620)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti) 및 구리(Cu)와 같은 금속을 포함할 수 있다.
각 화소 영역(PA)의 상기 발광 소자(500)는 독립적으로 구동될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(510)은 인접한 화소 영역(PA)의 상기 제 1 전극(510)과 절연될 수 있다. 각 제 1 전극(510)의 가장 자리는 뱅크 절연막(161)과 스페이서 절연막(162)을 포함하는 뱅크/스페이서 절연막(160)에 의해 덮일 수 있다. 상기 뱅크/스페이서 절연막(160)은 상기 제 2 평탄화층(150) 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 발광층(520) 및 상기 제 2 전극(530)은 상기 뱅크/스페이서 절연막(160)에 의해 노출된 해당 제 1 전극(510) 상에 적층될 수 있다. 상기 뱅크/스페이서 절연막(160)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크/스페이서 절연막(160)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크/스페이서 절연막(160)은 상기 제 2 평탄화층(150)과 다른 물질을 포함할 수 있다.
각 화소 영역(PA)의 상기 발광층(520) 중 적어도 일부는 상기 뱅크/스페이서 절연막(160) 상으로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 유기층(521) 및 상기 제 2 유기층(523)은 인접한 화소 영역(PA)의 상기 제 1 유기층(521) 및 상기 제 2 유기층(522)과 연결될 수 있다. 각 화소 영역(PA)의 상기 발광 물질층(522)은 인접한 화소 영역(PA)의 상기 발광 물질층(522)과 이격될 수 있다. 각 화소 영역(PA)의 상기 제 2 전극(530)은 상기 뱅크/스페이서 절연막(160) 상으로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 2 전극(530)은 인접한 화소 영역(PA)의 상기 제 2 전극(530)과 연결될 수 있다.
본 명세서의 실시예에 따르면, 제 1 박막 트랜지스터(200)가 구동 트랜지스터의 역할을 수행할 수 있다. 따라서, 발광 소자(500)의 제 1 전극(510)은 제 1 박막 트랜지스터(200)와 연결될 수 있으나, 이에 한정되지는 않는다. 예를 들면, 발광 소자(500)의 제 1 전극(510)은 제 2 박막 트랜지스터(300)와 연결될 수 있다. 그리고, 제 2 박막 트랜지스터(300)가 구동 트랜지스터의 역할을 수행할 수 있다.
상기 소자 기판(100)에는 기판 홀(CH)이 형성될 수 있다. 상기 기판 홀(CH)은 상기 소자 기판(100)을 관통할 수 있다. 상기 기판 홀(CH)은 상기 화소 영역들(PA) 사이에 위치할 수 있다. 예를 들어, 상기 기판 홀(CH)은 상기 발광 소자들(500) 사이에 형성될 수 있다. 상기 소자 기판(100)은 상기 기판 홀(CH)이 형성된 영역을 포함하는 홀 주변 영역(HA)을 포함할 수 있다. 상기 발광 소자들(500)은 상기 홀 주변 영역(HA)의 외측에 위치할 수 있다. 상기 홀 주변 영역(HA) 내에서 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)은 상기 기판 홀(CH)의 가장 자리를 따라 우회할 수 있다.
상기 홀 주변 영역(HA)은 상기 기판홀(CH)이 형성된 관통 영역(CA)을 둘러싸는 분리 영역(SA)을 포함할 수 있다. 예를 들어, 상기 분리 영역(SA)은 상기 관통 영역(CA)과 상기 화소 영역들(PA) 사이에 위치할 수 있다.
상기 분리 영역(SA) 내에는 적어도 하나의 분리 구조물(700A)와 댐(900)이 위치할 수 있다. 상기 각 분리 구조물(700A)은 제 1 구조물(710)과 제 2 구조물(720)이 순서대로 적층되어 위치한다. 예를 들어, 상기 제 1 구조물(710)은 상기 제 1 평탄화층(140)과 동일 물질로 형성될 수 있고, 상기 제 2 구조물(720)은 상기 제1 연결 전극(620)과 동일 물질로 형성될 수 있다.
상기 제 2 구조물(720)과 접촉되는 상기 제1 구조물(710)의 상부 면적은 상기 제 1 구조물(710)과 접촉되는 상기 제2 구조물(720)의 하부 면적보다 작게 형성 될 수 있다. 예를 들어, 분리 구조물(700A)는 제 1 구조물(710)과 제 2 구조물(720)의 폭(x1)차이에 의하여 언더 컷 구조를 포함할 수 있다.
각 언더 컷 구조는 해당 제1 구조물(710)의 두께와 동일한 깊이(h1)를 가질 수 있다. 예를 들어, 상기 제 1 구조물(710)과 상기 제 2 구조물(720)에 의해 형성되는 언더 컷 구조의 깊이(h1)는 상기 제 1 구조물(710)의 두께와 동일할 수 있다. 언더 컷 구조의 깊이(h1)는 상기 홀 주변 영역(HA) 상으로 연장하는 상기 발광층(520)의 두께보다 클 수 있다. 예를 들어, 각 언더 컷 구조의 깊이(h1)는 상기 제 1 유기층(521)의 두께와 상기 제 2 유기층(523)의 두께의 합보다 클 수 있다.
이에 따라, 본 발명의 실시 예에 따른 유기 발광 표시 장치에서는 상기 분리 영역(SA) 상에 증착된 상기 발광층(520)이 상기 분리 구조물(700A)에 의해 완전히 분리될 수 있다. 예를 들어, 분리 구조물(700A)에 의해 발광층(520)의 제1 유기층(521) 및 제2 유기층(523)이 분리 될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(520)을 통한 외부 수분의 침투가 상기 분리 구조물(700A)에 의해 차단될 수 있다.
또한, 본 발명의 실시 예에 따른 유기 발광 표시 장치에서는 댐(900)과 관통 영역(CA) 사이에 배치되는 분리 구조물(700A)은 댐(900)과 함께 유기 재질의 제2 봉지층(172)이 관통 영역(CA)으로 확산되는 것을 방지할 수 있다. 이에 따라, 관통 영역(CA)에 유기 재질의 박막층이 배치되지 않으므로 기판홀(CH) 형성을 위한 레이저 트리밍(Laser Trimming) 공정이 용이해진다.상기 분리 구조물(700A)은 상기 제1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 형성 공정 및 상기 발광 소자(500)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 분리 구조물들(700A)은 상기 제1 및 제2 소스 컨택홀과 상기 제1 및 제2 드레인 컨택홀을 생성하는 공정의 마스크 패턴을 이용하여 상기 분리 영역(SA) 상에서 상기 제 2 버퍼 절연막(112), 상기 제 1 게이트 절연막(220), 상기 제 1 층간 절연막(240), 상기 제 1 분리 절연막(120), 상기 제 2 분리 절연막(130) 및 상기 제 2 층간 절연막(340)을 식각하는 공정을 포함할 수 있다.
상기 분리 영역(SA)에 위치하는 다수의 분리 구조물(700A)은 상기 식각 공정에 의하여 제거된 후 남아 있는 상기 제 1 버퍼 절연막(111) 위에 위치할 수 있다. 상기 분리 영역(SA)에 위치하는 다수의 분리 구조물(700A)에 의하여 분리된 발광층(5207)은 분리 구조물(700A)들 사이로 노출된 상기 제 1 버퍼 절연막(111) 위에 섬 형태로 위치할 수 있다.
상기 섬 형태의 분리된 발광층(5207)은 소자 기판(100)과 동일 수평 라인으로 연장될 수 있다. 예를 들어, 상기 분리된 발광층(5207)의 양 끝단부(7E)와 중심부(7C)는 동일 수평선상에 위치할 수 있다.
상기 발광 소자(500) 및 상기 적어도 하나의 분리 구조물(700A)는 봉지부(170)에 의하여 덮여 보호될 수 있다. 예를 들어, 화소 영역(PA)에 위치하는 발광 소자(500)의 수분 침투를 방지하기 위해 적층된 봉지부(170)가 연장되어 분리 영역(SA)에 위치하는 분리 구조물(700A) 위로 적층될 수 있다. 상기 식각 공정에 의하여 상기 분리 영역(SA)과 화소 영역(PA) 사이에서 노출된 상기 제 2 버퍼 절연막(112), 상기 제 1 게이트 절연막(220), 상기 제 1 층간 절연막(240), 상기 제 1 분리 절연막(120), 상기 제 2 분리 절연막(130) 및 상기 제 2 층간 절연막(340) 각각의 측면은 무기 재질의 제 1 봉지층(171)과 접촉될 수 있다.
도 6 및 7를 참조하면, 본 발명의 디스플레이 장치(DP)의 다른 분리 구조물을 가지는 다른 실시 예를 나타낸 것이다. 화소 영역(PA)의 제1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 및 발광소자(500)의 구성은 도 1 내지 3과 실질적으로 동일하다.
도 6 및 도 7의 분리 영역(SA) 내에는 적어도 하나의 분리 구조물(800A)와 댐(900)이 위치할 수 있다. 상기 각 분리 구조물(800A)은 제 1 구조물(810)과 제 2 구조물(820)이 순서 대로 적층되어 위치한다. 예를 들어, 상기 제 1 구조물(810)은 상기 제 1 평탄화층(140)과 동일 물질로 형성될 수 있고, 상기 제 2 구조물(820)은 상기 제1 연결 전극(620)과 동일 물질로 형성될 수 있다.
상기 제 2 구조물(820)과 접촉되는 상기 제 1 구조물(810)의 상부 면적은 상기 제 1 구조물(810)과 접촉되는 상기 제 2 구조물(820)의 하부 면적보다 작게 형성 될 수 있다. 예를 들어, 분리 구조물(800A)는 제 1 구조물(810)과 제 2 구조물(820)의 폭(x2)차이에 의하여 언더 컷 구조를 포함할 수 있다.
각 언더 컷 구조는 해당 제1 구조물(810)의 두께와 동일한 깊이(h2)를 가질 수 있다. 예를 들어, 상기 제 1 구조물(810)과 상기 제 2 구조물(820)에 의해 형성되는 언더 컷 구조의 깊이(h2)는 상기 제 1 구조물(810)의 두께와 동일할 수 있다. 언더 컷 구조의 깊이(h2)는 상기 홀 주변 영역(HA) 상으로 연장하는 상기 발광층(520)의 두께보다 클 수 있다. 예를 들어, 각 언더 컷 구조의 깊이(h2)는 상기 제 1 유기층(521)의 두께와 상기 제 2 유기층(523)의 두께의 합보다 클 수 있다.
이에 따라, 본 발명의 실시 예에 따른 유가 발광 표시 장치에서는 상기 분리 영역(SA) 상에 증착된 상기 발광층(520)이 상기 분리 구조물(800A)에 의해 완전히 분리될 수 있다. 예를 들어, 분리 구조물(800A)에 의해 발광층(520)의 제1 유기층(521) 및 제2 유기층(523)이 분리 될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(520)을 통한 외부 수분의 침투가 상기 분리 구조물(800A)에 의해 차단될 수 있다.
상기 분리 구조물(800A)은 상기 제1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 형성 공정 및 상기 발광 소자(500)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 분리 구조물들(800A)은 상기 제1 및 제2 소스 컨택홀과 제1 및 제2 드레인 컨택홀을 생성하는 공정의 마스크 패턴을 이용하여 상기 분리 영역(SA) 상에서 상기 제 2 버퍼 절연막(112), 상기 제 1 게이트 절연막(220), 상기 제 1 층간 절연막(240), 상기 제 1 분리 절연막(120), 상기 제 2 분리 절연막(130) 및 상기 제 2 층간 절연막(340)을 식각하는 공정을 포함할 수 있다.
상기 분리 영역(SA)에 위치하는 다수의 분리 구조물(800A)은 상기 식각 공정에 의하여 제거된 후 남아 있는 상기 제 1 버퍼 절연막(111) 위에 위치할 수 있다. 예를 들어, 상기 분리 영역(SA)에 위치하는 다수의 분리 구조물(700A)에 의하여 분리된 발광층(5208)은 분리 구조물(800A)들 사이로 노출된 상기 제 1 버퍼 절연막(111) 위에 섬 형태로 위치할 수 있다.
상기 섬 형태의 분리된 발광층(5208)은 소자 기판(100)과 동일 수평 라인으로 연장될 수 있다. 예를 들어, 상기 분리된 발광층(5208)은 곡면의 형태로 적층될 수 있으며, 양 끝단부(8E)는 중심부(8C) 보다 소자 기판(100)으로부터 수직선 상의 먼 곳에 위치할 수 있다.
상기 발광 소자(500) 및 상기 적어도 하나의 분리 구조물(800A)은 봉지부(170)에 의하여 덮여 보호될 수 있다. 예를 들어, 화소 영역(PA)에 위치하는 발광 소자(500)의 수분 침투를 방지하기 위해 적층된 봉지부(170)가 연장되어 분리 영역(SA)에 위치하는 분리 구조물(800A) 위로 적층될 수 있다. 상기 식각 공정에 의하여 상기 분리 영역(SA)과 화소 영역(PA) 사이에서 노출된 상기 제 2 버퍼 절연막(112), 상기 제 1 게이트 절연막(220), 상기 제 1 층간 절연막(240), 상기 제 1 분리 절연막(120), 상기 제 2 분리 절연막(130) 및 상기 제 2 층간 절연막(340) 각각의 측면은 무기 재질의 제 1 봉지층(171)과 접촉될 수 있다.
도 8 및 9를 참조하면, 본 발명의 디스플레이 장치(DP)의 다른 분리 구조물을 가지는 다른 실시 예를 나타낸 것이다. 화소 영역(PA)의 제1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 및 발광소자(500)의 구성은 도 1 내지 3과 실질적으로 동일하다. 또한 분리 소자의 제1 구조물 및 제 2 구조물의 형태도 도 5 및 도 7과 실질적으로 동일하다.
상기 분리 영역(SA)에 위치하는 다수의 분리 구조물은 상기 제 2 층간 절연막(340) 위에 위치할 수 있다. 예를 들어, 상기 분리 영역(SA)에 위치하는 다수의 분리 구조물에 의하여 분리된 발광층(5207,5208)은 분리 구조물들 사이로 노출된 상기 제 2 층간 절연막(340) 위에 섬 형태로 위치할 수 있다.
도 10 및 도 11를 참조하면, 본 발명의 디스플레이 장치(DP)의 다른 분리 소자를 가지는 다른 실시 예를 나타낸 것이다. 화소 영역(PA)의 제1 박막 트랜지스터(200), 제 2 박막 트랜지스터(300) 및 발광소자(500)의 구성은 도 1 내지 3과 실질적으로 동일하다. 또한 분리 구조물의 제1 구조물 및 제 2 구조물의 형태도 도 5 및 도7과 실질적으로 동일하다. 또한, 도 4 및 도 8 또는 도 6 및 도 9의 결합 구조일 수 있다. 예를 들어, 댐(900)과 화소 영역(PA) 사이에 배치되는 분리 구조물은 제1 버퍼 절연막(111) 및 제2 층간 절연막(340) 중 어느 하나 상에 배치되고, 댐(900)과 관통 영역(CA) 사이에 배치되는 분리 구조물은 제1 버퍼 절연막(111) 및 제2 층간 절연막(340) 중 어느 하나 상에 배치될 수도 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치(DP)는 기판 홀(CH)이 형성된 관통 영역(CA)과 화소들(PA) 사이에 위치하는 분리 영역(SA) 내에 적어도 하나의 분리 구조물(700)이 위치하되, 각 분리 구조물(700)이 적어도 하나의 언더 컷 구조를 포함하고, 각 언더 컷 구조의 깊이는 각 화소 영역(PA) 내에 위치 하는 발광 소자(500)의 발광층(520)의 두께보다 클 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(520)이 상기 분리 구조물(700A, 800A)에 의해 확실히 분리될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 기판 홀(CH)을 통해 침투한 외부 수분에 의한 상기 발광 소자(500)의 손상이 효과적으로 방지될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA)의 구동 회로 및 발광 소자(500)의 형성 공정을 이용하여 상기 분리 구조물(700A, 800A)을 형성할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 분리 구조물(700A, 800A)의 형성 공정에 의한 공정 효율의 저하가 방지될 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 기판
110: 버퍼 절연막
111: 제1 버퍼 절연막
112: 제2 버퍼 절연막
120: 제1 분리 절연막
130: 제2 분리 절연막
140: 제1 평탄화 층
150: 제2 평탄화 층
160: 뱅크/스페이서 절연막
161: 뱅크 절연막
162: 스페이서 절연막
170: 봉지부
171: 제1 봉지층
172: 제2 봉지층
173: 제3 봉지층

Claims (16)

  1. 기판을 관통하는 기판 홀;
    상기 기판 상에 위치하는 적어도 하나의 박막 트랜지스터;
    상기 기판 상에 위치하고, 상기 기판 홀과 이격되며, 제 1 전극, 발광층 및 제 2 전극을 포함하는 발광 소자;
    상기 기판 홀과 상기 발광 소자 사이에 위치하는 적어도 하나의 분리 구조물; 및
    상기 적어도 하나의 박막 트랜지스터와 상기 제 1 전극을 연결하는 연결 전극을 포함하고,
    상기 분리 구조물은 적어도 하나의 언더 컷 구조를 포함하며,
    상기 언더 컷 구조의 높이는 상기 발광층의 두께보다 큰 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 박막 트랜지스터와 상기 발광 소자 사이에 위치하는 평탄화층을 더 포함하고,
    상기 분리 구조물의 언더 컷 구조는 상기 연결 전극과 상기 평탄화층을 포함하는 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 분리 구조물은 절연막 위에 복수로 위치하는 디스플레이 장치.
  4. 제2 항에 있어서,
    상기 분리 구조물의 연결 전극 위에 상기 발광층이 위치하는 디스플레이 장치.
  5. 제3 항에 있어서,
    상기 복수의 분리 구조물 사이로 노출된 상기 절연막 위에 섬 형태의 발광층이 위치하는 디스플레이 장치.
  6. 제5 항에 있어서,
    상기 절연막 위에 위치하는 상기 섬형태의 발광층의 중심부와 양 끝단 위치는 동일 수평의 직선상에 있는 디스플레이 장치.
  7. 제5 항에 있어서,
    상기 절연막 위에 위치하는 상기 섬 형태의 발광층의 양 끝단의 위치는 발광층의 중심부 보다 기판으로부터 먼 디스플레이 장치.
  8. 제1 항에 있어서,
    상기 적어도 하나의 박막 트랜지스터는 제 1 박막 트랜지스터와 제 2 박막 트랜지스터를 포함하며
    상기 제 1 박막 트랜지스터의 반도체 패턴은 저온 폴리-실리콘(LTPS)을 포함하고, 상기 제 2 박막 트랜지스터의 반도체 패턴은 산화물 반도체를 포함하는 디스플레이 장치.
  9. 기판 홀 영역과 화소 영역을 포함하는 기판;
    상기 화소 영역에 배치되는 박막 트랜지스터와 발광 소자들;
    상기 기판 홀 영역에 배치되며, 상기 발광 소자들 사이에 위치하는 기판 홀;
    상기 기판 홀과 발광 소자 사이에 위치하는 적어도 하나의 분리 구조물; 및
    상기 발광 소자 및 상기 분리 구조물 상에 위치하는 봉지부를 포함하고,
    상기 분리 구조물은 제1 구조물과 제2 구조물이 결합되어 언더컷 구조를 이루는 디스플레이 장치.
  10. 제 9항에 있어서,
    상기 박막트랜지스터의 게이트 전극과 상기 박막트랜지스터의 엑티브층 사이에 위치하는 게이트 절연막;
    상기 엑티브층과 상기 박막트랜지스터의 소스/드레인 전극 사이에 위치하는 층간 절연막 및 분리 절연막을 더 포함하는 디스플레이 장치.
  11. 제9 항에 있어서,
    상기 발광 소자는 제1 전극, 발광층 그리고 제2 전극을 포함하는 디스플레이 장치.
  12. 제10 항에 있어서,
    상기 봉지부는 무기 재질의 제1 봉지층, 유기 재질의 제2 봉지층 및 무기 재질의 제3 봉지층을 포함하는 디스플레이 장치.
  13. 제11 항에 있어서,
    상기 박막 트랜지스터의 소스/드레인 전극과 상기 발광 소자의 제1 전극을 연결하는 연결전극; 및
    상기 박막 트랜지스터와 상기 발광 소자 사이에 위치하는 평탄화 층을 더 포함하는 디스플레이 장치.
  14. 제13 항에 있어서,
    상기 분리 소자의 제1 구조물은 상기 연결 전극과 동일 물질로 형성되고, 제2 구조물은 상기 평탄화 층과 동일 물질로 형성되는 디스플레이 장치.
  15. 제12 항에 있어서,
    상기 기판 홀 영역은 홀 주변 영역을 포함하며,
    상기 홀 주변 영역은 분리 영역을 포함하고,
    상기 분리 영역에는 복수의 상기 분리 구조물이 위치하며,
    상기 화소 영역의 게이트 절연막, 층간 절연막 및 분리 절연막은 상기 분리 영역으로 연장되지 않는 디스플레이 장치.
  16. 제15 항에 있어서,
    상기 제1 봉지층은 상기 화소 영역과 상기 분리 영역 사이에서 노출된 게이트 절연막, 층간 절연막 및 분리 절연막 각각의 측면과 접촉하는 디스플레이 장치.
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