KR102598753B1 - 산화물 반도체 패턴을 포함하는 디스플레이 장치 - Google Patents
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Abstract
본 발명은 발광 소자를 제어하기 위한 박막 트랜지스터들이 산화물 반도체 패턴을 포함하는 디스플레이 장치에 있어서, 각 산화물 반도체 패턴의 소스 영역을 해당 신호 배선과 직접 연결함으로써, 상기 박막 트랜지스터들을 형성하기 위한 공정을 단순화하는 것을 기술적 특징으로 한다.
Description
본 발명이 산화물 반도체 패턴을 포함하는 박막 트랜지스터를 이용하여 발광 소자를 제어하는 디스플레이 장치에 관한 것이다.
일반적으로 모니터, TV, 노트북, 디지털 카메라 등과 같은 전자 기기는 영상을 구현하기 위한 디스플레이 장치를 포함한다. 예를 들어, 상기 디스플레이 장치는 빛을 생성하는 발광 소자를 포함할 수 있다.
상기 디스플레이 장치는 상기 발광 소자를 제어하기 위한 구동 회로를 포함할 수 있다. 예를 들어, 상기 구동 회로는 선택 박막 트랜지스터, 구동 박막 트랜지스터 및 스토리지 커패시터를 포함할 수 있다. 상기 선택 박막 트랜지스터는 게이트 라인을 통해 인가되는 게이트 신호에 따라 상기 구동 박막 트랜지스터로 데이터 라인을 통해 인가되는 데이터 신호를 전달할 수 있다. 상기 구동 박막 트랜지스터는 상기 발광 소자로 상기 데이터 신호에 따른 구동 전류를 공급할 수 있다. 상기 스토리지 커패시터는 상기 선택 박막 트랜지스터로부터 상기 구동 박막 트랜지스터로 전달되는 신호를 일정 기간동안 유지할 수 있다.
상기 선택 박막 트랜지스터 및 상기 구동 박막 트랜지스터는 반도체 패턴, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 구동 회로를 형성하기 위하여 적어도 4개의 마스크 패턴이 사용될 수 있다. 따라서, 상기 디스플레이 장치에서는 상기 구동 회로의 형성 공정이 단순화할 필요가 있다.
본 발명이 해결하고자 하는 과제는 발광 소자를 제어하기 위한 구동 회로의 형성 공정을 단순화할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제에 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 하부 기판을 포함한다. 하부 기판 상에는 데이터 라인 및 전원전압 공급라인이 위치한다. 전원전압 공급라인은 데이터 라인과 이격된다. 데이터 라인과 전원전압 공급라인 상에는 버퍼 절연막이 위치한다. 버퍼 절연막은 제 1 버퍼 컨택홀 및 제 2 버퍼 컨택홀을 포함한다. 제 1 버퍼 컨택홀은 데이터 라인의 일부 영역과 중첩한다. 제 2 버퍼 컨택홀은 전원전압 공급라인의 일부 영역과 중첩한다. 버퍼 절연막 상에는 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터가 위치한다. 제 1 박막 트랜지스터는 제 1 산화물 반도체 패턴 및 제 1 게이트 전극을 포함한다. 제 1 게이트 전극은 제 1 산화물 반도체 패턴의 제 1 채널 영역과 중첩한다. 제 2 박막 트랜지스터는 제 2 산화물 반도체 패턴 및 제 2 게이트 전극을 포함한다. 제 2 산화물 반도체 패턴은 제 1 산화물 반도체 패턴과 이격된다. 제 2 게이트 전극은 제 2 산화물 반도체 패턴의 제 2 채널 영역과 중첩한다. 제 1 산화물 반도체 패턴은 제 1 버퍼 컨택홀을 통해 데이터 라인과 직접 접촉하는 제 1 소스 영역을 포함한다. 제 2 산화물 반도체 패턴은 제 2 버퍼 컨택홀을 통해 전원전압 공급라인과 직접 접촉하는 제 2 소스 영역을 포함한다.
하부 기판과 버퍼 절연막 사이에는 차광 패턴이 위치할 수 있다. 차광 패턴은 제 1 산화물 반도체 패턴 및 제 2 산화물 반도체 패턴과 중첩하는 영역을 포함할 수 있다. 데이터 라인의 구조 및 전원전압 공급라인의 구조는 차광 패턴의 구조와 동일할 수 있다.
제 1 산화물 반도체 패턴은 연결 전극에 의해 제 2 게이트 전극과 전기적으로 연결되는 제 1 드레인 영역을 포함할 수 있다. 제 2 산화물 반도체 패턴의 제 2 드레인 영역은 발광 소자와 전기적으로 연결될 수 있다.
발광 소자는 순서대로 적층된 하부 전극, 발광층 및 상부 전극을 포함할 수 있다. 연결 전극은 하부 전극과 동일한 구조를 가질 수 있다.
제 1 박막 트랜지스터와 발광 소자 사이에는 하부 보호막이 위치할 수 있다. 하부 보호막은 제 2 박막 트랜지스터와 발광 소자 사이로 연장할 수 있다. 하부 보호막은 제 1 하부 컨택홀, 제 2 하부 컨택홀 및 제 3 하부 컨택홀을 포함할 수 있다. 제 1 하부 컨택홀은 제 1 산화물 반도체 패턴의 제 1 드레인 영역을 부분적으로 노출할 수 있다. 제 2 하부 컨택홀은 제 2 게이트 전극을 부분적으로 노출할 수 있다. 제 3 하부 컨택홀은 제 2 산화물 반도체 패턴의 제 2 드레인 영역을 부분적으로 노출할 수 있다. 하부 보호막과 발광 소자 사이에는 오버 코트층이 위치할 수 있다. 오버 코트층은 제 1 오버 컨택홀 및 제 2 오버 컨택홀을 포함할 수 있다. 제 1 오버 컨택홀은 제 1 하부 컨택홀과 제 2 하부 컨택홀을 노출할 수 있다. 제 2 오버 컨택홀은 제 3 하부 컨택홀과 중첩할 수 있다.
연결 전극은 제 1 하부 컨택홀을 통해 제 1 드레인 영역과 직접 접촉할 수 있다.
데이터 라인은 데이터 패드 전극과 연결될 수 있다. 버퍼 절연막은 데이터 패드 전극의 일부 영역을 노출하는 패드 컨택홀을 더 포함할 수 있다. 데이터 패드 전극은 데이터 라인 및 전원전압 공급라인과 동일한 구조를 가질 수 있다.
하부 기판과 버퍼 절연막 사이에는 리셋전압 공급라인이 위치할 수 있다. 버퍼 절연막 상에는 제 3 박막 트랜지스터가 위치할 수 있다. 제 3 박막 트랜지스터는 제 3 산화물 반도체 패턴 및 제 3 게이트 전극을 포함할 수 있다. 제 3 산화물 반도체 패턴은 제 1 산화물 반도체 패턴 및 제 2 산화물 반도체 패턴과 이격될 수 있다. 제 3 게이트 전극은 제 3 산화물 반도체 패턴의 제 3 채널 영역과 중첩할 수 있다.
제 3 산화물 반도체 패턴의 제 3 소스 영역은 버퍼 절연막에 의해 노출되는 리셋전압 공급라인의 일부 영역과 직접 접촉할 수 있다.
제 3 게이트 전극은 제 1 게이트 전극과 직접 연결될 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 각 산화물 반도체 패턴이 해당 신호 배선과 직접 연결되는 소스 영역을 포함할 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 각 박막 트랜지스터의 소스 전극 및 드레인 전극의 형성 공정이 생략될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 전체적인 형성 공정이 단순화되어, 생산성이 향상되고, 제조 비용이 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2a는 도 1의 A-A'선을 따라 절단한 단면을 나타낸 도면이다.
도 2b는 도 1의 B-B'선을 따라 절단한 단면을 나타낸 도면이다.
도 2c는 도 1의 C-C'선을 따라 절단한 단면을 나타낸 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 디스플레이 장치의 패드부를 나타낸 도면이다.
도 4 및 5a 내지 5c는 본 발명의 또다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
도 6, 8, 10, 12, 14, 16, 7a 내지 7c, 9a 내지 9c, 11a 내지 11c, 13a 내지 13c, 15a 내지 15c 및 17a 내지 17c는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 2a는 도 1의 A-A'선을 따라 절단한 단면을 나타낸 도면이다.
도 2b는 도 1의 B-B'선을 따라 절단한 단면을 나타낸 도면이다.
도 2c는 도 1의 C-C'선을 따라 절단한 단면을 나타낸 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 디스플레이 장치의 패드부를 나타낸 도면이다.
도 4 및 5a 내지 5c는 본 발명의 또다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
도 6, 8, 10, 12, 14, 16, 7a 내지 7c, 9a 내지 9c, 11a 내지 11c, 13a 내지 13c, 15a 내지 15c 및 17a 내지 17c는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2a는 도 1의 A-A'선을 따라 절단한 단면을 나타낸 도면이다. 도 2b는 도 1의 B-B'선을 따라 절단한 단면을 나타낸 도면이다. 도 2c는 도 1의 C-C'선을 따라 절단한 단면을 나타낸 도면이다.
도 1 및 2a 내지 2c를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 하부 기판(100)을 포함할 수 있다. 상기 하부 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 하부 기판(100) 상에는 신호 배선들(GL, DL, PL, RL)이 위치할 수 있다. 예를 들어, 상기 신호 배선들(GL, DL, PL, RL)은 게이트 라인(GL), 데이터 라인(DL) 및 전원전압 공급라인(PL)을 포함할 수 있다. 상기 게이트 라인(GL)은 일측 방향으로 연장할 수 있다. 상기 데이터 라인(DL)은 상기 게이트 라인(GL)과 교차할 수 있다. 상기 전원전압 공급라인(PL)은 상기 게이트 라인(GL) 또는 상기 데이터 라인(DL)과 교차할 수 있다. 예를 들어, 상기 전원전압 공급라인(PL)은 상기 데이터 라인(DL)과 평행할 수 있다.
상기 신호 배선들(GL, DL, PL, RL) 사이는 화소 영역(PA)일 수 있다. 예를 들어, 상기 화소 영역(PA)은 상기 게이트 라인(GL), 상기 데이터 라인(DL) 및 상기 전원전압 공급라인(PL)에 의해 정의될 수 있다. 상기 화소 영역(PA) 내에는 발광 소자(300)를 제어하기 위한 구동 회로가 위치할 수 있다. 상기 구동 회로는 선택 박막 트랜지스터(TR1), 구동 박막 트랜지스터(TR2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 선택 박막 트랜지스터(TR1)는 게이트 라인(GL)을 통해 인가되는 게이트 신호에 따라 상기 구동 박막 트랜지스터(TR2)로 데이터 라인(DL)을 통해 인가되는 데이터 신호를 전달할 수 있다. 상기 구동 박막 트랜지스터(TR2)는 상기 발광 소자(300)로 상기 데이터 신호에 따른 구동 전류를 공급할 수 있다. 상기 스토리지 커패시터(Cst)는 상기 선택 박막 트랜지스터(TR1)로부터 상기 구동 박막 트랜지스터(TR2)로 전달되는 신호를 일정 기간동안 유지할 수 있다.
상기 선택 박막 트랜지스터(TR1)는 상기 신호 배선들(GL, DL, PL, RL)을 덮는 버퍼 절연막(110) 상에 위치하는 제 1 산화물 반도체 패턴(231) 및 상기 제 1 산화물 반도체 패턴(231)의 일부 영역 상에 위치하는 제 1 게이트 전극(251)을 포함할 수 있다.
상기 제 1 산화물 반도체 패턴(231)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 산화물 반도체 패턴(231)은 IGZO를 포함할 수 있다. 상기 제 1 산화물 반도체 패턴(231)은 제 1 소스 영역(231s), 제 1 드레인 영역(231d) 및 제 1 채널 영역(231c)으로 구분될 수 있다. 상기 제 1 채널 영역(231c)은 상기 제 1 소스 영역(231s) 및 상기 제 1 드레인 영역(231d) 사이에 위치할 수 있다. 상기 제 1 소스 영역(231s) 및 상기 제 1 드레인 영역(231d)은 상기 제 1 채널 영역(231c)보다 높은 전도율을 가질 수 있다. 예를 들어, 상기 제 1 소스 영역(231s) 및 상기 제 1 드레인 영역(231d)은 도체화될 수 있다.
상기 제 1 게이트 전극(251)은 상기 게이트 라인(GL)과 연결될 수 있다. 예를 들어, 상기 제 1 게이트 전극(251)은 상기 게이트 라인(GL)의 일부 영역일 수 있다. 상기 제 1 게이트 전극(251)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극(251)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo) 및 티타늄(Ti)과 같은 금속을 포함할 수 있다. 상기 제 1 게이트 전극(251)은 상기 제 1 산화물 반도체 패턴(231)과 절연될 수 있다. 예를 들어, 상기 제 1 산화물 반도체 패턴(231)과 상기 제 1 게이트 전극(251) 사이에는 제 1 게이트 절연막(241)이 위치할 수 있다. 상기 제 1 게이트 절연막(241)은 절연성 물질을 포함할 수 있다.
상기 제 1 게이트 전극(251)은 상기 제 1 산화물 반도체 패턴(231)의 상기 제 1 채널 영역(231c)과 중첩할 수 있다. 예를 들어, 상기 제 1 게이트 절연막(241)은 상기 제 1 산화물 반도체 패턴(231)의 상기 제 1 소스 영역(231s) 및 상기 제 1 드레인 영역(231d)을 노출할 수 있다.
상기 버퍼 절연막(110)은 상기 데이터 라인(DL)의 일부 영역을 노출하는 제 1 버퍼 컨택홀(111h)을 포함할 수 있다. 상기 제 1 산화물 반도체 패턴(231)의 상기 제 1 소스 영역(231s)은 상기 제 1 버퍼 컨택홀(111h)의 내측으로 연장할 수 있다. 예를 들어, 상기 제 1 소스 영역(231s)은 상기 제 1 버퍼 컨택홀(111h) 내에서 상기 데이터 라인(DL)의 상기 일부 영역과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 선택 박막 트랜지스터(TR1)이 소스 전극 없이, 상기 데이터 라인(DL)으로부터 데이터 신호를 전달받을 수 있다.
상기 하부 기판(100)과 상기 버퍼 절연막(110) 사이에는 상기 제 1 산화물 반도체 패턴(231)의 일부 영역과 중첩하는 차광 패턴(LS)이 위치할 수 있다. 예를 들어, 상기 제 1 산화물 반도체 패턴(231)의 상기 드레인 영역(231d)은 상기 차광 패턴(LS)과 중첩하는 영역을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 차광 패턴(LS) 및 상기 제 1 산화물 반도체 패턴(231)을 이용하여 스토리지 커패시터(Cst)를 구성할 수 있다.
상기 차광 패턴(LS)은 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 상기 차광 패턴(LS)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo) 및 티타늄(Ti)과 같은 금속을 포함할 수 있다.
상기 차광 패턴(LS)은 다중층 구조일 수 있다. 예를 들어, 상기 차광 패턴(LS)은 상기 하부 기판(100)에 가까이 위치하는 하부 차광 패턴(212) 및 상기 하부 차광 패턴(212) 상에 위치하는 상부 차광 패턴(222)을 포함할 수 있다. 상기 상부 차광 패턴(222)은 상기 하부 차광 패턴(212)과 다른 물질을 포함할 수 있다.
상기 데이터 라인(DL)은 상기 차광 패턴(LS)과 동일한 구조를 가질 수 있다. 예를 들어, 상기 데이터 라인(DL)은 상기 하부 기판(100)에 가까이 위치하는 하부 데이터 라인(211) 및 상기 하부 데이터 라인(211) 상에 위치하는 상부 데이터 라인(221)을 포함할 수 있다.
상기 하부 데이터 라인(211)은 상기 하부 차광 패턴(212)과 동일한 물질을 포함할 수 있다. 상기 상부 데이터 라인(212)은 상기 상부 차광 패턴(222)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 데이터 라인(DL)은 상기 차광 패턴(LS)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 라인(DL)을 형성하기 위한 공정이 생략될 수 있다.
상기 구동 박막 트랜지스터(TR2)는 상기 버퍼 절연막(110) 상에 위치하는 제 2 산화물 반도체 패턴(232) 및 상기 제 2 산화물 반도체 패턴(232)의 일부 영역 상에 위치하는 제 2 게이트 전극(252)을 포함할 수 있다. 상기 제 2 산화물 반도체 패턴(232)은 상기 제 1 산화물 반도체 패턴(231)과 이격될 수 있다.
상기 제 2 산화물 반도체 패턴(232)은 산화물 반도체 물질을 포함할 수 있다. 상기 제 2 산화물 반도체 패턴(232)은 상기 제 1 산화물 반도체 패턴(231)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 산화물 반도체 패턴(232)은 IGZO를 포함할 수 있다. 상기 제 2 산화물 반도체 패턴(232)은 제 2 소스 영역(232s), 제 2 드레인 영역(232d) 및 제 2 채널 영역(232c)으로 구분될 수 있다. 상기 제 2 채널 영역(232c)은 상기 제 2 소스 영역(232s) 및 상기 제 2 드레인 영역(232d) 사이에 위치할 수 있다. 상기 제 2 소스 영역(232s) 및 상기 제 2 드레인 영역(232d)은 상기 제 2 채널 영역(232c)보다 높은 전도율을 가질 수 있다. 예를 들어, 상기 제 2 소스 영역(232s) 및 상기 제 2 드레인 영역(232d)은 도체화될 수 있다.
상기 제 2 게이트 전극(252)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(252)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo) 및 티타늄(Ti)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(252)은 상기 제 1 게이트 전극(251)과 동일한 물질을 포함할 수 있다.
상기 제 2 게이트 전극(252)은 상기 제 2 산화물 반도체 패턴(232)과 절연될 수 있다. 예를 들어, 상기 제 2 산화물 반도체 패턴(232)과 상기 제 2 게이트 전극(252) 사이에는 제 2 게이트 절연막(242)이 위치할 수 있다. 상기 제 2 게이트 절연막(242)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(2442)은 상기 제 1 게이트 절연막(241)과 동일한 물질을 포함할 수 있다.
상기 제 2 게이트 전극(252)은 상기 제 2 산화물 반도체 패턴(232)의 상기 제 2 채널 영역(232c)과 중첩할 수 있다. 예를 들어, 상기 제 2 게이트 절연막(242)은 상기 제 2 산화물 반도체 패턴(232)의 상기 제 2 소스 영역(232s) 및 상기 제 2 드레인 영역(232d)을 노출할 수 있다.
상기 버퍼 절연막(110)은 상기 전원전압 공급라인(PL)의 일부 영역을 노출하는 제 2 버퍼 컨택홀(112h)을 포함할 수 있다. 상기 제 2 산화물 반도체 패턴(232)의 상기 제 2 소스 영역(232s)은 상기 제 2 버퍼 컨택홀(112h)의 내측으로 연장할 수 있다. 예를 들어, 상기 제 2 소스 영역(232s)은 상기 제 2 버퍼 컨택홀(112h) 내에서 상기 전원전압 공급라인(PL)의 상기 일부 영역과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 전원전압 공급라인(PL)을 통해 인가되는 전원전압이 상기 구동 박막 트랜지스터(TR2)의 상기 제 2 산화물 반도체 패턴(232)에 직접 공급될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 구동 회로의 선택 박막 트랜지스터(TR1) 및 구동 박막 트랜지스터(TR2)가 소스 전극 없이 해당 신호 배선으로부터 신호를 인가받을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 소스 전극의 형성 공정이 생략될 수 있다.
상기 전원전압 공급라인(PL)은 상기 차광 패턴(LS)과 동일한 구조를 가질 수 있다. 예를 들어, 상기 전원전압 공급라인(PL)은 상기 하부 기판(100)에 가까이 위치하는 하부 전원전압 공급라인(214) 및 상기 하부 전원전압 공급라인(214) 상에 위치하는 상부 전원전압 공급라인(224)을 포함할 수 있다.
상기 하부 전원전압 공급라인(214)은 상기 하부 차광 패턴(212)과 동일한 물질을 포함할 수 있다. 상기 상부 전원전압 공급라인(215)은 상기 상부 차광 패턴(222)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 전원전압 공급라인(PL)은 상기 차광 패턴(LS)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 전원전압 공급라인(PL)을 형성하기 위한 공정이 생략될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 리셋전압 공급라인(RL) 및 상기 리셋전압 공급라인(RL)을 통해 인가되는 리셋전압을 이용하여 선택적으로 상기 발광 소자(300) 및 상기 스토리지 커패시터(Cst)를 리셋하는 리셋 박막 트랜지스터(TR3)를 더 포함할 수 있다. 상기 리셋 박막 트랜지스터(TR3)의 구조는 상기 선택 박막 트랜지스터(TR1)의 구조 및 상기 구동 박막 트랜지스터(TR2)의 구조와 동일할 수 있다. 예를 들어, 상기 리셋 박막 트랜지스터(TR3)는 제 3 산화물 반도체 패턴 및 제 3 게이트 절연막 및 제 3 게이트 전극을 포함할 수 있다. 상기 제 3 산화물 반도체 패턴의 제 3 소스 영역은 상기 리셋전압 공급라인(RL)과 직접 접촉할 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 상기 리셋전압 공급라인(RL)의 일부 영역을 노출하는 제 3 버퍼 컨택홀을 더 포함할 수 있다. 상기 제 3 산화물 반도체 패턴의 제 3 드레인 영역은 상기 구동 박막 트랜지스터(TR2)의 상기 제 2 드레인 영역(232d)와 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 화소 영역(PA) 내에 위치하는 구동 회로가 소스 전극이 없는 박막 트랜지스터들(TR1-TR3)로 구성될 수 있다.
상기 리셋 박막 트랜지스터(TR3)는 일정 주기 마다 상기 발광 소자(300) 및 상기 스토리지 커패시터(Cst)를 리셋할 수 있다. 예를 들어, 상기 리셋 박막 트랜지스터(TR3)는 상기 게이트 신호에 의해 턴 온/오프될 수 있다. 상기 제 3 게이트 전극은 상기 제 1 게이트 전극(251)과 직접 접촉할 수 있다. 예를 들어, 상기 리셋 박막 트랜지스터(TR3)의 제 3 게이트 전극은 상기 게이트 라인(GL)의 일부 영역일 수 있다.
상기 구동 회로 상에는 하부 보호막(120)이 위치할 수 있다. 상기 하부 보호막(120)은 외부 수분 및 충격에 의한 상기 구동 회로의 손상을 방지할 수 있다. 예를 들어, 상기 하부 보호막(120)은 상기 박막 트랜지스터들(TR1-TR3) 및 상기 스토리지 커패시터(Cst)를 덮을 수 있다.
상기 하부 보호막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 보호막(120)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 하부 보호막(120)은 다중층 구조일 수 있다.
상기 하부 보호막(120)은 제 1 하부 컨택홀(121h), 제 2 하부 컨택홀(122h) 및 제 3 하부 컨택홀(123h)을 포함할 수 있다. 상기 제 1 하부 컨택홀(121h)은 상기 제 2 드레인 영역(232d)의 일부 영역과 중첩할 수 있다. 상기 제 2 하부 컨택홀(122h)은 상기 제 1 드레인 영역(231d)의 일부 영역과 중첩할 수 있다. 상기 제 3 하부 컨택홀(123h)은 상기 제 2 게이트 전극(252)의 일부 영역과 중첩할 수 있다.
상기 하부 보호막(120) 상에는 오버 코트층(130)이 위치할 수 있다. 상기 오버 코트층(130)은 상기 구동 회로에 의한 단차를 제거할 수 있다. 예를 들어, 상기 하부 기판(100)과 대향하는 상기 오버 코트층(130)의 상부면은 평평한 평면(flat surface)일 수 있다. 상기 오버 코트층(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(130)은 유기 절연 물질을 포함할 수 있다.
상기 오버 코트층(130)은 제 1 오버 컨택홀(131h) 및 제 2 오버 컨택홀(132h)을 포함할 수 있다. 상기 제 1 오버 컨택홀(131h)은 상기 제 1 하부 컨택홀(121h)과 중첩할 수 있다. 상기 제 2 오버 컨택홀(132h)은 상기 제 2 하부 컨택홀(122h) 및 상기 제 3 하부 컨택홀(123h)을 노출할 수 있다. 예를 들어, 상기 제 2 하부 컨택홀(122h)과 상기 제 3 하부 컨택홀(123h) 사이에 위치하는 상기 하부 보호막(120)의 일정 영역은 상기 제 2 오버 컨택홀(132h) 내에 위치할 수 있다.
상기 발광 소자(300)는 상기 오버 코트층(130) 상에 위치할 수 있다. 상기 발광 소자(300)는 특정한 색을 나타내는 빛을 생성할 수 있다. 예를 들어, 상기 발광 소자(300)는 상기 오버 코트층(130) 상에 순서대로 적층된 하부 전극(310), 발광층(320) 및 상부 전극(330)을 포함할 수 있다.
상기 하부 전극(310)은 상기 제 2 산화물 반도체 패턴(232)의 상기 제 2 드레인 영역(232d)와 전기적으로 연결될 수 있다. 예를 들어, 상기 하부 전극(310)은 상기 제 1 오버 컨택홀(131h) 및 상기 제 1 하부 컨택홀(121h)의 내측에서 상기 제 2 드레인 영역(232d)의 일부 영역과 직접 접촉할 수 있다.
상기 하부 전극(310)은 도전성 물질을 포함할 수 있다. 상기 하부 전극(310)은 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 상기 하부 전극(310)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 상기 하부 전극(310)은 다중층 구조일 수 있다. 예를 들어, 상기 하부 전극(310)은 ITO, IZO와 같은 투명한 도전성 물질을 포함하는 투명 전극들 사이에 반사율이 높은 물질을 포함하는 반사 전극이 위치하는 구조일 수 있다.
상기 발광층(320)은 상기 하부 전극(310)과 상기 하부 전극(330) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(320)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 무기 물질, 유기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 물질의 발광층(320)을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(320)은 발광 효율을 높이기 위하여 다중층 구조일 수 있다. 예를 들어, 상기 발광층(320)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transporting Layer; HTL), 전자 수송층(Electron Transporting Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다.
상기 상부 전극(330)은 도전성 물질을 포함할 수 있다. 상기 상부 전극(330)은 상기 하부 전극(310)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 상부 전극(330)은 투명 전극일 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)에 의해 생성된 빛이 상기 상부 전극(330)을 통해 외부로 방출될 수 있다.
상기 하부 전극(310)의 가장 자리는 뱅크 절연막(140)에 의해 덮일 수 있다. 상기 발광층(320) 및 상기 상부 전극(330)은 상기 뱅크 절연막(140)에 의해 노출된 상기 하부 전극(310)의 일부 영역 상에 적층될 수 있다. 상기 뱅크 절연막(140)은 상기 제 1 오버 컨택홀(131h) 및 상기 제 2 오버 컨택홀(132h)와 중첩할 수 있다. 예를 들어, 상기 제 1 오버 컨택홀(131h) 및 상기 제 2 오버 컨택홀(132h)은 상기 뱅크 절연막(140)에 의해 채워질 수 있다.
상기 뱅크 절연막(140)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(140)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(140)은 상기 오버 코트층(130)과 다른 물질을 포함할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 전원전압 공급라인(PL)과 전기적으로 연결될 수 있다. 예를 들어, 상기 버퍼 절연막(110)은 상기 제 2 드레인 영역(232d)과 상기 차광 패턴(LS) 사이에 위치하는 제 3 컨택홀(113h)을 더 포함할 수 있다. 상기 제 2 드레인 영역(232d)은 상기 제 3 컨택홀(113h) 내에서 상기 차광 패턴(LS)과 직접 접촉할 수 있다.
상기 제 2 오버 컨택홀(132h)에 의해 노출된 상기 하부 보호막(120)의 표면 및 상기 오버 코트층(130)의 표면 상에는 연결 전극(315)이 위치할 수 있다. 상기 연결 전극(315)은 상기 제 1 드레인 영역(231d)을 상기 제 2 게이트 전극(252)과 전기적으로 연결할 수 있다. 예를 들어, 상기 연결 전극(315)은 상기 제 2 하부 컨택홀(122h)에 의해 노출된 상기 제 1 드레인 영역(231d)의 상기 일부 영역과 직접 접촉할 수 있다. 상기 제 3 하부 컨택홀(123h)에 의해 노출된 상기 제 2 게이트 전극(252)의 상기 일부 영역은 상기 연결 전극(315)과 직접 접촉할 수 있다. 상기 연결 전극(315)은 상기 뱅크 절연막(315)과 중첩할 수 있다. 예를 들어, 상기 하부 기판(100)과 대향하는 상기 연결 전극(315)의 상부면은 상기 뱅크 절연막(140)과 직접 접촉할 수 있다.
상기 연결 전극(315)은 도전성 물질을 포함할 수 있다. 상기 연결 전극(315)은 상기 하부 전극(310)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 연결 전극(315)은 반사율이 높은 물질을 포함할 수 있다. 상기 연결 전극(315)은 다중층 구조일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 1 드레인 영역(231d)과 상기 제 2 게이트 전극(252) 사이 및 상기 제 2 드레인 영역(232d)과 상기 하부 전극(310) 사이를 연결하기 위한 별도의 도전성 구성들이 필요하지 않을 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 박막 트랜지스터들(TR1-TR3)이 드레인 전극 없이, 해당 구성과 전기적으로 연결될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 소스 전극 및 드레인 전극을 형성하기 위한 공정이 생략될 수 있다.
상기 발광 소자(300) 상에는 소자 보호막(150)이 위치할 수 있다. 상기 소자 보호막(150)은 외부 수분 및 충격에 의한 상기 발광 소자(300)의 손상을 방지할 수 있다. 상기 소자 보호막(150)은 절연성 물질을 포함할 수 있다. 상기 소자 보호막(150)은 다중층 구조일 수 있다. 예를 들어, 상기 소자 보호막(150)은 무기 물질을 포함하는 무기 절연막들 사이에 유기 물질을 포함하는 유기 절연막이 위치하는 구조일 수 있다.
상기 소자 보호막(150) 상에는 상부 기판(400)이 위치할 수 있다. 상기 상부 기판(400)은 절연성 물질을 포함할 수 있다. 상기 상부 기판(400)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 상부 기판(400)은 유리 또는 플라스틱을 포함할 수 있다.
상기 하부 기판(100)을 향한 상기 상부 기판(400)의 표면 상에는 블랙 매트릭스(510) 및 컬러 필터(520)가 위치할 수 있다. 상기 컬러 필터(520)는 상기 뱅크 절연막(140)에 의해 노출된 상기 하부 전극(310)의 상기 일부 영역과 중첩할 수 있다. 상기 블랙 매트릭스(510)는 상기 뱅크 절연막(140)과 중첩할 수 있다. 예를 들어, 상기 컬러 필터(520)는 상기 블랙 매트릭스(510)와 중첩하는 단부를 포함할 수 있다.
상기 소자 보호막(150)과 상기 블랙 매트릭스(510) 사이 및 상기 소자 보호막(150)과 상기 컬러 필터(520) 사이에는 충진제(600)가 위치할 수 있다. 상기 충진제(600)는 상기 하부 기판(100)과 상기 상부 기판(400) 사이의 간격을 일정하게 유지할 수 있다. 예를 들어, 외부 충격에 의해 상기 발광 소자(300)로부터 방출된 빛의 경로 변화는 상기 충진제(600)에 의해 방지될 수 있다.
상기 데이터 라인(DL)은 외부 단자와 연결되는 데이터 패드 전극(PE)을 포함할 수 있다. 예를 들어, 상기 데이터 패드 전극(PE)은 상기 데이터 라인(DL)의 일부 영역일 수 있다. 상기 데이터 패드 전극(PE)은 상기 하부 기판(100)과 상기 버퍼 절연막(110) 사이에 위치할 수 있다. 상기 데이터 패드 전극(PE)은 상기 차광 패턴(LS)과 동일한 구조를 가질 수 있다. 예를 들어, 상기 데이터 패드 전극(PE)은 상기 하부 기판(100)에 가까이 위치하는 하부 패드 전극(216) 및 상기 하부 패드 전극(216) 상에 위치하는 상부 패드 전극(226)을 포함할 수 있다. 상기 하부 패드 전극(216)은 상기 하부 차광 패턴(212)과 동일한 물질을 포함할 수 있다. 상기 상부 패드 전극(226)은 상기 상부 차광 패턴(222)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 데이터 패드 전극(PE)은 상기 차광 패턴(LS)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 데이터 패드 전극(PE)을 형성하기 위한 별도의 공정이 필요하지 않을 수 있다.
상기 버퍼 절연막(110)은 상기 데이터 패드 전극(PE)의 일부 영역을 노출하는 패드 컨택홀(114h)을 포함할 수 있다. 상기 패드 컨택홀(114h) 내에는 패드 중간 전극(234)이 위치할 수 있다. 상기 패드 중간 전극(234)은 도체화된 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 상기 패드 중간 전극(234)은 상기 제 1 산화물 반도체 패턴(231) 및 상기 제 2 산화물 반도체 패턴(232)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 패드 전극(PE)의 손상을 방지하기 위한 별도의 도전층이 생략될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 형성 공정이 단순화될 수 있다. 상기 하부 절연막(120)은 상기 패드 중간 전극(234)의 일부 영역을 노출하는 제 4 하부 컨택홀(124)을 더 포함할 수 있다. 예를 들어, 상기 제 4 하부 컨택홀(124h)은 상기 패드 컨택홀(114)와 중첩할 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치는 상기 산화물 반도체 패턴들(231, 232)이 소스 전극 및 드레인 전극 없이 해당 도전층과 연결되므로, 소스 전극 및 드레인 전극의 형성 공정을 생략할 수 있다. 이에 따라 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 박막 트랜지스터들(TR1-TR3)의 형성 공정이 단순화될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 생산성이 향상되고, 비용이 절감될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 데이터 패드 전극(PE) 상에 패드 중간 전극(234)이 위치하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 차광 패턴(LS)의 구조에 따라 패드 중간 전극(234)이 생략될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 차광 패턴(LS)과 동일한 구조를 갖는 데이터 패드 전극(PE)이 3중층 구조일 수 있다. 즉, 본 발명의 다른 실시 에에 따른 디스플레이 장치에서는 차광 패턴(LS)이 최상단에 상대적으로 내부식성 및 내식각성이 높은 물질의 층을 더 포함할 수 있다. 예를 들어, 상기 차광 패턴(LS)의 최상단에 위치하는 층은 몰리브덴 및 티타늄을 포함할 수 있다. 이에 따라 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 차광 패턴(LS)을 이용하여 다양한 구조의 데이터 패드 전극(PE)을 구성할 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 형성 공정이 매우 효율적으로 단순화될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 하부 전극(310)이 제 2 드레인 영역(232d)와 직접 접촉하고, 상기 하부 전극(310)과 동일한 물질을 포함하는 연결 전극(315)에 의해 제 1 드레인 영역(231d)과 제 2 게이트 전극(252) 사이가 연결되는 것으로 설명된다. 그러나, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 1 드레인 영역(231d)과 제 2 게이트 전극(252) 사이를 연결하는 제 1 보조 전극(710) 및 하부 전극(310)과 제 2 드레인 영역(232d) 사이를 연결하는 제 2 보조 전극(720)을 더 포함할 수 있다. 상기 제 1 보조 전극(710) 및 상기 제 2 보조 전극(720)은 상기 하부 보호막(120)과 상기 오버 코트층(130) 사이에 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 하부 보호막(120) 또는 상기 오버 코트층(130)을 관통하는 컨택홀들(121h, 122h, 123h, 131h, 132h)에 의한 개구율 감소가 최소화될 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 뱅크 절연막9140)에 의해 노출되는 하부 전극(310)의 면적이 최대화될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 발광 면적 및 발광 효율이 향상될 수 있다.
도 6, 8, 10, 12, 14, 16, 7a 내지 7c, 9a 내지 9c, 11a 내지 11c, 13a 내지 13c, 15a 내지 15c 및 17a 내지 17c는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 1, 2a 내지 2c, 6, 8, 10, 12, 14, 16, 7a 내지 7c, 9a 내지 9c, 11a 내지 11c, 13a 내지 13c, 15a 내지 15c 및 17a 내지 17c를 이용하여 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 설명한다. 먼저, 도 6 및 7a 내지 7c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 하부 기판(100) 상에 데이터 라인(DL), 전원전압 공급라인(PL), 리셋전압 공급라인(RL), 차광 패턴(LS) 및 데이터 패드 전극(PE)을 형성하는 단계를 포함할 수 있다.
상기 데이터 라인(DL), 상기 전원전압 공급라인(PL), 상기 리셋전압 공급라인(RL), 상기 차광 패턴(LS) 및 상기 데이터 패드 전극(PE)은 다중층 구조일 수 있다. 예를 들어, 상기 데이터 라인(DL), 상기 전원전압 공급라인(PL), 상기 리셋전압 공급라인(RL), 상기 차광 패턴(LS) 및 상기 데이터 패드 전극(PE)을 형성하는 단계는 상기 하부 기판(100) 상에 하부 도전층 및 상부 도전층을 적층하는 단계, 마스크 패턴을 이용하여 상기 상부 도전층과 상기 하부 도전층을 순차적으로 식각하는 단계를 포함할 수 있다.
도 8 및 9a 내지 9c를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 데이터 라인(DL), 상기 전원전압 공급라인(PL), 상기 리셋전압 공급라인(RL), 상기 차광 패턴(LS) 및 상기 데이터 패드 전극(PE)이 형성된 상기 하부 기판(100) 상에 버퍼 절연막(110)을 형성하는 단계 및 상기 버퍼 절연막(110)에 버퍼 컨택홀들(111h, 112h, 113h, 114h)을 형성하는 단계를 포함할 수 있다.
상기 버퍼 컨택홀들(111h, 112h, 113h, 114h)은 상기 데이터 라인(DL)의 일부 영역을 노출하는 상기 제 1 버퍼 컨택홀(111h), 상기 전원전압 공급라인(PL)의 일부 영역을 노출하는 제 2 버퍼 컨택홀(112h), 상기 차광 패턴(LS)의 일부 영역을 노출하는 제 3 버퍼 컨택홀(113h) 및 상기 데이터 패드 전극(PE)의 일부 영역을 노출하는 패드 컨택홀(114h)을 포함할 수 있다.
도 10 및 11a 내지 11c를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 버퍼 컨택홀들(111h, 112h, 113h, 114h)을 포함하는 상기 버퍼 절연막(110) 상에 제 1 산화물 반도체 패턴(231), 제 2 산화물 반도체 패턴(232) 및 패드 중간 전극(234)을 형성하는 단계를 포함할 수 있다.
상기 제 1 산화물 반도체 패턴(231), 상기 제 2 산화물 반도체 패턴(232) 및 상기 패드 중간 전극(234)을 형성하는 단계는 상기 버퍼 절연막(110) 상에 산화물 반도체 물질을 포함하는 반도체 층을 형성하는 단계, 상기 반도체 층의 일부 영역을 도체화하는 단계 및 상기 반도체 층을 패터닝하는 단계를 포함할 수 있다. 예를 들어, 상기 제 1 산화물 반도체 패턴(231)은 제 1 소스 영역(231s), 제 1 드레인 영역(231d) 및 상대적으로 낮은 전도율을 갖는 제 1 채널 영역(231c)을 포함할 수 있다. 상기 제 2 산화물 반도체 패턴(232)은 제 2 소스 영역(232s), 제 2 드레인 영역(232d) 및 상대적으로 낮은 전도율을 갖는 제 2 채널 영역(232c)을 포함할 수 있다. 상기 제 1 채널 영역(231c) 및 상기 제 2 채널 영역(232c)은 각각 해당 소스 영역(231s, 232s)과 해당 드레인 영역(231d, 232d) 사이에 위치할 수 있다.
상기 제 1 산화물 반도체 패턴(231)의 상기 제 1 소스 영역(231s)은 상기 제 1 버퍼 컨택홀(111h)을 통해 상기 데이터 라인(DL)의 상기 일부 영역과 직접 접촉할 수 있다. 상기 제 2 산화물 반도체 패턴(232)의 상기 제 2 소스 영역(232s)은 상기 제 2 버퍼 컨택홀(112h)을 통해 상기 전원전압 공급라인(PL)의 상기 일부 영역과 직접 접촉할 수 있다. 상기 제 2 산화물 반도체 패턴(232)의 상기 제 2 드레인 영역(232d)은 상기 제 3 버퍼 컨택홀(113h)을 통해 상기 차광 패턴(LS)의 상기 일부 영역과 직접 접촉할 수 있다. 상기 패드 중간 전극(234)은 상기 패드 컨택홀(114h)을 통해 상기 데이터 패드 전극(PE)의 상기 일부 영역과 직접 접촉할 수 있다.
도 12 및 13a 내지 13c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 제 1 산화물 반도체 패턴(231)의 상기 제 1 채널 영역(231c)과 중첩하는 제 1 게이트 절연막(241)과 제 1 게이트 전극(251) 및 상기 제 2 산화물 반도체 패턴(232)의 상기 제 2 채널 영역(232c)과 중첩하는 제 2 게이트 절연막(242)과 제 2 게이트 전극(252)을 형성하는 단계를 포함할 수 있다.
상기 제 1 게이트 절연막(241), 상기 제 2 게이트 절연막(242), 상기 제 1 게이트 전극(251) 및 상기 제 2 게이트 전극(252)은 하나의 마스크 패턴으로 형성될 수 있다. 예를 들어, 상기 제 1 게이트 절연막(241), 상기 제 2 게이트 절연막(242), 상기 제 1 게이트 전극(251) 및 상기 제 2 게이트 전극(252)을 형성하는 단계는 상기 제 1 산화물 반도체 패턴(231) 및 상기 제 2 산화물 반도체 패턴(232) 상에 게이트 절연층 및 게이트 전극층을 적층하는 단계, 상기 게이트 전극층을 식각하여 상기 제 1 게이트 전극(251) 및 상기 제 2 게이트 전극(252)을 형성하는 단계 및 상기 제 1 게이트 전극(251)과 상기 제 2 게이트 전극(252)을 식각 마스크로 상기 게이트 절연층을 식각하는 단계를 포함할 수 있다.
도 14 및 15a 내지 15c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 제 1 게이트 전극(251) 및 상기 제 2 게이트 전극(252) 상에 하부 보호막(120)을 형성하는 단계 및 상기 하부 보호막(120)에 컨택홀들(121h, 122h, 123h, 124h)을 형성하는 단계를 포함할 수 있다.
상기 제 1 하부 컨택홀(121h)은 상기 제 2 드레인 영역(232d)의 일부 영역과 중첩할 수 있다. 상기 제 2 하부 컨택홀(122h)은 상기 제 1 드레인 영역(231d)의 일부 영역과 중첩할 수 있다. 상기 제 3 하부 컨택홀(123h)은 상기 제 2 게이트 전극(252)의 일부 영역과 중첩할 수 있다. 상기 제 4 하부 컨택홀(124h)은 상기 패드 컨택홀(114)와 중첩할 수 있다.
도 16 및 17a 내지 17c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 상기 하부 보호막(120) 상에 오버 코트층(130)을 형성하는 단계 및 상기 오버 코트층(130)에 컨택홀들(131h, 132h)을 형성하는 단계를 포함할 수 있다.
상기 제 1 오버 컨택홀(131h)은 상기 제 1 하부 컨택홀(121h)와 중첩할 수 있다. 상기 제 2 오버 컨택홀(132h)은 상기 제 2 하부 컨택홀(122h) 및 상기 제 3 하부 컨택홀(123h)을 노출할 수 있다. 예를 들어, 상기 제 2 하부 컨택홀(122h)과 상기 제 3 하부 컨택홀(123h) 사이에 위치하는 상기 하부 보호막(120)의 일정 영역은 상기 제 2 오버 컨택홀(132h) 내에 위치할 수 있다.
도 1 및 2a 내지 2c에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 오버 코트층(130)이 형성된 상기 하부 기판(100) 상에 연결 전극(315) 및 하부 전극(310)을 형성하는 단계, 상기 하부 전극(310)의 가장 자리르 덮는 뱅크 절연막(140)을 형성하는 단계, 상기 뱅크 절연막(140)이 형성된 상기 하부 기판(100) 상에 발광층(320) 및 상부 전극(330)을 순차적으로 적층하여 발광 소자(300)를 형성하는 단계 및 충진제(600)를 이용하여 상기 발광 소자(300)가 형성된 상기 하부 기판(100)과 블랙 매트릭스(510)와 컬러 필터(520)가 형성된 상부 기판(400)을 결합하는 단계를 포함할 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 발광 소자(300)를 제어하는 박막 트랜지스터들(TR1, TR2, TR3)의 소스 전극 및 드레인 전극이 형성하지 않을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 박막 트랜지스터들(TR1, TR2, TR3)의 소스 전극 및 드레인 전극을 형성하는 공정 및 상기 소스/드레인 전극을 인접한 다른 구성과 절연하기 위한 층간 절연막을 형성하는 공정이 생략될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법에서는 공정이 단순화되어 생산성이 향상되고, 비용이 절감될 수 있다.
100 : 하부 기판 110 : 버퍼 절연막
231 : 제 1 산화물 반도체 패턴 231s : 제 1 소스 영역
231d : 제 1 드레인 영역 232 : 제 2 산화물 반도체 패턴
232s : 제 2 소스 영역 232d : 제 2 드레인 영역
300 : 발광 소자 315 : 연결 전극
315 : 연결 전극 TR1 : 제 1 박막 트랜지스터
TR2 : 제 2 박막 트랜지스터
231 : 제 1 산화물 반도체 패턴 231s : 제 1 소스 영역
231d : 제 1 드레인 영역 232 : 제 2 산화물 반도체 패턴
232s : 제 2 소스 영역 232d : 제 2 드레인 영역
300 : 발광 소자 315 : 연결 전극
315 : 연결 전극 TR1 : 제 1 박막 트랜지스터
TR2 : 제 2 박막 트랜지스터
Claims (10)
- 하부 기판 상에 위치하는 데이터 라인;
상기 하부 기판 상에 위치하고, 상기 데이터 라인과 이격되는 전원전압 공급라인;
상기 데이터 라인 및 상기 전원전압 공급라인 상에 위치하고, 상기 데이터 라인의 일부 영역과 중첩하는 제 1 버퍼 컨택홀 및 상기 전원전압 공급라인의 일부 영역과 중첩하는 제 2 버퍼 컨택홀을 포함하는 버퍼 절연막;
상기 버퍼 절연막 상에 위치하고, 제 1 산화물 반도체 패턴 및 상기 제 1 산화물 반도체 패턴의 제 1 채널 영역과 중첩하는 제 1 게이트 전극을 포함하는 제 1 박막 트랜지스터;
상기 버퍼 절연막 상에 위치하고, 상기 제 1 산화물 반도체 패턴과 이격되는 제 2 산화물 반도체 패턴 및 상기 제 2 산화물 반도체 패턴의 제 2 채널 영역과 중첩하는 제 2 게이트 전극을 포함하는 제 2 박막 트랜지스터; 및
상기 하부 기판과 상기 버퍼 절연막 사이에 위치하고, 상기 제 1 산화물 반도체 패턴 및 상기 제 2 산화물 반도체 패턴과 중첩하는 영역을 포함하는 차광 패턴을 포함하되,
상기 제 1 산화물 반도체 패턴의 제 1 소스 영역은 상기 제 1 버퍼 컨택홀 내측으로 연장되어 상기 데이터 라인과 직접 접촉하고,
상기 제 2 산화물 반도체 패턴의 제 2 소스 영역은 상기 제 2 버퍼 컨택홀 내측으로 연장되어 상기 전원전압 공급라인과 직접 접촉하고,
상기 데이터 라인 및 상기 전원전압 공급라인은 상기 차광 패턴과 동일한 구조를 갖고,
상기 제 1 산화물 반도체 패턴 및 상기 차광 패턴은 스토리지 커패시터를 구성하는 디스플레이 장치. - 제 1 항에 있어서,
상기 버퍼 절연막은 상기 차광 패턴과 상기 제 2 산화물 반도체 패턴의 제 2 드레인 영역 사이에 위치하는 제 3 버퍼 컨택홀을 더 포함하고,
상기 제 2 산화물 반도체 패턴의 제 2 드레인 영역은 상기 제 3 버퍼 컨택홀 내측으로 연장되어 상기 차광 패턴과 직접 접촉하는 디스플레이 장치. - 제 1 항에 있어서,
상기 제 1 산화물 반도체 패턴의 제 1 드레인 영역과 상기 제 2 게이트 전극 사이를 전기적으로 연결하는 연결 전극; 및
상기 제 2 산화물 반도체 패턴의 제 2 드레인 영역과 전기적으로 연결되는 발광 소자를 더 포함하는 디스플레이 장치. - 제 3 항에 있어서,
상기 발광 소자는 순서대로 적층된 하부 전극, 발광층 및 상부 전극을 포함하되,
상기 연결 전극은 상기 발광 소자의 상기 하부 전극과 동일한 물질로 구성되는 디스플레이 장치. - 제 3 항에 있어서,
상기 제 1 박막 트랜지스터와 상기 발광 소자 사이에 위치하고, 상기 제 2 박막 트랜지스터와 상기 발광 소자 사이로 연장하는 하부 보호막; 및
상기 하부 보호막과 상기 발광 소자 사이에 위치하는 오버 코트층을 더 포함하되,
상기 하부 보호막은 상기 제 1 산화물 반도체 패턴의 제 1 드레인 영역을 부분적으로 노출하는 제 1 하부 컨택홀, 상기 제 2 게이트 전극을 부분적으로 노출하는 제 2 하부 컨택홀 및 상기 제 2 산화물 반도체 패턴의 제 2 드레인 영역을 부분적으로 노출하는 제 3 하부 컨택홀을 포함하고,
상기 오버 코트층은 상기 제 1 하부 컨택홀과 상기 제 2 하부 컨택홀을 노출하는 제 1 오버 컨택홀 및 상기 제 3 하부 컨택홀과 중첩하는 제 2 오버 컨택홀을 포함하는 디스플레이 장치. - 제 5 항에 있어서,
상기 연결 전극은 상기 제 1 오버 컨택홀 및 상기 제 1 하부 컨택홀을 통해 상기 제 1 드레인 영역과 직접 접촉하는 디스플레이 장치. - 제 1 항에 있어서,
상기 데이터 라인과 연결되는 데이터 패드 전극을 더 포함하되,
상기 버퍼 절연막은 상기 데이터 패드 전극의 일부 영역을 노출하는 패드 컨택홀을 더 포함하는 디스플레이 장치. - 제 7 항에 있어서,
상기 데이터 패드 전극은 상기 데이터 라인 및 상기 전원전압 공급라인과 동일한 구조를 갖는 디스플레이 장치. - 제 1 항에 있어서,
상기 하부 기판과 상기 버퍼 절연막 사이에 위치하는 리셋전압 공급라인;
상기 버퍼 절연막 상에 위치하고, 상기 제 1 산화물 반도체 패턴과 이격되는 제 3 산화물 반도체 패턴 및 상기 제 3 산화물 반도체 패턴의 제 3 채널 영역과 중첩하는 제 3 게이트 전극을 포함하는 제 3 박막 트랜지스터를 더 포함하되,
상기 제 3 산화물 반도체 패턴의 제 3 소스 영역은 상기 버퍼 절연막에 의해 노출되는 상기 리셋전압 공급라인의 일부 영역과 직접 접촉하는 디스플레이 장치. - 제 9 항에 있어서,
상기 제 3 게이트 전극은 상기 제 1 게이트 전극과 직접 연결되는 디스플레이 장치.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022892A (ja) * | 2001-07-06 | 2003-01-24 | Semiconductor Energy Lab Co Ltd | 発光装置の製造方法 |
| JP2009047967A (ja) * | 2007-08-21 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101957972B1 (ko) * | 2012-06-05 | 2019-07-04 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR102167131B1 (ko) * | 2013-01-30 | 2020-10-16 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
| KR102049793B1 (ko) * | 2013-11-15 | 2020-01-08 | 엘지디스플레이 주식회사 | 유기전계발광 표시장치 |
| KR102141557B1 (ko) * | 2013-12-26 | 2020-08-05 | 엘지디스플레이 주식회사 | 어레이 기판 |
| KR102132181B1 (ko) * | 2013-12-31 | 2020-07-10 | 엘지디스플레이 주식회사 | 유기 발광 디스플레이 장치와 이의 제조 방법 |
| KR102183367B1 (ko) * | 2014-07-11 | 2020-11-27 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR102192473B1 (ko) * | 2014-08-01 | 2020-12-18 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022892A (ja) * | 2001-07-06 | 2003-01-24 | Semiconductor Energy Lab Co Ltd | 発光装置の製造方法 |
| JP2009047967A (ja) * | 2007-08-21 | 2009-03-05 | Seiko Epson Corp | 電気光学装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |