KR102167131B1 - 박막트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 65
- 239000010409 thin film Substances 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000010410 layer Substances 0.000 claims abstract description 205
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 239000011229 interlayer Substances 0.000 claims abstract description 52
- 239000010408 film Substances 0.000 claims abstract description 49
- 230000000149 penetrating effect Effects 0.000 claims abstract description 19
- 239000003990 capacitor Substances 0.000 claims description 29
- 238000003860 storage Methods 0.000 claims description 29
- 239000011810 insulating material Substances 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 10
- 229910052793 cadmium Inorganic materials 0.000 claims description 4
- 229910052733 gallium Inorganic materials 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 229910052725 zinc Inorganic materials 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- 230000009191 jumping Effects 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
Abstract
본원의 일 실시예는 표시영역에 대응한 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판에 있어서, 제 2 게이트 라인과 구동트랜지스터 및 레퍼런스라인 사이에 접속된 센싱 트랜지스터는 액티브영역, 제 1 전극영역 및 제 2 전극영역을 포함하는 반도체층을 포함하고, 그 반도체층은 제 1 전극영역으로부터 제 2 게이트라인과 평행한 방향으로 연장되어 레퍼런스 라인과 데이터 라인 및 구동전원라인과 층간절연막을 사이에 두고 오버랩하고, 그 층간절연막을 관통하는 제 1 콘택홀을 통해 레퍼런스 라인과 접속되며 도체화된 연장영역을 더 포함하는 박막트랜지스터 어레이 기판을 제공한다.
Description
본원은 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것으로, 특히 유기발광표시장치(Organic Light Emitting Display device: OLED)에 적용되는 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. 이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면합착된 구조이다.
일반적으로 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 평판표시장치는, 한 쌍의 기판 중 어느 하나로서 박막트랜지스터 어레이 기판을 포함한다. 박막 트랜지스터 어레이 기판은 표시영역에 형성되는 셀 어레이를 포함하는데, 이때, 셀 어레이는 표시영역에 대응하여 복수의 화소영역을 정의하고, 각 화소영역에서의 광 방출을 독립적으로 구동한다.
일반적으로, 셀 어레이는 복수의 화소영역을 정의하도록 상호 교차하는 방향으로 나열된 게이트라인과 데이터라인, 게이트라인과 데이터라인의 교차영역에 복수의 화소영역에 대응하여 형성된 복수의 박막 트랜지스터를 포함한다.
한편, 유기발광표시장치(OLED)는 자체 발광형 소자인 유기발광소자를 이용하여, 화상을 표시한다. 여기서 유기발광소자는 상호 대향하는 제 1 및 제 2 전극, 및 이들 사이에 유기발광물질로 형성된 발광층을 포함하여, 제 1 및 제 2 전극 사이에 흐르는 구동전류에 기초하여 발광한다.
이에, 유기발광표시장치에 적용되는 박막트랜지스터 어레이 기판의 셀 어레이는 각 화소영역에 대응하는 유기발광소자에 공급되는 구동전류를 제어하는 화소회로, 및 화소회로 중 유기발광소자에 연결되는 구동 트랜지스터의 열화를 보상하는 보상회로를 포함한다.
구체적으로, 화소회로 중 구동 트랜지스터는 스위칭 트랜지스터로부터 인가된 게이트전압, 및 구동전원라인의 신호에 기초하여, 유기발광소자에 구동전류를 인가한다. 즉, 구동 트랜지스터는 전압-전류 변환을 실시한다.
이때, 구동 트랜지스터는 턴온하여 전압-전류 변환을 실시하는 동안, 점차 증가되는 게이트-바이어스 스트레스(Gate-Bias Stress)를 받아, 열화된다. 이에, 구동 트랜지스터의 문턱전압이 점차 상승함으로써, 유기발광소자의 구동전류가 점차 감소하므로, 휘도가 저하된다.
보상회로는 구동 트랜지스터의 열화를 보상하기 위한 것으로, 구동 트랜지스터의 게이트전압을 임계 이상으로 유지하도록 제어하는 센싱 트랜지스터를 포함한다.
도 1은 유기발광표시장치의 일반적인 박막트랜지스터 어레이 기판 중 센싱 트랜지스터를 나타낸 평면도이고, 도 2는 도 1의 I-I'를 나타낸 단면도이다.
도 1에 도시한 바와 같이, 일반적인 박막트랜지스터 어레이 기판은 일방향으로 형성되는 센스라인(10), 다른 일 방향(도 1의 세로방향)으로 상호 평행하게 형성되는 레퍼런스라인(10), 데이터라인(20) 및 구동라인(30), 그리고 센스라인(10)과 레퍼런스라인(20) 사이의 교차영역에 형성되고 구동 트랜지스터(50)에 연결되는 센싱 트랜지스터(50)를 포함한다. 그리고, 센싱 트랜지스터(50)는 턴온한 스위칭 트랜지스터을 통해 충진되는 스토리지 커패시터의 상부전극(50)과 연결된다.
그런데, 레퍼런스라인(20)과 센싱 트랜지스터(60) 사이에 데이터라인(30)이 형성되어 있으므로, 레퍼런스라인(20)과 데이터라인(30) 간의 쇼트를 방지하기 위해, 별도의 점핑층(80)을 이용하여 레퍼런스라인(20)과 센싱 트랜지스터(60) 사이를 연결한다.
이때, 점핑층(80)은 센스라인(10)과 평행한 방향으로 형성되고, 제 1 점핑콘택홀(81)을 통해 레퍼런스라인(20)과 연결되고, 제 2 점핑콘택홀(82)을 통해 센싱 트랜지스터(60)와 연결된다.
도 2에 도시한 바와 같이, 센싱 트랜지스터(60)는 기판(1) 상의 제 1 게이트전극(61), 제 1 게이트전극(61)을 덮는 제 1 게이트절연막(2) 상에 제 1 게이트전극(61)의 적어도 일부와 오버랩하는 액티브영역(62a), 그 양측의 소스영역(62b) 및 드레인영역(62c)을 포함하도록 형성되는 반도체층(62), 및 액티브영역(62a)을 덮는 제 2 게이트절연막(63) 상에 형성되는 제 2 게이트전극(64)을 포함한다. 이러한 센싱 트랜지스터(50)는 제 1 게이트절연막(2) 상의 전면에 형성되는 층간절연막(3)으로 덮인다.
그리고, 레퍼런스라인(20) 및 데이터라인(30)은 층간절연막(3) 상에 상호 평행하게 형성된다. 이때, 레퍼런스라인(20)과 센싱 트랜지스터(60)는 데이터라인(30)과 단선되도록, 점핑층(80)을 통해 상호 연결된다.
점핑층(80)은 제 2 게이트절연막(63) 상에 형성되고, 제 2 게이트절연막(63)을 관통하는 제 2 점핑콘택홀(82)을 통해 소스영역(62b)과 연결된다. 이러한 점핑층(80)은 제 2 게이트전극(64)과 함께 형성된다.
즉, 제 1 게이트절연막(2) 상에 반도체층(62)을 형성한 후, 제 1 게이트절연막(2) 상의 전면에 절연물질막(미도시)을 적층한다. 그리고, 소스영역(62b)의 적어도 일부에 대응하여 절연물질막을 관통하는 제 2 점핑콘택홀(82)을 형성한다.
이어서, 제 2 점핑콘택홀(82)을 포함한 절연물질막 상의 전면에 금속막(미도시)을 적층하고, 절연물질막과 금속막을 일괄 패터닝하여, 제 2 게이트절연막(63), 제 2 게이트전극(64) 및 점핑층(80)을 형성한다. 이때, 반도체층(62) 중 제 2 게이트절연막(63) 및 제 2 게이트전극(64)에 의해 가려진 액티브영역(62a)을 제외한 나머지, 즉 소스영역(62b) 및 드레인영역(62c)은 식각가스에 노출되어, 도체화된다.
그런데, 도 2에서 일점쇄선으로 나타낸 바와 같이, 소스영역(62b) 중 일부는 제 2 게이트절연막(63)에 의해 가려져서, 식각가스에 노출되지 않는다. 이에, 센싱 트랜지스터(60)에 대한 신뢰도 및 균일도를 향상시키는 데에 한계가 있는 문제점이 있다.
또한, 도 1에서 적색 점선으로 나타낸 바와 같이, 센싱 트랜지스터(60)와 점핑층(80) 사이를 연결시키기 위한 제 2 점핑콘택홀(82)은 화소영역 내에 형성되는데, 이때, 스캔라인(10)과 점핑층(80) 사이의 간격에, 콘택홀에 대한 임계 이상의 공정마진이 부가되어야 한다. 이로 인해, 각 화소영역의 개구율이 감소되는 문제점이 있다.
본원은 각 화소영역에 대응한 보상회로를 포함하는 박막트랜지스터 어레이 기판에 있어서, 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그의 제조방법에 관한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 표시영역에 대응한 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판에 있어서, 각 화소영역, 유기발광소자; 구동전원라인과 유기발광소자 사이에 접속된 구동 트랜지스터; 제 1 게이트라인과 데이터라인 및 구동 트랜지스터 사이에 접속된 스위칭 트랜지스터; 및 제 2 게이트라인과 구동 트랜지스터 및 레퍼런스라인 사이에 접속된 센싱 트랜지스터를 포함하고; 센싱 트랜지스터는 기판 상에 배치되는 제 1 게이트전극; 기판 상에 제 1 게이트전극을 덮도록 배치되는 제 1 게이트절연막; 제 1 게이트절연막 상에 배치되고, 제 1 게이트전극과 오버랩하는 액티브영역, 액티브영역 양측에 배치되고 도체화된 제 1 전극영역 및 제 2 전극영역을 포함하는 반도체층; 액티브영역 상에 배치되는 제 2 게이트절연막; 제 2 게이트절연막 상에 배치되어 제 2 게이트라인과 접속되고 액티브영역과 오버랩하는 제 2 게이트전극; 및 제 1 게이트절연막 상에 제 2 게이트절연막 및 제 2 게이트 전극의 적층 구조를 덮도록 배치되는 층간절연막을 포함하며; 반도체층은 제 1 전극영역으로부터 제 2 게이트라인과 평행한 방향으로 연장되어 층간절연막 상에 배치된 레퍼런스 라인, 데이터 라인, 구동전원라인과 오버랩하고, 층간절연막을 관통하는 제 1 콘택홀을 통해 레퍼런스 라인과 접속되며 도체화된 연장영역을 더 포함하는 박막트랜지스터 어레이 기판을 제공한다.
본원은 표시영역에 대응한 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상에 제 1 게이트전극을 형성하는 단계; 기판 상의 전면에 제 1 게이트전극을 덮는 제 1 게이트절연막을 형성하는 단계; 제 1 게이트절연막 상에, 제 1 게이트전극과 오버랩하는 액티브영역, 액티브영역 양측의 제 1 전극영역과 제 2 전극인영역 및 제 1 전극영역에서 일방향으로 연장된 연장영역을 포함하는 반도체층을 형성하는 단계; 제 1 게이트절연막 상의 전면에 반도체층을 덮는 절연물질막 및 금속막을 순차적으로 형성하는 단계; 절연물질막 및 금속막을 일괄 패터닝하여, 액티브영역 상의 제 2 게이트절연막, 및 제 2 게이트절연막 상의 제 2 게이트전극 및 게이트라인을 형성하고, 제 1 전극영역 및 제 2 전극영역과 연장영역을 도체화하는 단계; 제 1 게이트절연막 상의 전면에, 반도체층, 제 2 게이트절연막 및 제 1 게이트전극을 덮는 층간절연막을 형성하는 단계; 연장영역의 일부에 대응하여 층간절연막을 관통하는 제 1 콘택홀을 형성하는 단계; 및 층간절연막 상에, 데이터라인 및 구동전원라인과, 제 1 콘택홀을 통해 연장영역에 연결되는 레퍼런스라인을 형성하는 단계를 포함하고; 반도체층의 도체화된 연장영역은 게이트라인과 평행한 방향으로 연장되고, 층간 절연막 상에 배치된 레퍼런스라인 및 데이터라인과 구동전원라인과 오버랩하는 박막트랜지스터 어레이 기판의 제조방법을 더 제공한다.
본원의 일 실시예에 따르면, 데이터라인을 회피하면서 센싱 트랜지스터와 레퍼런스 라인 사이를 연결하기 위하여, 별도의 점핑층 대신, 센싱 트랜지스터의 소스영역에서 일방향으로 연장된 연장영역을 포함한다.
이로써, 센싱 트랜지스터의 소스영역 중 일부를 노출하는 콘택홀 및 그에 대응한 공정마진을 제거할 수 있으므로, 각 화소영역의 개구율이 향상될 수 있다.
그리고, 센싱 트랜지스터와 레퍼런스 라인을 연결하기 위한 콘택홀은 소스영역이 아닌 연장영역의 일부에 대응하여 형성되므로, 소스영역 전체가 도체화된 산화물반도체로 형성될 수 있어, 센싱 트랜지스터의 신뢰도 및 균일도가 향상될 수 있다.
도 1은 일반적인 박막트랜지스터 어레이 기판 중 센싱 트랜지스터를 나타낸 평면도이다.
도 2는 도 1의 I-I'를 나타낸 단면도이다.
도 3은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 일 화소를 나타낸 회로도이다.
도 4는 도 3의 회로도에 대응하는 화소영역을 나타낸 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 6은 도 4의 Ⅲ-Ⅲ'를 나타낸 단면도이다.
도 7은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 8a 내지 도 8j는 도 7의 각 단계를 나타낸 공정도이다.
도 2는 도 1의 I-I'를 나타낸 단면도이다.
도 3은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 일 화소를 나타낸 회로도이다.
도 4는 도 3의 회로도에 대응하는 화소영역을 나타낸 평면도이다.
도 5는 도 4의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 6은 도 4의 Ⅲ-Ⅲ'를 나타낸 단면도이다.
도 7은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 8a 내지 도 8j는 도 7의 각 단계를 나타낸 공정도이다.
이하, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판 및 그의 제조방법에 대해 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 3 내지 도 6을 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판에 대해 설명한다.
도 3은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 일 화소를 나타낸 회로도이고, 도 4는 도 3의 회로도에 대응하는 화소영역을 나타낸 평면도이다. 그리고, 도 5는 도 4의 Ⅱ-Ⅱ'를 나타낸 단면도이고, 도 6은 도 4의 Ⅲ-Ⅲ'를 나타낸 단면도이다.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 표시영역에 대응한 복수의 화소영역을 정의한다.
구체적으로, 도 3에 도시한 바와 같이, 박막트랜지스터 어레이 기판(100)은 각 화소영역에 대응하여, 유기발광소자(OLED)에 공급되는 구동전류를 제어하는 구동 트랜지스터(DR_Tr)를 포함하는 화소회로(100a), 및 구동 트랜지스터(Dr_Tr)의 열화를 보상하는 보상회로(100b)를 포함한다.
화소회로(100a)는 스위칭 트랜지스터(SW_Tr), 구동 트랜지스터(DR_Tr) 및 스토리지 커패시터(Stg_C)를 포함한다.
스위칭 트랜지스터(SW_Tr)는 각 화소영역에 대응한 스캔신호(Vscan)에 기초하여 턴온-턴오프하고, 턴온 시, 각 화소영역에 대응한 데이터신호(Vdata)에 기초하여 구동 트랜지스터(DR_Tr)의 게이트전압을 공급하고, 스토리지 커패시터(Stg_C)를 충진한다. 즉, 스위칭 트랜지스터(SW_Tr) 중 게이트전극은 각 화소영역의 스캔신호(Vscan)를 공급하는 스캔라인에 연결되고, 제 1 전극(소스전극 및 드레인전극 중 어느 하나임)은 각 화소영역의 데이터신호(Vdata)를 공급하는 데이터라인에 연결되며, 제 2 전극(소스전극 및 드레인전극 중 나머지 하나임)은 구동 트랜지스터(DR_Tr)의 게이트전극 및 스토리지 커패시터(Stg_C)의 일단에 연결된다.
구동 트랜지스터(DR_Tr)는 턴온한 스위칭 트랜지스터(SW_Tr) 및 그로 인해 충진된 스토리지 커패시터(Stg_c)로부터 공급되는 게이트전압에 기초하여 턴온-턴오프하고, 턴온 시, 각 화소영역에 대응하는 구동전원(VDD)에 기초하여, 유기발광소자(OLED)에 구동전류를 공급한다. 즉, 구동 트랜지스터(DR_Tr) 중 게이트전극은 스위칭 트랜지스터(SW_Tr)의 제 2 전극에 연결되고, 제 1 전극(소스전극 및 드레인전극 중 어느 하나임)은 각 화소영역의 구동전원(VDD)을 공급하는 구동전원라인에 연결되며, 제 2 전극(소스전극 및 드레인전극 중 나머지 하나임)은 유기발광소자(OLED)에 연결된다.
유기발광소자(OLED)는 구동 트랜지스터(DR_Tr)과 공통전원(VSS) 사이에 연결되고, 턴온한 구동 트랜지스터(DR_Tr)로부터 공급되는 구동전류에 기초하여, 광을 방출한다.
스토리지 커패시터(Stg_C)는 구동 트랜지스터(DR_Tr)의 게이트전극과 제 2 전극 사이에 연결된다. 즉, 스토리지 커패시터(Stg_C) 중 일단은 스위칭 트랜지스터(SW_Tr)의 제 2 전극에 연결된 구동 트랜지스터(DR_Tr)의 게이트전극과 연결되고, 다른 일단은 유기발광소자(OLED)에 연결된 구동 트랜지스터(DR_Tr)의 제 2 전극에 연결된다.
이러한 스토리지 커패시터(Stg_C)는 턴온한 스위칭 트랜지스터(SW_Tr)에 의해 충진되어, 스위칭 트랜지스터(SW_Tr)가 턴오프한 이후에도, 구동 트랜지스터(DR_Tr)의 게이트전압을 다음 프레임까지 유지시킨다.
한편, 구동 트랜지스터(DR_Tr)는 전압-전류 변환을 실시하는 소자로서, 턴온 시, 점차 열화된다. 이와 같이 구동 트랜지스터(DR_Tr)가 열화되면, 문턱전압이 점차 상승하여, 유기발광소자에 공급되는 구동전류가 점차 낮아진다.
이에, 박막트랜지스터 어레이 기판(100)은 구동 트랜지스터(DR_Tr)의 열화를 보상하기 위한 보상회로(100b)를 포함한다.
보상회로(100b)는 스토리지 커패시터(Stg_C)에 연결되어, 구동 트랜지스터(DR_Tr)의 게이트전압을 제어하는 센싱 트랜지스터(SE_Tr)를 포함한다.
센싱 트랜지스터(SE_Tr)는 각 화소영역에 대응하는 센싱신호(Vsence)에 기초하여 턴온-턴오프하고, 턴온 시, 각 화소영역에 대응하는 보상기준신호(Vref)를 스토리지 커패시터(Stg_C)로 공급한다. 즉, 센싱 트랜지스터(SE_Tr)는 중 게이트전극은 각 화소영역의 센싱신호(Vsence)를 공급하는 센스라인에 연결되고, 제 1 전극(소스전극 및 드레인전극 중 어느 하나임)은 각 화소영역의 보상기준신호(Vref)를 공급하는 레퍼런스라인에 연결되며, 제 2 전극(소스전극 및 드레인전극 중 나머지 하나임)은 구동 트랜지스터(DR_Tr)의 제 2 전극과 연결된 스토리지 커패시터(Stg_C)의 다른 일단에 연결된다.
이러한 센싱 트랜지스터(SE_Tr)는 턴온 시, 레퍼런스라인의 보상기준신호(Vref)를 스토리지 커패시터(Stg_C)로 공급한다. 이때, 스토리지 커패시터(Stg_C)는 스위칭 트랜지스터(SW_Tr)로부터 공급된 데이터신호(Vdata)와, 센싱 트랜지스터(SE_Tr)로부터 공급된 보상기준신호(Vref)에 기초하여, [Vdata-Vref] 전압으로 충진된다. 이로써, 보상기준신호(Vref)만큼, 구동 트랜지스터(DR_Tr)의 열화가 보상될 수 있다.
도 2에서 청색으로 도시한 바와 같이, 스캔라인(Scan_L) 및 센스라인(Sence_L)은 일방향(도 2에서 가로방향임)으로 상호 이격하도록 형성된다.
도 2에서 적색으로 도시한 바와 같이, 데이터라인(Data_L), 구동전원라인(DD_L) 및 레퍼런스라인(Ref_L)은 일방향에 교차하는 다른 일방향(도 2에서 세로방향임)으로 상호 이격하도록 형성된다. 이때, 데이터라인(Data_L), 구동전원라인(DD_L) 및 레퍼런스라인(Ref_L)은 스캔라인(Scan_L) 및 센스라인(Sence_L)을 덮은 절연막 상에, 스캔라인(Scan_L) 및 센스라인(Sence_L) 각각의 적어도 일부와 교차하도록 형성된다.
스위칭 트랜지스터(SW_Tr)는 스캔라인(Scan_L)과 데이터라인(Data_L) 사이의 교차영역에 형성된다.
구동 트랜지스터(DR_Tr)는 구동전원라인(DD_L)과 인접하도록 형성되고, 구동전원라인(DD_L)과 연결된다.
스위칭 트랜지스터(SW_Tr) 및 구동 트랜지스터(DR_Tr) 각각과 연결되는 스토리지 커패시터(Stg_C)는 스위칭 트랜지스터(SW_Tr) 및 구동 트랜지스터(DR_Tr) 사이에 형성된다.
센싱 트랜지스터(SE_Tr)는 센스라인(Sence_L)과 레퍼런스라인(Ref_L) 사이의 교차영역에 형성된다.
센싱 트랜지스터(SE_Tr), 구동 트랜지스터(DR_Tr) 및 스위칭 트랜지스터(SW_Tr)은 동일한 구조로 형성된다. 즉, 센싱 트랜지스터(SE_Tr), 구동 트랜지스터(DR_Tr) 및 스위칭 트랜지스터(SW_Tr) 각각은 기판 상의 제 1 게이트전극, 제 1 게이트전극을 덮는 제 1 게이트절연막 상에 형성되는 반도체층, 반도체층 중 액티브영역 상에 순차 적층되어 형성되는 제 2 게이트절연막 및 제 2 게이트전극을 포함한다. 여기서, 제 2 게이트전극은 제 1 게이트전극의 일부를 노출하도록 제 1 및 제 2 게이트절연막을 관통하는 홀을 통해, 제 1 게이트전극과 연결된다.
구체적으로, 도 5에 도시한 바와 같이, 센싱 트랜지스터(SE_Tr)는 기판(101) 상에 형성되는 제 1 게이트전극(111), 기판(101) 상의 전면에 제 1 게이트전극(111)을 덮도록 형성되는 제 1 게이트절연막(102), 제 1 게이트절연막(102) 상에 형성되는 반도체층(121), 반도체층(121) 중 제 1 게이트전극(111)의 적어도 일부와 오버랩하는 액티브영역(121a) 상에 형성되는 제 2 게이트절연막(131) 및 제 2 게이트절연막(131) 상에 형성되는 제 2 게이트전극(141)을 포함한다.
도 5에 상세히 도시되어 있지 않으나, 도 4 및 도 6을 참조하면, 제 2 게이트전극(141)은 센스라인(Sence_L) 중 일부로 형성될 수 있고, 제 1 게이트전극(111)의 일부를 노출하도록 제 1 및 제 2 게이트절연막(102, 131)을 관통하는 홀을 통해, 제 1 게이트전극(111)과 연결된다.
그리고, 센싱 트랜지스터(SE_Tr)의 반도체층(121)은 제 1 게이트전극(111)의 적어도 일부와 오버랩하는 액티브영역(121a), 액티브영역(121a) 양측의 소스영역(121b)과 드레인영역(121c), 및 소스영역(121b)에서 센스라인(Sence_L)에 평행한 방향으로 연장된 연장영역(121d)을 포함한다.
여기서, 반도체층(121)은 산화물반도체로 형성된다. 예시적으로, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택될 수 있다.
그리고, 반도체층(121) 중 제 2 게이트절연막(131) 및 제 2 게이트전극(141)으로 덮인 액티브영역(121a)을 제외한 나머지, 즉 소스영역(121b), 드레인영역(121c) 및 연장영역(121d) 각각은 제 2 게이트절연막(131) 및 제 2 게이트전극(141)을 형성하기 위한 식각가스에 노출되어 도체화된 산화물반도체로 형성된다.
도 4에서 녹색으로 도시한 바를 더 참조하면, 센싱 트랜지스터(SE_Tr)의 연장영역(121d)은 소스영역(121b)으로부터 연장되어 레퍼런스라인(Ref_L)과 오버랩되도록 형성된다.
이러한 연장영역(121d)은 데이터라인(Data_L)을 회피하면서, 레퍼런스라인(Ref_L)과 센싱 트랜지스터(SE_Tr)의 소스영역(121b) 사이를 연결하기 위한 것이다.
이와 같은 센싱 트랜지스터(SE_Tr)는 제 1 게이트절연막(102) 상의 전면에 형성되는 층간절연막(103)으로 덮인다. 즉, 층간절연막(103)은 제 1 게이트절연막(102) 상의 전면에, 반도체층(121), 제 2 게이트절연막(131) 및 제 2 게이트전극(141)을 덮도록 형성된다.
센스라인(Sence_L)은 층간절연막(103) 상에 형성되고, 연장영역(121d)의 일부를 노출하도록 층간절연막(103)을 관통하는 제 1 콘택홀(151)을 통해 연장영역(121d)과 연결된다.
즉, 센싱 트랜지스터(SE_Tr)의 소스영역(121b)은 연장영역(121d) 및 제 1 콘택홀(151)을 통해 센스라인(Sence_L)과 연결된다.
이상과 같이, 본원의 일 실시예에 따르면, 별도의 점핑층 대신, 소스영역(121b)으로부터 연장되어 형성된 연장영역(121d)을 통해, 센싱 트랜지스터(SE_Tr)와 레퍼런스라인(Ref_L) 사이를 연결한다.
이로써, 화소영역 내에 별도의 점핑층과 소스영역(121b) 사이를 연결하기 위한 콘택홀을 형성할 필요가 없으므로, 화소영역 내의 콘택홀 및 이를 위한 공정마진을 제거할 수 있어, 각 화소영역의 개구율이 향상될 수 있다.
이에 대한 시뮬레이션 결과, 도 1에 도시한 일반적인 박막트랜지스터 어레이 기판의 경우, 개구율이 14.59%인 반면, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 개구율이 1.55만큼 향상된 16.14%으로 확인되었다.
더불어, 별도의 점핑층과 소스영역(121b) 사이를 연결하기 위한 콘택홀을 제거함에 따라, 소스영역(121b)은 제 2 게이트절연막(63)에 가려지는 일부를 포함하지 않게 된다. 즉, 소스영역(121b)을 비롯한 연장영역(121d)은 제 2 게이트전극(141)과 오버랩하는 영역을 포함하지 않으므로, 소스영역(121b) 및 연장영역(121d) 각각의 전체 영역이 제 2 게이트절연막(131) 및 제 2 게이트전극(141)을 형성하기 위한 식각가스에 노출되어 도체화된다. 이로써, 센싱 트랜지스터(SE_Tr)에 대한 신뢰도 및 균일도가 향상될 수 있다.
또한, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 레퍼런스 라인(Ref_L)과 센싱 트랜지스터(Sense_L) 사이의 이격거리에만 대응하여, 도체화된 산화물 반도체로 형성된 연장영역(121d)을 포함하므로, 배선의 저항 증가로 인한 센싱 트랜지스터(SE_Tr)에 대한 신뢰도 저하를 최소화할 수 있다.
한편, 상부전극(UE)은 스토리지 커패시터(Stg_C)를 형성하기 위한 것으로, 층간절연막(103) 상에 형성된다. 그리고, 상부전극(UE)은 센싱 트랜지스터(SE_Tr)의 드레인영역(121c)의 일부를 노출하도록 층간절연막(103)을 관통하는 제 2 콘택홀(152)을 통해, 센싱 트랜지스터(SE_Tr)의 드레인영역(121c)과 연결된다. 상부전극(UE)을 포함한 스토리지 커패시터(Stg_C)에 대해서는 도 6을 참조하여 이하에서 더욱 상세히 설명하기로 한다.
도 5에 도시한 바와 같이, 구동 트랜지스터(DR_Tr)는 연장영역(121d)을 포함하지 않고, 스토리지 커패시터(Stg_C)의 하부전극(미도시)에 연결되는 제 2 게이트전극(122), 구동전원라인(DD_L)과 연결되는 소스영역(122b) 및 센싱 트랜지스터(SE_Tr)의 드레인영역(121c)과 연결되는 드레인영역(122c)을 포함하는 점을 제외하면, 센싱 트랜지스터(SE_Tr)과 동일하다. 이하에서는, 구동 트랜지스터(DR_Tr)를 센싱 트랜지스터(SE_Tr)로부터 명확하게 구분하기 위하여, 구동 트랜지스터(DR_Tr)의 각 구성요소를 "구동용"으로 지칭한다.
즉, 구동 트랜지스터(DR_Tr)는 기판(101) 상에 형성되는 구동용 제 1 게이트전극(112), 제 1 게이트절연막(102) 상에 형성되고, 구동용 제 1 게이트전극(112)의 적어도 일부와 오버랩하는 구동용 액티브영역(122a) 및 구동용 액티브영역(122a) 양측의 구동용 소스영역(122b)과 구동용 드레인영역(122c)을 포함하는 구동용 반도체층(122), 구동용 액티브영역(122a) 상에 형성되는 구동용 제 2 게이트절연막(132), 및 구동용 제 2 게이트절연막(132) 상에 형성되는 구동용 제 2 게이트전극(142)을 포함한다.
구동 트랜지스터(DR_Tr)의 구동용 드레인영역(122c)은 센싱 트랜지스터(SE_Tr)의 드레인영역(121c)과 이어진다. 이로써, 구동용 드레인영역(122c)은 제 2 콘택홀(152)을 통해 스토리지 커패시터의 상부전극(UE)과 연결된다.
이러한 구동 트랜지스터(DR_Tr)는 층간절연막(103)으로 덮인다. 즉, 층간절연막(103)은 구동용 반도체층(122), 구동용 제 2 게이트절연막(132) 및 구동용 제 2 게이트전극(142)을 더 덮도록 형성된다.
그리고, 구동전원라인(DD_L)은 층간절연막(103) 상에 형성되고, 구동용 소스영역(122b)의 일부를 노출하도록 층간절연막(103)을 관통하는 제 3 콘택홀(153)을 통해, 구동 트랜지스터(DR_Tr)의 구동용 소스영역(122b)에 연결된다.
도 4를 참조하면, 구동용 제 2 게이트전극(142)은 구동용 제 1 게이트전극(112)의 일부를 노출하도록 제 1 게이트절연막(102) 및 구동용 제 2 게이트절연막(132)을 관통하는 홀을 통해, 구동용 제 1 게이트전극(112)과 연결된다. 그리고, 구동용 제 2 게이트전극(142)은 스토리지 커패시터(도 4의 Stg_C)의 하부전극에서 분기된 형태로 형성될 수 있다.
또한, 별도로 도시하고 있지 않으나, 스위칭 트랜지스터(SW_Tr)는 연장영역(121d)을 포함하지 않고, 스캔라인(Scan_L)과 연결되는 제 2 게이트전극, 데이터라인(Data_L)과 연결되는 소스영역 및 스토리지 커패시터(Stg_C)의 하부전극을 통해 구동 트랜지스터(DR_Tr)의 게이트전극에 연결되는 드레인영역을 포함하는 점을 제외하면, 센싱 트랜지스터(SE_Tr)과 동일하다. 이에 중복되는 설명은 생략하기로 한다.
도 6에 도시한 바와 같이, 구동용 제 2 게이트전극(142)은 제 1 게이트전극(112)의 일부를 노출하도록 구동용 제 2 게이트절연막(132) 및 제 1 게이트절연막(102)을 관통하는 홀(161)을 통해, 구동용 제 1 게이트전극(112)과 연결된다.
그리고, 구동용 제 2 게이트전극(142)은 스토리지 커패시터(Stg_C)의 하부전극(LE)과 이어진다.
즉, 하부전극(LE)은 구동용 제 2 게이트전극(142)과 마찬가지로, 제 2 게이트절연막(132) 상에 형성되고, 층간절연막(103)으로 덮인다.
상부전극(UE)은 층간절연막(103) 상에 하부전극(LE)의 적어도 일부와 오버랩하도록 형성된다.
이에, 하부전극(LE)과 상부전극(UE)이 층간절연막(103)을 사이에 둔 상태로, 상호 오버랩하는 영역에서, 스토리지 커패시터(Stg_C)가 형성된다.
다음, 도 7, 및 도 8a 내지 도 8j를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판을 제조하는 방법에 대해 설명한다.
도 7은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 8a 내지 도 8j는 도 7의 각 단계를 나타낸 공정도이다.
도 7에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은, 기판 상에 제 1 게이트전극을 형성하는 단계(S110), 기판 상의 전면에 제 1 게이트전극을 덮는 제 1 게이트절연막을 형성하는 단계(S120), 제 1 게이트절연막 상에 제 1 게이트전극의 적어도 일부와 오버랩하는 액티브영역, 그 양측의 소스영역과 드레인영역, 및 소스영역에서 일방향으로 연장된 연장영역을 포함하는 반도체층을 형성하는 단계(S130), 제 1 게이트절연막의 전면에 반도체층을 덮는 절연물질막을 형성하는 단계(S141), 절연물질막 상에 금속막을 형성하는 단계(S142), 절연물질막과 금속막을 일괄 패터닝하여, 액티브영역 상의 제 2 게이트절연막, 및 제 2 게이트절연막 상의 제 2 게이트전극을 형성하는 단계(S150), 제 1 게이트절연막 상의 전면에 반도체층, 제 2 게이트절연막 및 제 1 게이트전극을 덮는 층간절연막을 형성하는 단계(S160), 연장영역의 일부에 대응하여 층간절연막을 관통하는 제 1 콘택홀을 형성하는 단계(S170), 및 층간절연막 상에 제 1 콘택홀을 통해 연장영역과 연결되고, 일방향에 교차하는 다른 일 방향의 레퍼런스라인을 형성하는 단계(S180)를 포함한다.
이하의 설명에서, 센싱 트랜지스터(SE_Tr), 구동 트랜지스터(DR_Tr) 및 스위칭 트랜지스터(SW_Tr) 각각은 동일한 구조로 형성되므로, 이들의 각 구성요소를 명확하게 구분하기 위하여, 센싱 트랜지스터(SE_Tr)의 각 구성요소는 "센싱용"으로 지칭하고, 구동 트랜지스터(DR_Tr)의 각 구성요소는 "구동용"으로 지칭하며, 스위칭 트랜지스터(SW_Tr)의 각 구성요소는 "스위칭용"으로 지칭한다.
도 8a에 도시한 바와 같이, 기판(101) 상에 센싱 트랜지스터(SE_Tr) 및 구동 트랜지스터(DR_Tr) 각각의 제 1 게이트전극(111, 112)을 형성하고 (S110), 기판(101) 상의 전면에 제 1 게이트전극(111, 112)을 덮는 제 1 게이트절연막(102)을 형성한다.
센싱 트랜지스터(SE_Tr) 및 구동 트랜지스터(DR_Tr) 각각의 제 1 게이트전극(111, 112)을 형성하는 단계(S110)에서, 스위칭 트랜지스터(SW_Tr)의 제 1 게이트전극(미도시)을 더 형성하고, 제 1 게이트절연막을 형성하는 단계(S120)에서, 제 1 게이트절연막(102)은 스위칭 트랜지스터(SW_Tr)의 제 1 게이트전극을 더 덮도록 형성된다.
도 8b에 도시한 바와 같이, 제 1 게이트절연막(102) 상에, 센싱 트랜지스터(SE_Tr) 및 구동 트랜지스터(DR_Tr) 각각의 반도체층(121, 122)을 형성한다. (S130)
단계(S130)에서, 센싱 트랜지스터(SE_Tr) 및 구동 트랜지스터(DR_Tr) 각각의 반도체층(121, 122)은 산화물반도체로 형성된다. 일 예로, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택될 수 있다.
그리고, 센싱 트랜지스터(SE_Tr)의 반도체층(121)은 센싱용 제 1 게이트전극(111)의 적어도 일부와 오버랩하는 센싱용 액티브영역(121a), 센싱용 액티브영역(121a) 양측의 센싱용 소스영역(121b)과 센싱용 드레인영역(121c), 및 소스영역(121b)에서 일방향으로 연장되는 연장영역(121d)을 포함한다.
또한, 구동 트랜지스터(DR_Tr)의 반도체층(122)은 구동용 제 1 게이트전극(112)의 적어도 일부와 오버랩하는 구동용 액티브영역(122a), 및 구동용 액티브영역(122a) 양측의 구동용 소스영역(122b)과 구동용 드레인영역(122c)을 포함한다.
이때, 센싱용 드레인영역(121c)과 구동용 드레인영역(122c)은 상호 이어지도록 형성된다.
더불어, 도 8b에 도시되어 있지 않으나, 단계(S130)에서, 스위칭용 반도체층을 더 형성한다. 이때, 스위칭용 반도체층은 스위칭용 제 1 게이트전극의 적어도 일부와 오버랩하는 스위칭용 액티브영역, 및 스위칭용 액티브영역 양측의 스위칭용 소스영역과 스위칭용 드레인영역을 포함한다.
도 8c에 도시한 바와 같이, 제 1 게이트절연막(102) 상의 전면에, 반도체층(121, 122)을 덮는 절연물질막(130)을 형성하고 (S141), 절연물질막(130) 상에 금속막(140)을 형성한다. (S142)
여기서, 도 6을 참조하면, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 절연물질막(130)을 형성(S141)한 후, 금속막(140)을 형성(S142)하기 전에, 제 1 게이트전극(111, 112)의 적어도 일부에 대응하여 제 1 게이트절연막(102)과 절연물질막(130)을 관통하는 홀을 형성하는 단계를 더 포함한다.
즉, 단계(S141)에서, 제 1 게이트절연막(102) 상의 전면에 절연물질막(130)을 형성한 다음, 센싱용 제 1 게이트전극(111), 구동용 제 1 게이트전극(112) 및 스위칭용 제 1 게이트전극(113) 각각의 적어도 일부에 대응하여, 제 1 게이트절연막(102) 및 절연물질막(130)을 관통하는 홀(미도시, 도 6의 161 참조)을 형성한다.
그리고, 홀을 포함하는 절연물질막(130) 상의 전면에 금속막(140)을 형성한다. (S142)
이어서, 절연물질막(130)과 금속막(140)을 일괄 패터닝하여, 제 2 게이트절연막 및 제 2 게이트전극을 형성한다. (S150)
단계(S150)는 다음과 같이 실시된다.
우선, 도 8d에 도시한 바와 같이, 금속막(140) 상의 전면에 포토레지스트막(200)을 형성한다.
도 8e에 도시한 바와 같이, 센싱용 제 1 게이트전극(111), 구동용 제 1 게이트전극(112) 및 스위칭용 제 1 게이트전극(미도시) 각각과 대응하도록, 포토레지스트막(도 8c의 200)을 패터닝한다.
도 8f에 도시한 바와 같이, 패터닝된 포토레지스트막(201)을 마스크로 이용하여, 절연물질막(도 8d의 130) 및 금속막(도 8d의 140)을 일괄적으로 패터닝한다. 이때, 절연물질막(130) 및 금속막(140)의 패터닝은 건식식각과 습식식각을 병행하여 실시할 수 있다. 특히, 절연물질막(도 8d의 130)의 패터닝은 건식식각으로 실시한다.
이와 같이, 절연물질막(130)을 패터닝하기 위한 건식식각을 실시하는 동안, 반도체층(121, 122) 중 액티브영역(121a, 122a)을 제외한 나머지, 즉 소스영역(121b, 122b), 드레인영역(121c, 122c) 및 연장영역(121d)은 식각가스(Etching GAS)에 노출된다.
즉, 각 반도체층(121, 122)의 액티브영역(121a, 122a)은 패터닝된 포토레지스트(201), 그 하부에 남겨지는 센싱용 및 구동용 제 2 게이트전극(141, 142)과, 제 2 게이트절연막(131, 132)으로 덮여서, 식각가스(Etching GAS)에 노출되지 않으므로, 적층 시의 산화물반도체 상태 그대로 유지한다.
그에 반해, 패터닝된 포토레지스트(201)에 대응되지 않는 소스영역(121b, 122b), 드레인영역(121c, 122c) 및 연장영역(121d)은 식각가스(Etching GAS)에 노출되어 도체화된 산화물반도체로 형성된다.
이어서, 도 8g에 도시한 바와 같이, 패터닝된 포토레지스트(도 8e의 201)를 제거한다.
이와 같이, 센싱용 제 2 게이트절연막(131)과 센싱용 제 2 게이트전극(141), 및 구동용 제 2 게이트절연막(132)과 구동용 제 2 게이트전극(142)이 형성된다. (S150) 그리고, 도 8d 내지 도 8g에 도시되어 있지 않으나, 단계(S150)에서, 스위칭용 제 2 게이트절연막과 스위칭용 제 2 게이트전극이 함께 형성된다.
이로써, 센싱 트랜지스터(SE_Tr), 구동 트랜지스터(DE_Tr) 및 스위칭 트랜지스터(SW_Tr)의 형성이 완료된다.
더불어, 도 4를 참조하면, 단계(S150)에서, 센싱용 제 2 게이트전극(141) 및 스위칭용 제 2 게이트전극과 함께, 센싱용 제 2 게이트전극(141)과 연결되는 일방향의 센스라인(Sence_L), 및 스위칭용 제 2 게이트전극과 연결되고 센스라인(Sence_L)으로부터 이격되는 일방향의 스캔라인(Scan_L)을 더 형성할 수 있다.
이어서, 도 8h에 도시한 바와 같이, 제 1 게이트절연막(102) 상의 전면에 반도체층(121, 122), 제 2 게이트절연막(131, 132) 및 제 2 게이트전극(141, 142)을 덮는 층간절연막(103)을 형성한다. (S160)
도 8i에 도시한 바와 같이, 층간절연막(103)에 대한 패터닝을 실시함으로써, 센싱 트랜지스터(SE_Tr)의 연장영역(121d) 중 적어도 일부에 대응하여 층간절연막(103)을 관통하는 제 1 콘택홀(151)을 형성한다. (S170)
그리고, 단계(S170)에서, 상호 연결된 센싱 트랜지스터(SE_Tr)의 드레인영역(121c) 및 구동 트랜지스터(DR_Tr)의 드레인영역(122c) 중 어느 하나의 적어도 일부에 대응하여, 층간절연막(103)을 관통하는 제 2 콘택홀(152), 및 구동 트랜지스터(DR_Tr)의 소스영역(122b) 중 적어도 일부에 대응하여, 층간절연막(103)을 관통하는 제 3 콘택홀(153)을 더 형성한다.
더불어, 도 4를 참조하면, 단계(S170)에서, 제 1 내지 제 3 콘택홀(151, 152, 153)과 함께, 스위칭용 트랜지스터(SW_Tr)와 데이터라인(Data_L) 사이를 연결하기 위한 수단으로써, 층간절연막(103)을 관통하여 스위칭용 소스영역의 일부를 노출하는 다른 콘택홀을 더 형성할 수 있다.
또한, 단계(S170)에서, 제 1 내지 제 3 콘택홀(151, 152, 153)과 함께, 스위칭용 트랜지스터(SW_Tr)와 스토리지 커패시터(Stg_C) 사이를 연결하기 위한 수단으로써, 층간절연막(103)을 관통하여 스위칭용 드레인영역의 일부를 노출하는 또 다른 콘택홀을 더 형성할 수 있다.
다음, 도 8j에 도시한 바와 같이, 층간절연막(103) 상의 금속막(미도시)을 패터닝하여, 층간절연막(103) 상에 레퍼런스라인(Ref_L), 상부전극(UE) 및 구동전원라인(DD_L)을 형성한다. (S180)
이때, 레퍼런스라인(Ref_L)은 제 1 콘택홀(151)을 통해 센싱 트랜지스터(SE_Tr)의 연장영역(121d)과 연결되므로, 결국, 연장영역(121d)과 이어진 센싱 트랜지스터(SE_Tr)의 소스영역(121b)에 연결된다.
그리고, 상부전극(UE)은 제 2 콘택홀(152)을 통해, 센싱 트랜지스터(SE_Tr)의 드레인영역(121c) 및 구동 트랜지스터(DR_Tr)의 드레인영역(122c)과 연결된다.
또한, 구동전원라인(DD_L)은 제 3 콘택홀을 통해 구동 트랜지스터(DR_Tr)의 소스영역(122b)과 연결된다.
더불어, 도 4를 참조하면, 단계(S180)에서, 레퍼런스라인(Ref_L), 상부전극(UE) 및 구동전원라인(DD_L)과 함께, 레퍼런스라인(Ref_L) 및 구동전원라인(DD_L) 각각으로부터 이격되고, 스위칭용 트랜지스터(SW_Tr)과 연결되는 데이터라인(Data_L)을 더 형성할 수 있다.
이후, 별도로 도시하고 있지 않으나, 층간절연막(103) 상의 레퍼런스라인(Ref_L), 상부전극(UE) 및 구동전원라인(DD_L)을 덮는 다른 층간절연막(미도시)을 형성한 후, OLED를 형성한다.
이상과 같이, 본원의 일 실시예에 따르면, 센싱용 소스영역(121b)으로부터 연장된 연장영역(121d) 및 그의 일부를 노출하도록 층간절연막(102)을 관통하는 제 1 콘택홀(151)을 통해, 레퍼런스라인(Ref_L)과 센싱 트랜지스터(SE_Tr)의 소스영역(121b) 사이가 연결된다.
이와 같이, 데이터라인(Data_L)을 회피하면서, 레퍼런스라인(Ref_L)과 센싱 트랜지스터(SE_Tr)의 소스영역(121b) 사이를 연결하기 위한 별도의 점핑층을 포함하지 않으므로, 센싱용 소스영역(121b) 중 일부를 노출하도록 제 2 게이트절연막을 관통하는 홀을 형성할 필요가 없어, 공정이 비교적 용이하고 간단해질 수 있다. 또한, 센싱용 소스영역(121b) 중 일부를 노출하는 홀 및 그에 대응한 공정마진을 제거할 수 있으므로, 각 화소영역의 개구율이 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 박막트랜지스터 어레이 기판
100a: 화소회로 100b: 보상회로
Vscan: 스캔신호 Vdata: 데이터신호
SW_Tr: 스위칭 트랜지스터 DR_Tr: 구동 트랜지스터
VDD: 구동전원 OLED: 유기발광소자
VSS: 공통전원 Stg_C: 스토리지 커패시터
Vsence: 센싱신호 Vref: 보상기준신호
SE_Tr: 센싱 트랜지스터
Scan_L: 스캔라인 Data_L: 데이터라인
DD_L: 구동전원라인 Ref_L: 레퍼런스라인
101: 기판 102: 제 1 게이트절연막
103: 층간절연막 111: 센싱용 제 1 게이트전극
121: 센싱용 반도체층
121a, 121b, 121c: 센싱용 액티브영역, 센싱용 소스영역, 드레인영역
121d: 연장영역
131: 센싱용 제 2 게이트절연막
141: 센싱용 제 2 게이트전극
112: 구동용 제 1 게이트전극
122: 구동용 반도체층
132: 구동용 제 2 게이트절연막
142: 구동용 제 2 게이트전극
151, 152, 153: 제 1, 제 2 및 제 3 콘택홀
UE: 스토리지 커패시터의 상부전극
LE: 스토리지 커패시터의 하부전극
100a: 화소회로 100b: 보상회로
Vscan: 스캔신호 Vdata: 데이터신호
SW_Tr: 스위칭 트랜지스터 DR_Tr: 구동 트랜지스터
VDD: 구동전원 OLED: 유기발광소자
VSS: 공통전원 Stg_C: 스토리지 커패시터
Vsence: 센싱신호 Vref: 보상기준신호
SE_Tr: 센싱 트랜지스터
Scan_L: 스캔라인 Data_L: 데이터라인
DD_L: 구동전원라인 Ref_L: 레퍼런스라인
101: 기판 102: 제 1 게이트절연막
103: 층간절연막 111: 센싱용 제 1 게이트전극
121: 센싱용 반도체층
121a, 121b, 121c: 센싱용 액티브영역, 센싱용 소스영역, 드레인영역
121d: 연장영역
131: 센싱용 제 2 게이트절연막
141: 센싱용 제 2 게이트전극
112: 구동용 제 1 게이트전극
122: 구동용 반도체층
132: 구동용 제 2 게이트절연막
142: 구동용 제 2 게이트전극
151, 152, 153: 제 1, 제 2 및 제 3 콘택홀
UE: 스토리지 커패시터의 상부전극
LE: 스토리지 커패시터의 하부전극
Claims (10)
- 표시영역에 대응한 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판에 있어서,
각 화소영역은,
유기발광소자;
구동전원라인과 상기 유기발광소자 사이에 접속된 구동 트랜지스터;
제 1 게이트라인과 데이터라인 및 상기 구동 트랜지스터 사이에 접속된 스위칭 트랜지스터; 및
제 2 게이트라인과 상기 구동 트랜지스터 및 레퍼런스라인 사이에 접속된 센싱 트랜지스터를 포함하며,
상기 센싱 트랜지스터는
기판 상에 배치되는 제 1 게이트전극;
상기 기판 상에 상기 제 1 게이트전극을 덮도록 배치되는 제 1 게이트절연막;
상기 제 1 게이트절연막 상에 배치되고, 상기 제 1 게이트전극과 오버랩하는 액티브영역, 상기 액티브영역 양측에 배치되고 도체화된 제 1 전극영역 및 제 2 전극영역을 포함하는 반도체층;
상기 액티브영역 상에 배치되는 제 2 게이트절연막;
상기 제 2 게이트절연막 상에 배치되어 상기 제 2 게이트 라인과 접속되고 상기 액티브영역과 오버랩하는 제 2 게이트전극; 및
상기 제 1 게이트절연막 상에 상기 제 2 게이트절연막 및 상기 제 2 게이트 전극의 적층 구조를 덮도록 배치되는 층간절연막을 포함하고,
상기 반도체층은 상기 제 1 전극영역으로부터 상기 제2 게이트라인과 평행한 방향으로 연장되어, 상기 층간 절연막 상에 배치된 상기 레퍼런스 라인과 상기 데이터 라인 및 상기 구동전원라인과 오버랩하고, 상기 층간절연막을 관통하는 제 1 콘택홀을 통해 상기 레퍼런스 라인과 접속되며 도체화된 연장영역을 더 포함하는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 반도체층은 산화물반도체로 형성되되,
상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 박막트랜지스터 어레이 기판. - 제 2 항에 있어서,
상기 제 1 전극영역과 상기 제 2 전극영역과 상기 연장영역 각각은, 상기 제 2 게이트절연막 및 상기 제 2 게이트전극을 형성하기 위한 식각가스에 노출되어 도체화된 산화물반도체로 형성되는 박막트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 각 화소영역은
상기 스위칭 트랜지스터에 연결된 상기 구동 트랜지스터의 게이트전극, 및 상기 유기발광소자에 연결된 상기 구동 트랜지스터의 제 1 전극 사이에 연결되는 스토리지 커패시터를 더 포함하고,
상기 센싱 트랜지스터의 제 2 전극영역은 상기 유기발광소자 및 상기 구동 트랜지스터의 제 1 전극과 연결된 상기 스토리지 커패시터의 일단에 연결되는 박막트랜지스터 어레이 기판. - 제 4 항에 있어서,
상기 스토리지 커패시터는
상기 제 2 게이트절연막 상에 배치되는 하부전극; 및
상기 층간절연막 상에 상기 하부전극의 적어도 일부와 오버랩하도록 배치되는 상부전극을 포함하고,
상기 상부전극은 상기 층간절연막을 관통하는 제 2 콘택홀을 통해 상기 센싱 트랜지스터의 제 2 전극영역과 연결되는 박막트랜지스터 어레이 기판. - 제 5 항에 있어서,
상기 구동 트랜지스터는
상기 기판 상에 배치되는 구동용 제 1 게이트전극;
상기 제 1 게이트절연막 상에 배치되고, 상기 구동용 제 1 게이트전극의 적어도 일부와 오버랩하는 구동용 액티브영역, 및 상기 구동용 액티브영역 양측의 구동용 제 1 전극영역과 구동용 제 2 전극영역을 포함하는 구동용 반도체층;
상기 구동용 액티브영역 상에 배치되는 구동용 제 2 게이트절연막; 및
상기 구동용 제 2 게이트절연막 상에 배치되는 구동용 제 2 게이트전극을 포함하고,
상기 구동 트랜지스터는 상기 층간절연막으로 덮이며,
상기 구동전원라인은 상기 층간절연막을 관통하는 제 3 콘택홀을 통해 상기 구동용 제 2 전극영역과 연결되는 박막트랜지스터 어레이 기판. - 표시영역에 대응한 복수의 화소영역을 정의하는 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
기판 상에 제 1 게이트전극을 형성하는 단계;
상기 기판 상의 전면에 제 1 게이트전극을 덮는 제 1 게이트절연막을 형성하는 단계;
상기 제 1 게이트절연막 상에, 상기 제 1 게이트전극과 오버랩하는 액티브영역, 상기 액티브영역 양측의 제 1 전극영역과 제 2 전극영역 및 상기 제 1 전극영역에서 일방향으로 연장된 연장영역을 포함하는 반도체층을 형성하는 단계;
상기 제 1 게이트절연막 상의 전면에 상기 반도체층을 덮는 절연물질막을 형성하는 단계;
상기 절연물질막 상에 금속막을 형성하는 단계;
상기 절연물질막 및 상기 금속막을 일괄 패터닝하여, 상기 액티브영역 상의 제 2 게이트절연막, 및 상기 제 2 게이트절연막 상의 제 2 게이트전극 및 게이트라인을 형성하고, 상기 제 1 전극영역 및 상기 제 2 전극영역과 상기 연장영역을 도체화하는 단계;
상기 제 1 게이트절연막 상의 전면에, 상기 반도체층, 상기 제 2 게이트절연막 및 상기 제 1 게이트전극을 덮는 층간절연막을 형성하는 단계;
상기 연장영역의 일부에 대응하여 상기 층간절연막을 관통하는 제 1 콘택홀을 형성하는 단계; 및
상기 층간절연막 상에, 데이터라인 및 구동전원라인과, 상기 제 1 콘택홀을 통해 상기 연장영역에 연결되는 레퍼런스 라인을 형성하는 단계를 포함하고,
상기 반도체층의 도체화된 연장영역은 상기 게이트라인과 평행한 방향으로 연장되고, 상기 층간 절연막 상에 배치된 상기 레퍼런스라인 및 상기 데이터라인과 상기 구동전원라인과 오버랩하는 박막트랜지스터 어레이 기판의 제조방법. - 제 7 항에 있어서,
상기 반도체층을 형성하는 단계에서,
상기 반도체층은 산화물반도체로 형성되고,
상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 박막트랜지스터 어레이 기판의 제조방법. - 제 8 항에 있어서,
상기 제 2 게이트절연막 및 상기 제 2 게이트전극을 형성하는 단계에서,
상기 반도체층 중 상기 제 1 전극영역, 상기 제 2 전극영역 및 상기 연장영역 각각은 상기 제 2 게이트절연막 및 상기 제 2 게이트전극을 형성하기 위한 식각가스에 의해 도체화되는 박막트랜지스터 어레이 기판의 제조방법. - 제 7 항에 있어서,
상기 제 2 게이트절연막 및 상기 제 2 게이트전극을 형성하는 단계에서,
상기 제 2 게이트절연막 상에 상기 제 2 게이트전극과 이격되는 하부전극을 더 형성하고,
상기 제 1 콘택홀을 형성하는 단계에서,
상기 제 2 전극영역의 일부를 노출하도록 상기 층간절연막을 관통하는 제 2 콘택홀을 더 형성하며,
상기 레퍼런스 라인을 형성하는 단계에서,
상기 하부전극과 오버랩하고, 상기 제 2 콘택홀을 통해 상기 제 2 전극영역과 연결되는 상부전극을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130010491A KR102167131B1 (ko) | 2013-01-30 | 2013-01-30 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130010491A KR102167131B1 (ko) | 2013-01-30 | 2013-01-30 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140097856A KR20140097856A (ko) | 2014-08-07 |
| KR102167131B1 true KR102167131B1 (ko) | 2020-10-16 |
Family
ID=51744976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130010491A KR102167131B1 (ko) | 2013-01-30 | 2013-01-30 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102167131B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6633330B2 (ja) * | 2014-09-26 | 2020-01-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR102272026B1 (ko) * | 2014-12-03 | 2021-07-02 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이를 구비하는 유기전계발광 표시장치 |
| CN104966696B (zh) * | 2015-05-06 | 2017-11-28 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及其结构 |
| KR102430575B1 (ko) * | 2015-08-26 | 2022-08-08 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 및 이의 제조 방법 |
| KR102396465B1 (ko) * | 2015-12-30 | 2022-05-10 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR102355953B1 (ko) * | 2017-09-29 | 2022-01-25 | 엘지디스플레이 주식회사 | 표시장치 |
| KR102583621B1 (ko) * | 2017-12-08 | 2023-09-26 | 엘지디스플레이 주식회사 | 표시장치 및 그 제조방법 |
| KR102598753B1 (ko) * | 2017-12-12 | 2023-11-03 | 엘지디스플레이 주식회사 | 산화물 반도체 패턴을 포함하는 디스플레이 장치 |
| KR102594557B1 (ko) * | 2017-12-22 | 2023-10-25 | 엘지디스플레이 주식회사 | 유기발광표시패널 및 이를 이용한 유기발광표시장치 |
| KR102482992B1 (ko) * | 2017-12-29 | 2022-12-29 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080001191A (ko) * | 2006-06-29 | 2008-01-03 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
| KR101056297B1 (ko) * | 2009-11-03 | 2011-08-11 | 삼성모바일디스플레이주식회사 | 화소 및 이를 구비한 유기전계발광 표시장치 |
| KR20120124802A (ko) * | 2011-05-04 | 2012-11-14 | 엘지디스플레이 주식회사 | 박막트랜지스터의 제조방법 |
| KR101848501B1 (ko) * | 2011-07-06 | 2018-05-24 | 엘지디스플레이 주식회사 | 이중 게이트 구조를 갖는 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법 |
-
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- 2013-01-30 KR KR1020130010491A patent/KR102167131B1/ko active IP Right Grant
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|---|---|
| KR20140097856A (ko) | 2014-08-07 |
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