JP4424078B2 - 表示パネル及びその製造方法 - Google Patents

Description

本発明は、発光素子を用いた表示パネル及びその製造方法に関する。

有機エレクトロルミネッセンスディスプレイパネルは大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルが高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。例えば特許文献１に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルにおいては、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）と、画像データに応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとが、画素ごとに設けられている。この有機エレクトロルミネッセンスディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンになり、その時に輝度を表すレベルの電圧がデータラインを介して駆動トランジスタのゲートに印加される。これにより、駆動トランジスタがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源から駆動トランジスタのソース−ドレインを介して有機ＥＬ素子に流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになっても駆動トランジスタのゲート電圧のレベルが保持され続け、有機ＥＬ素子が電圧に応じた駆動電流の大きさに従った輝度で発光する。

有機エレクトロルミネッセンスディスプレイパネルを駆動するために、有機エレクトロルミネッセンスディスプレイパネルの周辺に駆動回路を設け、有機エレクトロルミネッセンスディスプレイパネルに敷設された走査線、データライン、電源線等に電圧を印加することが行われている。

一方、従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルでは、走査線、データライン、電源線はスイッチ用トランジスタ、駆動トランジスタ等といった画素回路のパターニング工程と同時にパターニングされる。即ち、有機エレクトロルミネッセンスディスプレイパネルを製造するにあたって、画素回路の電極のもととなる薄膜に対してフォトリソグラフィー法、エッチング法を行うことによって、その薄膜から画素回路の電極を形状加工するとともに、同時に電極に接続される配線も形状加工する。
特開平８−３３０６００号公報

しかしながら、このように配線が画素回路の電極のもととなる薄膜から形成されると、配線が画素回路の電極の厚さと同じになるが、画素回路の電極の厚さは、要求される画素回路の特性に合わせて設計されているために、複数の画素に電流を流すには配線が高抵抗になり、配線の電気抵抗や寄生容量によって電圧降下が発生したり、配線を通じた電流の遅延が生じたりしやすい。特に複数の画素回路に接続された配線は、複数の発光素子のために比較的に大きい電流を流す必要があるので、低抵抗でなければならない。

そこで、本発明は、上記のような問題点を解決しようとしてなされたものであり、電圧降下や電流遅延の発生を抑制することを目的とする。

以上の課題を解決するために、請求項１にかかる発明は、
基板と、
前記基板上に設けられ、アノード、カソード及び前記アノードと前記カソードとの間に設けられた発光層を有する発光素子と、
前記発光素子を駆動するためのソース、ドレイン電極を有する薄膜トランジスタを備える画素回路と、
前記画素回路の前記薄膜トランジスタに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する第１配線と、
前記発光素子の前記カソードに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する第２配線と、
を備え、
前記第１配線及び前記第２配線の間に前記発光層が配置され、
前記第１配線及び前記第２配線はともに前記発光層より突出しており、且つ互いに平行に位置していることを特徴とする表示パネルである。

請求項５にかかる発明は、
基板と、
前記基板上に設けられ、アノード、カソード及び前記アノードと前記カソードとの間に設けられた発光層を有する複数の発光素子と、
前記発光素子をそれぞれ駆動するためのソース、ドレイン電極を有する薄膜トランジスタを備える複数の画素回路と、
前記複数の画素回路の前記薄膜トランジスタに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する画素回路接続配線と、
前記複数の発光素子の前記カソードに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する発光素子接続配線と、を備え、
前記画素回路接続配線及び前記発光素子接続配線の間に前記発光層が配置され、
前記画素回路接続配線及び前記発光素子接続配線はともに前記発光層より突出しており、且つ互いに平行に位置していることを特徴とする表示パネルである。

前記画素回路接続配線の導電層の単位長さ当たりの抵抗が前記ソース、ドレイン電極の単位長さあたりの抵抗よりも小さくてもよい。

請求項１４にかかる発明は、
アノード、カソード及び前記アノードと前記カソードとの間に設けられた発光層を有する複数の発光素子を備えた表示パネルの製造方法において、
基板上に設けられ、ソース、ドレイン電極を有する薄膜トランジスタを備える複数の画素回路に接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する画素回路接続配線と、前記複数の発光素子の前記カソードに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する発光素子接続配線と、を互いに平行となるようにメッキ処理によって成膜し、
前記画素回路接続配線及び前記発光素子接続配線が前記発光層より突出するように前記発光素子接続配線と前記画素回路接続配線との間に前記発光層を成膜することを特徴とする表示パネルの製造方法である。

本発明では、画素回路の電極とは異なる導電層を有する画素回路接続配線又は発光素子接続配線を設けているので、画素回路接続配線又は発光素子接続配線の電気抵抗を画素回路の電気抵抗よりも小さくすることができる。そのため、配線における電流遅延や電圧降下を抑制できる。

本発明によれば、配線における電流遅延や電圧降下を抑制できる。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

〔第１の実施の形態〕
図２〜図７を用いて、発光素子である有機エレクトロルミネッセンス素子を画素とする表示パネルの製造方法について説明する。図２〜図７は製造方法における各工程の断面図であり、工程順序は図２〜図７の順になっている。

まず、図１、図２に示すような画素回路を有したトランジスタアレイ基板１を製造する。このトランジスタアレイ基板１は、有機エレクトロルミネッセンス素子を制御する画素回路が、従来のように信号電圧による電圧制御するものではなく、後述する有機ＥＬ素子２６に流れる電流のレベル（強さ）を制御することによって階調発光するものであり、気相成長法（例えば、ＰＶＤ法、ＣＶＤ法、スパッタリング法等）といった成膜工程、フォトリソグラフィー法、メタルマスク法といったマスク工程、エッチングといった形状加工工程を適宜行うことにより複数のトランジスタを基板２上にパターニングすることによって製造されたものである。

具体的には、図１に示すように、トランジスタアレイ基板１は、ガラス、樹脂等をシート状又は板状に形成した絶縁性の基板２と、互いに平行となるよう基板２上に配列された複数の電流線（データライン）３，３，…と、基板２を平面視して電流線３に対して直交するよう且つ互いに平行となるよう基板２上に配列された複数の走査線４，４，…と、走査線４，４，…のそれぞれの間において走査線４と平行となるよう基板２上に配列された複数の電流源ライン１８，１８，…並びにＥＬライン１９，１９，…と、電流線３，３，…及び走査線４，４，…に沿って二次元アレイ状となるよう基板２上に配列された複数の画素回路６，６，…等とから構成されている。

画素回路６は画素ごとに画素の周辺に設けられた回路である。画素回路６は、三つの薄膜トランジスタ（以下単にトランジスタと記述する。）７，８，９と、キャパシタ１０と、から構成されている。何れのトランジスタ７，８，９も、ゲート７Ｇ，８Ｇ，９Ｇ（図２等に図示）、ゲート７Ｇ，８Ｇ，９Ｇを被覆したゲート絶縁膜４１（図２等に図示）、ゲート絶縁膜４１を挟んで各ゲート７Ｇ，８Ｇ，９Ｇに対向した半導体層４２（図２等に図示）、半導体層４２のチャネル表面をエッチャントから保護するブロッキング絶縁膜４３（図２等に図示）、半導体層４２の両端部上に形成された不純物半導体層４４，４４（図２等に図示）、一方の不純物半導体層４４上に形成されたドレイン７Ｄ，８Ｄ，９Ｄ（図２等に図示）、他方の不純物半導体層４４上に形成されたソース７Ｓ，８Ｓ，９Ｓ（図２等に図示）等から構成されたＮチャネルＭＯＳ型の電界効果トランジスタであり、特にアモルファスシリコンを半導体層４２（チャネル領域）としたａ−Ｓｉトランジスタであるが、ポリシリコンを半導体層４２としたｐ−Ｓｉトランジスタであってもよい。トランジスタ７，８，９の構造は逆スタガ型であっても良いし、コプラナ型であっても良い。以下では、トランジスタ７を電流経路制御トランジスタ７と、トランジスタ８を電流データ書込み制御トランジスタ８と、トランジスタ９を電流制御トランジスタ９と称する。ここで、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８を具備した回路が、選択期間中では電流線３に所定の電流値の記憶電流を流すとともに非選択期間中では電流線３に電流を流すことを停止するスイッチ回路に相当し、電流制御トランジスタ９及びキャパシタ１０を具備した回路が、選択期間中に電流線３を介して流れる記憶電流の電流値にしたがった電流データを記憶し、その選択期間中に記憶された電流データにしたがって記憶電流の電流値と実質的に等しい電流値の駆動電流を非選択期間中に有機ＥＬ素子２６（図８に図示）に供給する電流記憶回路に相当する。なお、図２〜図７は、電流制御トランジスタ９を走査線４に直交する面に沿って切断した場合の断面図であり、一画素を示す。別の画素も各工程では図２〜図７の状態になっている。

図１に示すように、電流経路制御トランジスタ７のゲート７Ｇは走査線４に接続され、電流経路制御トランジスタ７のソース７Ｓは電流線３に接続され、電流経路制御トランジスタ７のドレイン７Ｄは電流制御トランジスタ９のソース９Ｓに接続されている。電流データ書込み制御トランジスタ８のゲート８Ｇは走査線４に接続され、電流データ書込み制御トランジスタ８のドレイン８Ｄは電流制御トランジスタ９のドレイン９Ｄ及び電流源ライン１８に接続され、電流データ書込み制御トランジスタ８のソース８Ｓは電流制御トランジスタ９のゲート９Ｇに接続されている。電流制御トランジスタ９のドレイン９Ｄは電流源ライン１８に接続されている。キャパシタ１０は、電流制御トランジスタ９のゲート９Ｇに接続された電極と、電流制御トランジスタ９のソース９Ｓに接続された電極と、これら二つの電極の間に介在する絶縁膜（誘電体膜）と、で構成され、電流制御トランジスタ９のゲート９Ｇとソース９Ｓとの間に電荷を蓄積する機能を有する。キャパシタ１０の絶縁膜はゲート絶縁膜４１に共通した膜である。

上記トランジスタ７，８，９は同一工程で同時にパターニングされたものであるので、ゲート７Ｇ，８Ｇ，９Ｇ、ゲート絶縁膜４１、半導体層４２、不純物半導体層４４、ドレイン７Ｄ，８Ｄ，９Ｄ、ソース７Ｓ，８Ｓ，９Ｓ等の組成はトランジスタ７，８，９のあいだで同じであるが、トランジスタ７，８，９の形状、大きさ、寸法、チャネル幅、チャネル長等はトランジスタ７，８，９のそれぞれの機能に応じて異なる。

電流線３，３，…は、トランジスタ７，８，９の各ソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄと同一の導電膜を同一工程で同時にパターニングすることによって形成されたものである。

走査線４，４，…は、トランジスタ７，８，９の各ゲート７Ｇ，８Ｇ，９Ｇと同一の導電膜を同一工程で同時にパターニングすることによって形成されたものである。

また、図２に示すように、トランジスタアレイ基板１の表層には、絶縁膜１１がべた一面に成膜されており、絶縁膜１１によって電流線３，３，…、走査線４，４，…及び画素回路６，６，…が被覆されている。絶縁膜１１は、窒化シリコン、酸化シリコン等の無機絶縁膜上にポリイミド等の感光性絶縁膜を積層したものである。なお、トランジスタアレイ基板１の各層のうち、基板２の表面から絶縁膜１１の表面までの間の多層膜をトランジスタ層という。

図２に示すように、準備したトランジスタアレイ基板１に対してフォトリソグラフィー法、エッチング法等を施すことにより、各電流制御トランジスタ９のソース９Ｓに通じるコンタクトホール１２及び各電流制御トランジスタ９のドレイン９Ｄに通じるコンタクトホール１３を絶縁膜１１に形成する。

次に、窒化シリコン又は酸化シリコンからなる有機ＥＬ分離絶縁膜１４を、縦方向（列方向）に隣り合った画素の間において走査線４と平行となるようにパターニング形成する。有機ＥＬ分離絶縁膜１４は、気相成長法といった薄膜形成工程、フォトリソグラフィー法といったマスク工程、エッチング法といった形状加工工程を経てパターニングする。

次に、図３に示すように、気相成長法によって金等の金属材料からなる高反射率の反射金属膜１５をトランジスタアレイ基板１上の一面に成膜する。反射金属膜１５は、コンタクトホール１２，１３内においても表面に成膜される。

次に、気相成長法によって透明金属酸化物膜１６を反射金属膜１５上の一面に成膜する。透明金属酸化物膜１６は、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））からなる。透明金属酸化物膜１６は、コンタクトホール１２，１３内においても表面に成膜される。

次に、スパッタリング等の気相成長法によって銅、ニッケル等の金属材料からなるメッキシード層１７を透明金属酸化物膜１６上の一面に成膜する。

次に、コンタクトホール１３と重なり且つ行方向に沿った部分のメッキシード層１７、並びに有機ＥＬ分離絶縁膜１４と重なり且つ行方向に沿った部分のメッキシード層１７が露出されるようなフォトレジスト膜６１を形成する。続いて露出されたメッキシード層１７を電極として電解メッキを行うことにより、図４に示すように、露出されたメッキシード層１７上にそれぞれ膜厚２〜１００μｍ且つ５μｍ〜５０μｍ幅の銅メッキの電流源ライン１８，１８，…及びＥＬライン１９，１９，…を形成する。電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ及びドレイン７Ｄ，８Ｄ，９Ｄの膜厚よりも厚くなるよう堆積され、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の単位長さあたりの抵抗は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ及びドレイン７Ｄ，８Ｄ，９Ｄの単位長さあたりの抵抗よりも小さい。なお、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の抵抗率は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ及びドレイン７Ｄ，８Ｄ，９Ｄの導電材料の抵抗率よりも低いことが好ましい。また、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの膜厚よりも厚くなるよう堆積され、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の単位長さあたりの抵抗は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの単位長さあたりの抵抗よりも小さい。電流源ライン１８，１８，…及びＥＬライン１９，１９，…の抵抗率は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの導電材料の抵抗率よりも低いことが好ましい。なお、電流源ライン１８が画素回路接続配線の導電層に相当し、走査線４に沿って同一の行に配列された画素回路６，６，…が同一の電流源ライン１８に接続されている。

電流源ライン１８，１８，…及びＥＬライン１９，１９，…の本数はともに、走査線４，４，…と同数であり、各行に電流源ライン１８、ＥＬライン１９及び走査線４が１本ずつ設けられている。この後、フォトレジスト膜６１を除去する。なお、電解メッキの代わりに、スパッタリング法、昇華蒸着法又はディスペンサー法により銅厚膜を成膜しても良い。

そして、電流源ライン１８，１８，…及びＥＬライン１９，１９，…で被覆された部分を除いて露出されたメッキシード層１７に対してエッチングによる形状加工を行うことによって、電流源ライン１８，１８，…の下方にメッキシード下地層１７ａを形成し、ＥＬライン１９，１９，…の下方にメッキシード下地層１７ｂを形成する。

次に、図５に示すように、透明金属酸化物膜１６に対してフォトリソグラフィー法、エッチング法を施すことにより、透明金属酸化物膜１６を画素ごとに残留させて画素電極１６ａをパターニング形成するとともに、電流源ライン１８，１８，…をマスクとしたメッキシード下地層１７ａの下方に設けられた透明金属酸化物膜１６を残留させて透明金属酸化物下地膜１６ｂを形成し、シード下地層１７ｂの下方に設けられた透明金属酸化物膜１６を残留させて透明金属酸化物下地膜１６ｃを形成する。ここで、平面視して、残留した画素電極１６ａがコンタクトホール１２に重なり且つ、残留した画素電極１６ａが画素ごとに独立するよう、透明金属酸化物膜１６をパターニングされている。画素電極１６ａは、後述する有機ＥＬ素子２６（図８に図示）のアノードとして機能する。メッキシード下地層１７ａ及び透明金属酸化物下地膜１６ｂは電流源ライン１８と形状が略同一であり、行方向に延在している。シード下地層１７ｂ及び透明金属酸化物下地膜１６ｃはＥＬライン１９と形状が略同一であり、行方向に延在している。なお、図５は後述する図８の（V）−（V）線に沿った面であって矢印方向に見た面の断面図である。

引き続き画素電極１６ａをマスクとして反射金属膜１５を画素電極１６ａと同一形状にパターニングして反射金属下地膜１５ａを形成し、透明金属酸化物下地膜１６ｂの下方の反射金属膜１５を残留するようにエッチングして反射金属下地膜１５ｂを形成し、透明金属酸化物下地膜１６ｃの下方の反射金属膜１５を残留するようにエッチングして反射金属下地膜１５ｃを形成する。なお、平面視して、反射金属下地膜１５ａはコンタクトホール１２に重なるよう配置されている。このため、画素電極１６ａは、互いに画素毎に電気的に絶縁され、且つ当該画素の電流制御トランジスタ９のソース９Ｓと接続されている。図５の状態のトランジスタアレイ基板１の回路図が図１となる。

そして、この有機ＥＬ素子２６が設けられていない構造のトランジスタアレイ基板１において、各走査線４に検査用走査ドライバを接続させ、電流源ライン１８に所定の電圧を出力する検査用駆動ドライバを接続させ、電流線３に、電流線３に所定の電流値の電流が流れさせる検査用電流制御ドライバを接続させてから、走査線４、電流源ライン１８に駆動ドライバから所定の電圧を印加し、電流制御ドライバから電流線３に所定の電流が流れるように駆動させて、電流源ライン１８から各画素回路６の電流制御トランジスタ９のソース９Ｓ、ドレイン９Ｄ間並びに電流経路制御トランジスタ７のソース７Ｓ、ドレイン７Ｄ間を経由して電流線３に所定の電流値の電流が流れているかどうか検査することができる。このように、有機ＥＬ素子２６を設ける前段階で、各画素回路６が正常であるかどうか確認することができるので仮にトランジスタアレイ基板１のある画素回路６のトランジスタ７、８、９、キャパシタ１０のいずれかに動作不良があり、不良品と認定された場合、そのトランジスタアレイ基板１に有機ＥＬ素子２６を形成せずに済むので生産性を向上することができる。

図８は、図５の状態における画素回路６の主要素の略平面図であり、電流源ライン１８及びＥＬライン１９は走査線４に対して平行に設けられている。また、図５に示すように、平面視して、横方向（行方向）に配列された全ての画素、つまり各行の画素のコンタクトホール１３に設けられたメッキシード下地層１７ａに対して電流源ライン１８の一部が一致するように形成されているので、各行の全ての画素の電流制御トランジスタ９のドレイン９Ｄが、各行の電流源ライン１８にそれぞれ電気的に接続した状態となる。

なお、図８において、トランジスタ７〜９のソース７Ｓ，８Ｓ，９Ｓと一体に形成された電流線３と、トランジスタ７〜９のゲート７Ｇ，８Ｇ，９Ｇと一体に形成された走査線４との間には、ゲート絶縁膜４１に加えて、半導体層４２と同一膜をパターニングしてなる保護膜４２ａが形成されている。また、電流データ書込み制御トランジスタ８のソース８Ｓと電流制御トランジスタ９のゲート９Ｇは、ゲート絶縁膜４１に設けられたコンタクトホール３１を介して互いに接続されている。

次に、図６に示すように、電着塗装法により電流源ライン１８のみを被覆するように電流源ライン絶縁膜２１を形成する。以上により、有機ＥＬ駆動基板が完成する。
なお、気相成長法、フォトリソグラフィー法、エッチング法を用いて、電流源ライン１８のみを被覆するよう、窒化シリコン又は酸化シリコンからなる電流源ライン絶縁膜２１をパターニングしても良い。また、マスクをした状態でスピンコート法を行って、マスクを剥がすこと（リフトオフ法）によって、電流源ライン１８のみを被覆するよう、絶縁材料からなる電流源ライン絶縁膜２１をパターニングしても良い。

次に、図６に示すように、ＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる正孔輸送層２２を液滴吐出法（インクジェット法）、スピンコート法、ディップコート法等の湿式成膜法によって成膜する。正孔輸送層２２は、トランジスタアレイ基板１の一面に形成して全ての画素に共通させても良いし、画素ごとに独立するよう形成しても良い。図では、正孔輸送層２２を含む溶液又は懸濁液が、電流源ライン１８及びＥＬライン１９に囲まれた領域に充填された後、溶剤又は水分が揮発することによって正孔輸送層２２が成膜されている状態を示している。

正孔輸送層２２の乾燥後、ポリフルオレン系発光材料からなる発光層２３を液滴吐出法（インクジェット方法）、印刷法等の湿式成膜法によって画素ごとにパターニングする。ここで、有機ＥＬ分離絶縁膜１４の上に、反射金属下地膜１５ｃ、透明金属酸化物下地膜１６ｃ、メッキシード下地層１７ｂ及びＥＬライン１９が残留しているが、正孔輸送層２２の膜厚や発光層２３の膜厚は有機ＥＬ分離絶縁膜１４の膜厚よりも薄い。そして画素領域に被覆した時の発光層２３を含む溶液又は懸濁液の高さは、電流源ライン１８の高さやＥＬライン１９の高さよりも低い。したがって、発光層２３を含む溶液又は懸濁液は、電流源ライン１８及びＥＬライン１９を越えて隣の行の画素に流出することはない。このように、電流源ライン１８及びＥＬライン１９は、発光層２３を含む溶液又は懸濁液の流出を防止する隔壁として機能する。したがって、電流源ライン１８及びＥＬライン１９に沿って囲まれた行方向の複数の画素は同一色に発光する発光層とすれば、電流源ライン１８及びＥＬライン１９間にまとめて発光層２３を含む溶液又は懸濁液を流入させることで行方向の複数の画素に発光層２３を一括して成膜することができる。

次に、図７に示すように、蒸着等の気相成長法によって、マグネシウム、カルシウム、リチウム、バリウム、希土類金属等の低仕事関数材料からなる電子注入層と、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））を有する透明導電層との二層構造の共通電極２４をカソード電極として一面に成膜する。電子注入層は１０ｎｍ〜２００ｎｍの厚さで可視光が透過する程度に薄いために、電流源ライン１８やＥＬライン１９の段差によって切断されてもよいが、共通電極２４の透明導電層は、複数の画素の有機ＥＬ素子２６の一方の電極を互いに等電位にするため、電流源ライン１８上の電流源ライン絶縁膜２１の上を跨ぎ且つＥＬライン１９上に跨るように成膜されている。これにより、発光層２３は共通電極２４に密着した状態で共通電極２４によって被覆され、更にＥＬライン１９も共通電極２４に密着した状態で共通電極２４によって被覆される。図７において、画素電極１６ａ、正孔輸送層２２、発光層２３、共通電極２４の順に積層したものが有機ＥＬ素子２６となるが、共通電極２４は全ての画素（有機ＥＬ素子２６）に共通した層となっている。

次に、スピンコート法、ディップコート法、気相成長法によってオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に透明接着樹脂を塗布して封止ガラス基板と貼り合わせる。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

完成したエレクトロルミネッセンスディスプレイパネルは図９のような回路構成となる。図９に示すように、電流源ライン１８とＥＬライン１９との間において電流制御トランジスタ９と有機ＥＬ素子２６が直列に接続されている。つまり、電流制御トランジスタ９のドレイン９Ｄが電流源ライン１８に接続され、電流制御トランジスタ９のソース９Ｓが有機ＥＬ素子２６のアノードである画素電極１６ａ）に接続され、有機ＥＬ素子２６のカソードである共通電極２４がＥＬライン１９に接続されている。また、ＥＬライン１９が発光素子接続配線の導電層に相当し、走査線４に沿って同一の行に配列された有機ＥＬ素子２６，２６，…が同一のＥＬライン１９に接続されている。

エレクトロルミネッセンスディスプレイパネルを駆動して表示を行う際には、基板２上の複数の電流線３に電流制御ドライバが接続され、複数の走査線４に走査ドライバが接続され、複数の電流源ライン１８に駆動ドライバが接続され、複数のＥＬライン１９が例えば接地されることによって一定の電圧に維持される。

このエレクトロルミネッセンスディスプレイパネルの駆動方法の一例を説明する。
走査ドライバが複数の走査線４にオンレベル（ハイレベル）のシフトパルスを順次出力し、それに同期するように駆動ドライバが複数の電流源ライン１８にローレベル（ＥＬライン１９よりも低電位又は等電位）のシフトパルスを順次出力し、それぞれ走査線４にシフトパルスが出力されている時に、電流制御ドライバが、電流線３並びに電流制御トランジスタ９に接続された電流経路制御トランジスタ７のドレイン７Ｄ−ソース７Ｓ間を介して強制的に電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間に記憶電流（引抜電流）を流す。

具体的には、或る行の選択期間に、当該行の走査線４にハイレベルのシフトパルスが出力され、且つ当該行以外の複数の走査線４に、オフレベル（ローレベル）の電圧が印加されている時は、当該行の電流源ライン１８に、ＥＬライン１９よりも低電位又は等電位ローレベルのシフトパルスが出力されている。そのとき、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８がオン状態（選択状態）となる。この時、電流制御ドライバが、階調データに応じた電流値の記憶電流を電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間に強制的に流れるように制御する。記憶電流は、電流源ライン１８から電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間、電流経路制御トランジスタ７のドレイン７Ｄ−ソース７Ｓ間を経由して電流線３に向かって流れる。この記憶電流の電流値は、有機ＥＬ素子２６の発光輝度階調に応じて電流制御ドライバによって自動的に制御されている。
トランジスタの特性上、電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間に流れる電流の電流値は、電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間電位並びに電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間電位に依存されるが、電流制御ドライバが、記憶電流の電流値に応じて電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間電位並びに電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間電位を設定することになり、このときのゲート９Ｇ−ソース９Ｓ間の電圧のレベルは、電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間のキャパシタ１０にチャージされた電荷によってその後の発光期間にわたって保持（記憶）される。当該行の発光期間では、走査ドライバによって当該行の走査線４がローレベルになり、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８がオフ状態となるが、オフ状態の電流データ書込み制御トランジスタ８によってキャパシタ１０の電荷が保持され、電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間の電圧がそのまま維持される。この時、電流源ライン１８がハイレベル（ＥＬライン１９の電圧よりも高レベル）になることによって、電流源ライン１８から電流制御トランジスタ９を介して有機ＥＬ素子２６に駆動電流が流れ、有機ＥＬ素子２６が発光するが、駆動電流の大きさは電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間の電圧に依存する。そのため、発光期間における駆動電流の電流値は、選択期間における記憶電流の電流値に等しくなる。そして選択期間、発光期間を行毎にずらしていくことでエレクトロルミネッセンスディスプレイパネルがフレーム表示することが可能となる。

上述したように電流線３で引き抜かれる記憶電流の電流値は、一つの有機ＥＬ素子２６に流れる駆動電流の電流値に等しいため、電流線３はトランジスタ７、８、９のソース、ドレインと同じ膜を用いても十分機能する程度の抵抗に設定できる。また、走査線４は、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８を電圧変調によってオンオフ制御するだけでよいので大電流を流す必要がないため、トランジスタ７、８、９のゲートと同じ膜を用いても十分機能する程度の抵抗に設定できる。

しかしながら、ある行の電流源ライン１８は、当該行の発光期間に、当該行の複数の画素の有機ＥＬ素子２６にそれぞれ流れる駆動電流の電流源になるため、大きな電流値が流れるよう低抵抗でなければならない。そして、ある行のＥＬライン１９には、当該行の発光期間に、当該行の複数の画素の有機ＥＬ素子２６にそれぞれ流れる駆動電流がまとまって流れるため、大きな電流値が流れるよう低抵抗でなければならない。このような電流源ライン１８及びＥＬライン１９の抵抗は、各行の画素数（有機ＥＬ素子２６の数）が増えるにしたがい小さくしなければならず、画素数が十分大きいと、トランジスタ７、８、９のゲートと同じ膜を用いただけでは十分に電流を流すことができなくなってしまう恐れがある。

ここで、本実施形態では、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９を構成した導電膜とは異なる膜で形成されているので、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ，ドレイン７Ｄ，８Ｄ，９Ｄの膜厚よりも厚く堆積でき、ソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄに対して単位長さあたりの抵抗が小さく設定されることが可能となる。また、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの膜厚よりも厚く堆積でき、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さく設定されることが可能となる。そのため、電流源ライン１８やＥＬライン１９の電気抵抗を低くすることができ、発光期間の開始時から有機ＥＬ素子２６が所望の明るさ（階調）に発光するまでの時間の遅延を抑えたり、電流源ライン１８やＥＬライン１９における電圧降下を抑えたりすることができる。更には、電流源ライン１８やＥＬライン１９を低抵抗にすることによって、エレクトロルミネッセンスディスプレイパネルの明るさの低下、明るさのムラ、クロストーク等の表示劣化を抑えることができる。

例えば、電流源ライン１８及びＥＬライン１９を、配線幅２０μｍ、配線長６６４ｍｍと設定してさらに本発明のように膜厚５μｍの銅を用いた場合、シート抵抗０．００３Ω／□、抵抗１１１Ωになり、４０ｍＡとしたときの電圧降下は４．４Ｖに抑えられる。一方、従来のように、トランジスタ７，８，９のドレイン、ソースに用いた膜厚０．３μｍのＡｌ−Ｔｉを電流源ライン１８及びＥＬライン１９として利用した場合、シート抵抗０．５Ω／□、抵抗１６６００Ωになり、４０ｍＡとしたときの電圧降下は６６４４Ｖになってしまう。

なお、本発明は上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。

例えば、電流線３と交差する部分を除いた走査線４が露出するようにゲート絶縁膜４１及び絶縁膜１１にコンタクトホールを設けて、電流源ライン１８やＥＬライン１９の成膜と同一工程において、走査線４上に電解メッキ層を形成してもよい。この場合、メッキ層は、共通電極２４と絶縁するように、電流源ライン１８の電流源ライン絶縁膜２１と同様に、間に絶縁膜を介在させるが、トランジスタ７，８のゲートには電気的に接続する。

また、上記実施形態ではトランジスタ７，８，９がＮチャネル型の薄膜トランジスタであるとして説明したが、トランジスタ７，８，９がＰチャネル型の薄膜トランジスタであっても良い。トランジスタ７，８，９がＰチャネル型の薄膜トランジスタである場合、ソースとドレインの接続が逆になるので、上記説明において「ソース」を「ドレイン」に置き換え、「ドレイン」を「ソース」に置き換えれば良く、信号の「ハイレベル」を「ローレベル」に置き換え、「ローレベル」を「ハイレベル」に置き換えればよい。なおこの場合でも記憶電流の向きは変わらない。

〔第２の実施の形態〕
図１０〜図１５を用いて、第２の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図１０〜図１５は製造方法における各工程の断面図であり、工程順序は図１０〜図１５の順になっている。また、図１０〜図１５では、第１の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。

まず、図１０に示すように、トランジスタアレイ基板１を製造する。次に、絶縁膜１１上に気相成長法等による反射金属膜１５の成膜工程、フォトリソグラフィー法等のマスク工程、エッチング等の形状加工工程をこの順に行うことによって、画素ごとに反射金属膜１５ｄをパターニング形成する。

次に、気相成長法を施すことによって反射金属膜１５ｄを被覆するように絶縁膜１３１をべた一面に成膜する。反射金属膜１５ｄは、絶縁膜１３１によって電気的に絶縁されている。このように絶縁膜１３１を成膜したことが、第２の実施形態と第１の実施形態の異なる点である。

次に、フォトリソグラフィー法、エッチング法等を施すことにより、各電流制御トランジスタ９のソース９Ｓに通じるコンタクトホール１２及び各電流制御トランジスタ９のドレイン９Ｄに通じるコンタクトホール１３を絶縁膜１１及び絶縁膜１３１に形成する。次に、窒化シリコン又は酸化シリコンからなる有機ＥＬ分離絶縁膜１４を、縦方向に隣り合った画素の間において走査線４と平行となるようにパターニングする。

次に、図１１に示すように、気相成長法によって透明金属酸化物膜１６を絶縁膜１３１上の一面に成膜する。透明金属酸化物膜１６は、コンタクトホール１２，１３内においても表面に成膜され、電流制御トランジスタ９のドレイン９Ｄ及びソース９Ｓに接する。このように反射金属膜１５ｄを絶縁膜１３１によって透明金属酸化物膜１６と電気的に分離したことが、第２の実施形態と第１の実施形態の異なる点である。

次に、スパッタリング等の気相成長法によって銅、ニッケル等の金属材料からなるメッキシード層１７を透明金属酸化物膜１６上の一面に成膜する。コンタクトホール１３と重なり且つ行方向に沿った部分のメッキシード層１７、並びに有機ＥＬ分離絶縁膜１４と重なり且つ行方向に沿った部分のメッキシード層１７が露出されるようなフォトレジス膜６２を形成する。

次に、電解メッキを行うことにより、図１２に示すように、露出されたメッキシード層１７上に、トランジスタ７，８，９のソース、ドレイン、ゲートの膜厚よりも厚い膜厚２〜１００μｍの銅メッキ厚膜で且つ５μｍ〜５０μｍ幅の銅メッキ厚膜からなる電流源ライン１８及びＥＬライン１９を形成する。これにより行方向に配列された複数の画素の電流制御トランジスタ９のドレイン９Ｄが共通の電流源ライン１８に電気的に接続した状態となる。なお、電解メッキの代わりに、スパッタリング法又は昇華蒸着法により銅厚膜を成膜しても良い。電流源ライン１８，１８，…及びＥＬライン１９，１９，…はともに、走査線４，４，…と同数であり、各行に電流源ライン１８、ＥＬライン１９及び走査線４が１本ずつ設けられている。

次に、図１３に示すように、フォトレジスト膜６２を除去してから電流源ライン１８及びＥＬライン１９をマスクとして露出されたメッキシード層１７をエッチング除去し、電流源ライン１８，１８，…の下方にメッキシード下地層１７ａを形成し、ＥＬライン１９，１９，…の下方にメッキシード下地層１７ｂを形成する。さらに透明金属酸化物膜１６に対してフォトリソグラフィー法、エッチング法を施すことにより、画素電極１６ａをパターニングするとともに、電流源ライン１８をマスクとしたメッキシード下地層１７ａの下方に設けられた透明金属酸化物膜１６を残留させて透明金属酸化物下地膜１６ｂを形成し、シード下地層１７ｂの下方に設けられた透明金属酸化物膜１６を残留させて透明金属酸化物下地膜１６ｃを形成する。

次に、電流源ライン１８のみを被覆するように電流源ライン絶縁膜２１をパターニング形成する。以上により、有機ＥＬ表示装置が完成する。

次に、図１４に示すように、ＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる正孔輸送層２２を液滴吐出法（インクジェット法）、スピンコート法、ディップコート法等の湿式成膜法によって成膜する。正孔輸送層２２は、トランジスタアレイ基板１の一面に形成して全ての画素に共通させても良いし、画素ごとに独立するよう形成しても良い。図では、正孔輸送層２２を含む溶液又は懸濁液が、電流源ライン１８及びＥＬライン１９に囲まれた領域に充填された後、溶剤又は水分が揮発することによって正孔輸送層２２が成膜されている状態を示している。

正孔輸送層２２の乾燥後、第１の実施形態と同様に、ポリフルオレン系発光材料からなる発光層２３を液滴吐出法（インクジェット方法）、印刷法等の湿式成膜法によって画素ごとにパターニングする。によって画素ごとにパターニングする。ここで、有機ＥＬ分離絶縁膜１４の上に、透明金属酸化物下地膜１６ｃ、メッキシード下地層１７ｂ及びＥＬライン１９が残留しているが、正孔輸送層２２の膜厚や発光層２３の膜厚は有機ＥＬ分離絶縁膜１４の膜厚よりも薄い。そして画素領域に被覆した時の発光層２３を含む溶液の高さは、電流源ライン１８の高さやＥＬライン１９の高さよりも低い。したがって、発光層２３を含む溶液又は懸濁液は、電流源ライン１８及びＥＬライン１９を越えて隣の行の画素に流出することはない。このように、電流源ライン１８及びＥＬライン１９は、発光層２３を含む溶液又は懸濁液の流出を防止する隔壁として機能する。したがって、電流源ライン１８及びＥＬライン１９に沿って囲まれた行方向の複数の画素は同一色に発光する発光層とすれば、電流源ライン１８及びＥＬライン１９間にまとめて発光層２３を含む溶液又は懸濁液を流入させることで行方向の複数の画素に発光層２３を一括して成膜することができる。

次に、図１５に示すように、蒸着等の気相成長法によって、マグネシウム、カルシウム、リチウム、バリウム、希土類金属等の低仕事関数材料からなる電子注入層と、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））を有する透明導電層との二層構造の共通電極２４をカソード電極として一面に成膜する。電子注入層は１０ｎｍ〜２００ｎｍの厚さで可視光が透過する程度に薄いために、電流源ライン１８やＥＬライン１９の段差によって切断されてもよいが、共通電極２４の透明導電層は、複数の画素の有機ＥＬ素子２６の一方の電極を互いに等電位にするため、電流源ライン１８上の電流源ライン絶縁膜２１の上を跨ぎ且つＥＬライン１９上に跨るように成膜されている。これにより、発光層２３は共通電極２４に密着した状態で共通電極２４によって被覆され、更にＥＬライン１９も共通電極２４に密着した状態で共通電極２４によって被覆され、有機ＥＬ素子２６が形成される。

次に、スピンコート法、ディップコート法、気相成長法によってオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に接着樹脂によって封止ガラス基板を貼り合わせる。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

第２の実施形態においても、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９を構成する導電膜とは別の膜で形成されているので、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９のドレイン、ソース、ゲートや電流線３、走査線４等よりも厚膜にして単位長さ当たりの抵抗をより小さくすることができる。そのため、電流源ライン１８やＥＬライン１９の電気抵抗を低くすることができ、発光期間の開始時から有機ＥＬ素子２６が所望の明るさ（階調）に発光するまでの時間の遅延を抑えたり、電流源ライン１８やＥＬライン１９における電圧降下を抑えたりすることができる。更には、電流源ライン１８やＥＬライン１９を低抵抗にすることによって、エレクトロルミネッセンスディスプレイパネルの明るさの低下、明るさのムラ、クロストーク等の表示劣化を抑えることができる。

〔第３の実施の形態〕
図１６〜図２１を用いて、第３の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図１６〜図２１は製造方法における各工程の断面図であり、工程順序は図１６〜図２１の順になっている。また、図１６〜図２１では、第２の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。

まず、図１６に示すように、トランジスタアレイ基板１を製造する。次に、絶縁膜１１上にスパッタ等の気相成長法による反射金属膜の成膜工程、フォトリソグラフィー法等のマスク工程、エッチング等の形状加工工程をこの順に行うことによって、画素ごとに反射金属膜１５ｄをパターニング形成する。

次に、気相成長法を施すことによって反射金属膜１５ｄを被覆するように絶縁膜１３１をべた一面に成膜する。反射金属膜１５ｄは、絶縁膜１３１によって電気的に絶縁されている。

次に、フォトリソグラフィー法、エッチング法等を施すことにより、各電流制御トランジスタ９のソース９Ｓに通じるコンタクトホール１２及び各電流制御トランジスタ９のドレイン９Ｄに通じるコンタクトホール１３を絶縁膜１１及び絶縁膜１３１に形成する。

ここで、第２の実施形態では有機ＥＬ分離絶縁膜１４をパターニングしたが、本実施形態では有機ＥＬ分離絶縁膜をパターニングしない。

次に、図１７に示すように、気相成長法によって透明金属酸化物膜１６を絶縁膜１３１上の一面に成膜する。透明金属酸化物膜１６は、透明金属酸化物膜１６は、コンタクトホール１２，１３内においても表面に成膜され、電流制御トランジスタ９のドレイン９Ｄ及びソース９Ｓに接する。

次に、図１８に示すように、気相成長法によって銅、ニッケル等の金属材料からなるメッキシード層１７を透明金属酸化物膜１６上の一面に成膜する。メッキシード層１７におけるコンタクトホール１３と重なり且つ行方向に沿った部分１７ａ、並びに反射金属膜１５ｄに対して部分１７ａと対向する辺側に行方向に沿った隔壁２３１が形成される部分１７ｂ、が露出されるようなフォトレジスト膜６３を形成する。

次に、電解メッキを行うことにより、露出されたメッキシード層部分１７ａ、１７ｂ上にトランジスタ７，８，９のソース、ドレイン、ゲートの膜厚よりも厚い膜厚２〜１００μｍ、５μｍ〜５０μｍ幅の銅メッキ厚膜からなる電流源ライン１８及び隔壁２３１を形成する。これにより行方向に配列された複数の画素の電流制御トランジスタ９のドレイン９Ｄが共通の電流源ライン１８に電気的に接続した状態となる。なお、電解メッキの代わりに、スパッタリング法又は昇華蒸着法により銅厚膜を成膜しても良い。

なお、電流源ライン１８，１８，…及び隔壁２３１，２３１，…をパターニングするにあたって、電流源ライン１８を隔壁２３１に対して平行に設け、更に電流源ライン１８及び隔壁２３１を走査線４に対して平行に設ける。また、平面視して、横方向（行方向）に配列された全ての画素のコンタクトホール１３に対して電流源ライン１８が重なるよう、電流源ライン１８をパターニングする。更に、電流源ライン１８をトランジスタアレイ基板１の縁まで延在するよう、電流源ライン１８をパターニングする。

次に、図１９に示すように、フォトレジスト膜６３を除去してから、電流源ライン１８及び隔壁２３１をマスクとして露出されたメッキシード層１７をエッチング除去し、電流源ライン１８，１８，…の下方にメッキシード下地層１７ａを残存し、隔壁２３１，２３１，…の下方にメッキシード下地層１７ｂを残存する。さらに透明金属酸化物膜１６に対してフォトリソグラフィー法、エッチング法を施すことにより、画素電極１６ａをパターニングするとともに、電流源ライン１８をマスクとしたメッキシード下地層１７ａの下方に設けられた透明金属酸化物膜１６を残留させて透明金属酸化物下地膜１６ｂを形成し、シード下地層１７ｂの下方に設けられた透明金属酸化物膜１６を残留させて透明金属酸化物下地膜１６ｃを形成する。

次に、図２０に示すように、電流源ライン１８を被覆するように電流源ライン絶縁膜２１を形成するとともに、隔壁２３１を被覆するようにＥＬライン絶縁膜２３２を電流源ライン絶縁膜２１と同工程で形成する。以上により、有機ＥＬ駆動基板が完成する。

次に、ＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる正孔輸送層２２を液滴吐出法（インクジェット法）、スピンコート法、ディップコート法等の湿式成膜法によって成膜する。正孔輸送層２２は、トランジスタアレイ基板１の一面に形成して全ての画素に共通させても良いし、画素ごとに独立するよう形成しても良い。図では、正孔輸送層２２を含む溶液又は懸濁液が、電流源ライン１８及び隔壁２３１に囲まれた領域に充填された後、溶剤又は水分が揮発することによって正孔輸送層２２が成膜された状態を示している。

正孔輸送層２２の乾燥後、第１の実施形態と同様に、ポリフルオレン系発光材料からなる発光層２３を液滴吐出法（インクジェット方法）、印刷法等の湿式成膜法によって画素ごとにパターニングする。ここで、正孔輸送層２２の膜厚や発光層２３の膜厚は隔壁２３１の膜厚よりも薄い。そして画素領域に被覆した時の発光層２３を含む溶液又は懸濁液の高さは、電流源ライン１８の高さや隔壁２３１の高さよりも低い。したがって、発光層２３を含む溶液又は懸濁液は、電流源ライン１８及び隔壁２３１を越えて隣の行の画素に流出することはない。このように、電流源ライン１８及び隔壁２３１は、発光層２３を含む溶液又は懸濁液の流出を防止する隔壁として機能する。したがって、電流源ライン１８及び隔壁２３１に沿って囲まれた行方向の複数の画素は同一色に発光する発光層とすれば、電流源ライン１８及び隔壁２３１間にまとめて発光層２３を含む溶液又は懸濁液を流入させることで行方向の複数の画素に発光層２３を一括して成膜することができる。

次に、図２１に示すように、蒸着等の気相成長法によって、マグネシウム、カルシウム、リチウム、バリウム、希土類金属等の低仕事関数の材料からなる電子注入層と、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））を有する透明導電層との二層構造の共通電極２４をカソード電極として一面に成膜する。電子注入層は１０ｎｍ〜２００ｎｍの厚さで可視光が透過する程度に薄いために、電流源ライン１８や隔壁２３１の段差によって切断されてもよいが、共通電極２４の透明導電層は、複数の画素の有機ＥＬ素子２６の一方の電極を互いに等電位にするため、電流源ライン１８表面の電流源ライン絶縁膜２１上に跨り且つ隔壁２３１表面のＥＬライン絶縁膜２３２上に跨るように成膜されている。これにより、発光層２３は共通電極２４に密着した状態で共通電極２４によって被覆され、更に隔壁２３１も共通電極２４に密着した状態で共通電極２４によって被覆され、有機ＥＬ素子２６が形成される。隔壁２３１は、正孔輸送層２２を含む溶液又は懸濁液、及び／又は発光層２３を含む溶液又は懸濁液を所定の位置に設けるための仕切りとして用いるものであって、第一実施形態のＥＬライン１９のように電圧が印加されているわけではない。

次に、蒸着法、スパッタリング法、スクリーン印刷法、昇華蒸着法、ディスペンサー法等によって、平面視して隔壁２３１に重なるように、トランジスタ７，８，９のソース、ドレイン、ゲートの膜厚よりも厚い膜厚のＥＬライン２３３を共通電極２４上に形成する。ＥＬライン２３３は、第一実施形態のＥＬライン１９に相当するもので、形状、長さ、厚さともにＥＬライン１９と同様であり、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇの膜厚よりも厚いため、これら電極よりも単位配線の長さ当たりの抵抗が低く設定されている。また、ＥＬライン２３３は、第一実施形態のＥＬライン１９と同様にフォトレジスト膜６１を用いて電解メッキにより堆積されてもよい。ＥＬライン２３３は、隔壁２３１上方において全画素共通の共通電極２４と接続されている。電流源ライン１８，１８，…及びＥＬライン２３３，２３３，…はともに、走査線４，４，…と同数であり、各行に電流源ライン１８、ＥＬライン２３３及び走査線４が１本ずつ設けられている。

次に、スピンコート法、ディップコート法、気相成長法によって透明なオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に接着樹脂によって封止ガラス基板を貼り合わせる。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

第３の実施形態においても、電流源ライン１８及びＥＬライン２３３をトランジスタ７，８，９を構成する導電膜とは異なる膜で形成されているので、電流源ライン１８及びＥＬライン２３３をトランジスタ７，８，９のドレイン、ソース、ゲートや電流線３、走査線４等よりも厚膜にすることができる。そのため、電流源ライン１８やＥＬライン２３３の電気抵抗を低くすることができ、発光期間の開始時から有機ＥＬ素子２６が所望の明るさ（階調）に発光するまでの時間の遅延を抑えたり、電流源ライン１８やＥＬライン２３３における電圧降下を抑えたりすることができる。更には、電流源ライン１８やＥＬライン２３３を低抵抗にすることによって、エレクトロルミネッセンスディスプレイパネルの明るさの低下、明るさのムラ、クロストーク等の表示劣化を抑えることができる。

〔第４の実施の形態〕
図２２〜図２７を用いて、第４の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図２２〜図２７は製造方法における各工程の断面図であり、工程順序は図２２〜図２７の順になっている。また、図２２〜図２７では、第１の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。

まず、図２２に示すように、トランジスタアレイ基板１を製造する。準備したトランジスタアレイ基板１に対してフォトリソグラフィー法、エッチング法等を施すことにより、各電流制御トランジスタ９のソース９Ｓに通じるコンタクトホール１２及び各電流制御トランジスタ９のドレイン９Ｄに通じるコンタクトホール１３を絶縁膜１１に形成する。

次に、窒化シリコン又は酸化シリコンからなる有機ＥＬ分離絶縁膜１４を、縦（列）方向に隣り合った画素の間において走査線４と平行となるようにパターニングして形成する。

次に、図２３に示すように、気相成長法によって透明金属酸化物膜１６をトランジスタアレイ基板１上の一面に成膜する。ここで、第１の実施形態では透明金属酸化物膜１６の前に反射金属膜１５を成膜したが、本実施形態では反射金属膜１５を成膜しない。次に、気相成長法によって銅、ニッケル等の金属材料からなるメッキシード層１７を透明金属酸化物膜１６上の一面に成膜する。

次に、フォトリソグラフィー法によりマスクをパターニングし、蒸着法等の方法で金の薄膜を成膜し、マスクを剥離することによって金薄膜からなる画素電極３３１を形成する。なお、画素電極３３１をパターニングするにあたって、上記マスクは、後述する電流源ライン１８に対応する部分、つまりコンタクトホール１３と重なり且つ行方向に延在した部分、及びＥＬライン１９に対応する部分、つまり有機ＥＬ分離絶縁膜１４と重なり且つ行方向に延在した部分に、それぞれ下地膜３３１ａ、３３１ｂが残存するようなマスクである。

次に、図２４に示すように、コンタクトホール１３と重なり且つ行方向に沿った部分の下地膜３３１ａ、並びに有機ＥＬ分離絶縁膜１４と重なり且つ行方向に沿った部分の下地膜３３１ｂが露出されるようなフォトレジスト膜６４を形成する。続いて露出された下地膜３３１ａ及び下地膜３３１ｂを電極として電解メッキを行うことにより、下地膜３３１ａ及び下地膜３３１ｂ上にそれぞれ膜厚２〜１００μｍ且つ５μｍ〜５０μｍ幅の銅メッキ厚膜の電流源ライン１８及びＥＬライン１９を形成する。電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇの膜厚よりも厚く堆積されているため、これら電極よりも単位配線の長さ当たりの抵抗が低く設定されている。電流源ライン１８，１８，…及びＥＬライン１９，１９，…はともに、走査線４，４，…と同数であり、各行に電流源ライン１８、ＥＬライン１９及び走査線４が１本ずつ設けられている。この後、フォトレジスト膜６４を除去する。なお、電解メッキの代わりに、スパッタリング法、昇華蒸着法又はディスペンサー法により銅厚膜を成膜しても良い。

次に、図２５に示すように、電流源ライン１８，１８，…及びＥＬライン１９，１９，…で被覆された部分を除いて露出されたメッキシード層１７をエッチングして電流源ライン１８，１８，…の下方にメッキシード下地層１７ａ，１７ａ，…を形成し、ＥＬライン１９，１９，…の下方にメッキシード下地層１７ｂ，１７ｂ，…を形成する。そして、電流源ライン１８、ＥＬライン１９及び画素電極３３１をマスクとして透明金属酸化物膜１６をエッチングして、それぞれ透明金属酸化物下地膜１６ｂ、透明金属酸化物下地膜１６ｃ、透明金属酸化物下地膜１６ｄを形成する。

次に、図２６に示すように、電流源ライン１８を被覆するように電流源ライン絶縁膜２１を形成する。以上により、有機ＥＬ駆動基板が完成する。

次に、ＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる正孔輸送層２２を液滴吐出法（インクジェット法）、スピンコート法、ディップコート法等湿式成膜法によって成膜する。正孔輸送層２２は、トランジスタアレイ基板１の一面に形成して全ての画素に共通させても良いし、画素ごとに独立するよう形成しても良い。図では、正孔輸送層２２を含む溶液又は懸濁液が、電流源ライン１８及びＥＬライン１９に囲まれた領域に充填された後、溶剤又は水分が揮発することによって正孔輸送層２２が成膜されている状態を示している。

正孔輸送層２２の乾燥後、ポリフルオレン系発光材料からなる発光層２３を液滴吐出法（インクジェット方法）、印刷法等の湿式成膜法によって画素ごとにパターニングする。ここで、有機ＥＬ分離絶縁膜１４の上に、透明金属酸化物下地膜１６ｃ、メッキシード下地層１７ｂ及びＥＬライン１９が残留しているが、正孔輸送層２２の膜厚や発光層２３の膜厚は有機ＥＬ分離絶縁膜１４の膜厚よりも薄い。そして画素領域に被覆した時の発光層２３を含む溶液又は懸濁液の高さは、電流源ライン１８の高さやＥＬライン１９の高さよりも低い。したがって、発光層２３を含む溶液又は懸濁液は、電流源ライン１８及びＥＬライン１９を越えて隣の行の画素に流出することはない。このように、電流源ライン１８及びＥＬライン１９は、発光層２３を含む溶液又は懸濁液の流出を防止する隔壁として機能する。したがって、電流源ライン１８及びＥＬライン１９に沿って囲まれた行方向の複数の画素は同一色に発光する発光層とすれば、電流源ライン１８及びＥＬライン１９間にまとめて発光層２３を含む溶液又は懸濁液を流入させることで行方向の複数の画素に発光層２３を一括して成膜することができる。

次に、図２７に示すように、気相成長法によって、マグネシウム、カルシウム、リチウム、バリウム、希土類金属等の低仕事関数材料からなる電子注入層と、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））を有する透明導電層との二層構造の共通電極２４をカソード電極として一面に成膜する。電子注入層は１０ｎｍ〜２００ｎｍの厚さで可視光が透過する程度に薄いために、電流源ライン１８やＥＬライン１９の段差によって切断されてもよいが、共通電極２４の透明導電層は、複数の画素の有機ＥＬ素子２６の一方の電極を互いに等電位にするため、電流源ライン１８上の電流源ライン絶縁膜２１の上を跨ぎ且つＥＬライン１９上に跨るように成膜されている。

次に、スピンコート法、ディップコート法、気相成長法によってオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に接着樹脂によって封止ガラス基板を貼り合わせる。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

なお、電流線３と交差する部分を除いた走査線４が露出するようにゲート絶縁膜４１及び絶縁膜１１にコンタクトホールを設けて、電流源ライン１８やＥＬライン１９の成膜と同一工程において、走査線４上に電解メッキ層を形成してもよい。この場合、メッキ層は、共通電極２４と絶縁するように、電流源ライン１８の電流源ライン絶縁膜２１と同様に、間に絶縁膜を介在させるが、トランジスタ７，８のゲートには電気的に接続する。

第４の実施形態においても、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９を構成する導電膜とは異なる膜で形成されているので、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９のドレイン、ソース、ゲートや電流線３、走査線４等よりも厚膜にすることができる。そのため、電流源ライン１８やＥＬライン１９の電気抵抗を低くすることができ、発光期間の開始時から有機ＥＬ素子２６が所望の明るさ（階調）に発光するまでの時間の遅延を抑えたり、電流源ライン１８やＥＬライン１９における電圧降下を抑えたりすることができる。更には、電流源ライン１８やＥＬライン１９を低抵抗にすることによって、エレクトロルミネッセンスディスプレイパネルの明るさの低下、明るさのムラ、クロストーク等の表示劣化を抑えることができる。

〔第５の実施の形態〕
図２８〜図３３を用いて、第５の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図２８〜図３３は製造方法における各工程の断面図であり、工程順序は図２８〜図３３の順になっている。また、図２８〜図３３では、第２の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。

まず、図２８に示すように、トランジスタアレイ基板１を製造する。次に、気相成長法等の成膜工程、フォトリソグラフィー法等のマスク工程、エッチング等の形状加工工程をこの順に行うことによって、画素ごとに反射金属膜１５ｄをパターニング形成する。

次に、気相成長法を施すことによって反射金属膜１５ｄを被覆するように絶縁膜１３１をべた一面に成膜する。

次に、フォトリソグラフィー法、エッチング法等を施すことにより、各電流制御トランジスタ９のソース９Ｓに通じるコンタクトホール１２及び各電流制御トランジスタ９のドレイン９Ｄに通じるコンタクトホール１３を絶縁膜１１及び絶縁膜１３１に形成する。
なお、本実施形態では、第２の実施形態における有機ＥＬ分離絶縁膜１４を形成しないことが、第２の実施形態と異なる。

次に、図２９に示すように、気相成長法によって透明金属酸化物膜１６を絶縁膜１３１上の一面に成膜する。透明金属酸化物膜１６は、コンタクトホール１２，１３内においても表面に成膜され、電流制御トランジスタ９のドレイン９Ｄ及びソース９Ｓに接する。

次に、スパッタリング等の気相成長法によって銅、ニッケル等の金属材料からなるメッキシード層１７を透明金属酸化物膜１６上の一面に成膜する。

次に、図３０に示すように、メッキシード層１７におけるコンタクトホール１３と重なり且つ行方向に沿った部分１７ａ、並びに反射金属膜１５ｄに対して部分１７ａと対向する辺側に行方向に沿ったＥＬライン１９が形成される部分１７ｂ、が露出されるようなフォトレジスト膜６５を形成する。そして電解メッキを行うことにより、露出されたメッキシード層部分１７ａ、１７ｂ上にトランジスタ７，８，９のソース、ドレイン、ゲートの膜厚よりも厚い膜厚２〜１００μｍ、５μｍ〜５０μｍ幅の銅メッキ厚膜からなる電流源ライン１８及びＥＬライン１９を形成する。これにより行方向に配列された複数の画素の電流制御トランジスタ９のドレイン９Ｄが共通の電流源ライン１８に電気的に接続した状態となる。なお、電解メッキの代わりに、スパッタリング法又は昇華蒸着法により銅厚膜を成膜しても良い。したがって、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、走査線４に対して平行に設けられている。

次に、フォトレジスト膜６５を除去してから図３１に示すように、電流源ライン１８及びＥＬライン１９をマスクとして露出されたメッキシード層１７をエッチング除去し、電流源ライン１８，１８，…の下方にメッキシード下地層１７ａを残存し、ＥＬライン１９，１９，…の下方にメッキシード下地層１７ｂを残存する。さらに透明金属酸化物膜１６に対してフォトリソグラフィー法、エッチング法を施すことにより、画素電極１６ａをパターニングするとともに、電流源ライン１８をマスクとしたメッキシード下地層１７ａの下方に設けられた透明金属酸化物膜１６を残留させて透明金属酸化物下地膜１６ｂを形成し、シード下地層１７ｂの下方に設けられた透明金属酸化物膜１６を残留させて補助電極ライン１６ｄを形成する。補助電極ライン１６ｄはＥＬライン１９よりも幅広であることが好ましい。

次に、図３２に示すように、電流源ライン１８を被覆するように電流源ライン絶縁膜２１を形成するとともに、ＥＬライン１９を被覆するようにＥＬライン絶縁膜４４１を電流源ライン絶縁膜２１と同工程で形成する。以上により、有機ＥＬ駆動基板が完成する。

次に、ＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる正孔輸送層２２を液滴吐出法（インクジェット法）、スピンコート法、ディップコート法等の湿式成膜法によって成膜する。正孔輸送層２２は、トランジスタアレイ基板１の一面に形成して全ての画素に共通させても良いし、画素ごとに独立するよう形成しても良い。
正孔輸送層２２の乾燥後、第１の実施形態と同様に、ポリフルオレン系発光材料からなる発光層２３を液滴吐出法（インクジェット方法）、印刷法等の湿式成膜法によって画素ごとにパターニングする。ここで、正孔輸送層２２の膜厚や発光層２３の膜厚はＥＬライン１９の膜厚よりも薄い。そして画素領域に被覆した時の発光層２３を含む溶液又は懸濁液の高さは、電流源ライン１８の高さやＥＬライン１９の高さよりも低い。したがって、発光層２３を含む溶液又は懸濁液は、電流源ライン１８及びＥＬライン１９を越えて隣の行の画素に流出することはない。このように、電流源ライン１８及びＥＬライン１９は、発光層２３を含む溶液又は懸濁液の流出を防止する隔壁として機能する。したがって、電流源ライン１８及びＥＬライン１９に沿って囲まれた行方向の複数の画素は同一色に発光する発光層とすれば、電流源ライン１８及びＥＬライン１９間にまとめて発光層２３を含む溶液又は懸濁液を流入させることで行方向の複数の画素に発光層２３を一括して成膜することができる。
発光層２３の乾燥後、補助電極ライン１６ｄの一部表面が露出するように正孔輸送層２２及び発光層２３にコンタクトホール５１を形成する。

次に、図３３に示すように、蒸着等の気相成長法によって、マグネシウム、カルシウム、リチウム、バリウム、希土類金属等の低仕事関数の材料からなる電子注入層と、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））を有する透明導電層との二層構造の共通電極２４をカソード電極として一面に成膜する。電子注入層は１０ｎｍ〜２００ｎｍの厚さで可視光が透過する程度に薄いために、電流源ライン１８やＥＬライン１９の段差によって切断されてもよいが、共通電極２４の透明導電層は、複数の画素の有機ＥＬ素子２６の一方の電極を互いに等電位にするため、電流源ライン１８表面の電流源ライン絶縁膜２１上に跨り且つＥＬライン１９表面のＥＬライン絶縁膜４４１上に跨るように成膜されている。共通電極２４はコンタクトホール５１を介して補助電極ライン１６ｄ及びＥＬライン１９に接続されている。このように、発光層２３は共通電極２４に密着した状態で共通電極２４によって被覆され、更にＥＬライン１９も共通電極２４に密着した状態で共通電極２４によって被覆され、有機ＥＬ素子２６が形成される。

次に、スピンコート法、ディップコート法、気相成長法によって透明なオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に接着樹脂によって封止ガラス基板を貼り合わせる。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

第５の実施形態においても、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９を構成する導電膜とは異なる膜で形成されているので、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９のドレイン、ソース、ゲートや電流線３、走査線４等よりも厚膜にすることができる。

〔第６の実施の形態〕
第１の実施形態では、電流源ライン１８及びＥＬライン１９をトランジスタ層（基板２の表面から絶縁膜１１の表面までの間の多層膜）の上に形成したが、本実施形態ではトランジスタ層の下に電流源ライン１８及びＥＬライン１９を形成している。具体的には、図３４〜図３９に示すような製造方法となっている。

図３４〜図４０を用いて、第６の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図３４〜図３９は製造方法における各工程の断面図であり、工程順序は図３４〜図３９の順になっている。なお、図３４〜図３９では、第１の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。

まず、図３４に示すように、電解メッキを行うことにより、５μｍ〜５０μｍ幅で且つ２〜１００μｍの膜厚である複数の電流源ライン１８及び複数のＥＬライン１９を基板２上にパターニングする。電流源ライン１８及びＥＬライン１９をパターニングするにあたって、電流源ライン１８をＥＬライン１９に対して平行に設け、電流源ライン１８及びＥＬライン１９を基板２の縁まで延在するよう、且つ、電流源ライン１８及びＥＬライン１９が基板２の横方向に延在するよう、電流源ライン１８及びＥＬライン１９をパターニングする。電流源ライン１８及びＥＬライン１９は、後述するトランジスタ７，８，９のソース、ドレイン、ゲートより厚く堆積されているため、これら電極よりも単位配線の長さ当たりの抵抗が低く設定されている。

次に、層間絶縁膜５０１を基板２上にべた一面に成膜し、電流源ライン１８及びＥＬライン１９を層間絶縁膜５０１で被覆する。次に、一画素につき、電流源ライン１８まで通じるコンタクトホール５０２と、ＥＬライン１９まで通じるコンタクトホール５０３とを層間絶縁膜５０１に形成する。

次に、図３５に示すように、気相成長法といった成膜工程、フォトリソグラフィー法といったマスク工程、エッチングといった形状加工工程を適宜行うことにより、一画素につき三つのトランジスタ７，８，９をパターニング形成する。ここで、トランジスタ７，８，９のゲートのもととなる導電性薄膜が、コンタクトホール５０２に埋設するようにパターニングされたゲート下地膜５１１ａが形成され、コンタクトホール５０３に埋設するようにパターニングされたゲート下地膜５１１ｂが形成される。またゲート下地膜５１１ａが露出するようなコンタクトホール及びゲート下地膜５１１ａが露出するようなコンタクトホールをゲート絶縁膜４１に一括して設け、トランジスタ７，８，９のソース、ドレインのもととなる導電性薄膜をパターニングしてそれぞれに、電流制御トランジスタ９のドレイン９Ｄ及びソース、ドレイン下地膜５０４が埋設される。トランジスタ７，８，９のゲートのもととなる導電性薄膜はの一部が電流線３としてパターニング形成される。。

次に、絶縁膜１１に対してフォトリソグラフィー法、エッチング法等を施すことにより、各電流制御トランジスタ９のソース９Ｓに通じるコンタクトホール１２及び下地膜５０４に通じるコンタクトホール５０５を絶縁膜１１に形成する。

次に、図３６に示すように、気相成長法等の成膜工程、フォトリソグラフィー法等のマスク工程、エッチング等の形状加工工程をこの順に行うことによって、画素ごとに反射金属膜１５ｄをパターニング形成する。次に、気相成長法を施すことによって反射金属膜１５ｄを被覆するように絶縁膜１３１をべた一面に成膜する。

次に、絶縁膜１３１にもコンタクトホール１２及びコンタクトホール５０５に合わせてコンタクトホールを形成する。

次に、気相成長法によって透明金属酸化物膜を絶縁膜１３１上の一面に成膜する。透明金属酸化物膜は、コンタクトホール１２，５０５内においても表面に成膜され、電流制御トランジスタ９のソース９Ｓ及び下地膜５０４に接する。

次に、図３７に示すように、透明金属酸化物膜に対してフォトリソグラフィー法、エッチング法を施すことにより、コンタクトホール１２を介して電流制御トランジスタ９のソース９Ｓと接続される画素電極１６ａを形成するとともに、コンタクトホール５０５を介して補助電極ライン１６ｅを形成する。なお、図３７は図４０の（XXXVII）−（XXXVII）線に沿って厚さ方向に切断したときの略断面図である。

次に、図３８に示すように、フォトリソグラフィー法によってポリイミド等の感光性樹脂からなる網目状の隔壁５０６をパターニングする。ここで、画素電極１６ａが隔壁５０６による網目の間に囲繞されるよう、隔壁５０６をパターニングする。

次に、ＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる正孔輸送層２２を液滴吐出法（インクジェット法）、スピンコート法、ディップコート法等の湿式成膜法によって成膜する。正孔輸送層２２は、トランジスタアレイ基板１の一面に形成して全ての画素に共通させても良いし、画素ごとに独立するよう形成しても良い。

正孔輸送層２２の乾燥後、第１の実施形態と同様に、湿式成膜法によって画素ごとにパターニングする。ここで、正孔輸送層２２の膜厚や発光層２３の膜厚は隔壁５０６の膜厚よりも薄い。そして画素領域に被覆した時の発光層２３を含む溶液又は懸濁液の高さは隔壁５０６の高さよりも低い。したがって、発光層２３を含む溶液又は懸濁液は、隔壁５０６を越えて隣の行の画素に流出することはない。このように、隔壁５０６は、発光層２３を含む溶液又は懸濁液の流出を防止する隔壁として機能する。したがって、隔壁５０６に囲まれた各画素は所定の色に発光する発光層のみを充填することができる。

発光層２３の乾燥後、補助電極ライン１６ｅの一部表面が露出するように正孔輸送層２２及び発光層２３にコンタクトホール５１を形成する。

次に、図３９に示すように、蒸着等の気相成長法によって、マグネシウム、カルシウム、リチウム、バリウム、希土類金属等の低仕事関数の材料からなる電子注入層と、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））を有する透明導電層との二層構造の共通電極２４をカソード電極として一面に成膜する。電子注入層は１０ｎｍ〜２００ｎｍの厚さで可視光が透過する程度に薄いために、隔壁５０６の段差によって切断されてもよいが、共通電極２４の透明導電層は、複数の画素の有機ＥＬ素子２６の一方の電極を互いに等電位にするため、隔壁５０６表面の電流源ライン絶縁膜２１上に跨り且つ隔壁５０６表面のＥＬライン絶縁膜４４１上に跨るように成膜されている。共通電極２４はコンタクトホール５１を介して補助電極ライン１６ｅに接続されている。このように、発光層２３は共通電極２４に密着した状態で共通電極２４によって被覆され、更に隔壁５０６も共通電極２４に密着した状態で共通電極２４によって被覆され、有機ＥＬ素子２６が形成される。

次に、図３９に示すように、スピンコート法、ディップコート法、気相成長法によって透明なオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に接着樹脂によって封止ガラス基板を貼り合わせる。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

第６の実施形態においても、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９とは別工程でトランジスタ７，８，９のソース、ドレイン、ゲートとは異なる導電膜をパターニングしてなるので、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９のドレイン、ソース、ゲートや電流線３、走査線４等よりも厚膜にすることができ、電流源ライン１８やＥＬライン１９の電気抵抗を低くすることができる。そのため、電流源ライン１８やＥＬライン１９における信号遅延や電圧降下を抑えたりすることができる。

〔第７の実施の形態〕
図４１〜図４２を用いて、第７の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図４１〜図４２は製造方法における各工程の断面図であり、工程順序は図４１〜図４２の順になっている。なお、図４１〜図４２では、第６の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。また第７の実施形態においては、画素電極が形成される工程までは第６の実施形態の図３４〜図３７と同一工程であるので、その説明を省略する。

画素電極１６ａを形成後、図４１に示すように、フォトリソグラフィー法によって電流源ライン１８に沿って隔壁５０７をパターニングするとともに、隔壁５０７の形成と同じ工程でＥＬライン１９に沿って隔壁５０８，５０９を形成する。ここで、画素電極１６ａが隔壁５０７と隔壁５０８の間に位置するように隔壁５０７，５０８が形成され、更に、下地膜５０４の上に残留した補助電極ライン１６ｅが、平面視して、隔壁５０８と隔壁５０９との間に位置するように、隔壁５０８及び隔壁５０９が形成されている。

次に、隔壁５０８と隔壁５０９との間に、導電性ペースト５１０を埋め込む。これにより、下地膜５０４の上に残留した補助電極ライン１６ｅに対して導電性ペースト５１０が密着する。

導電性ペースト５１０の乾燥後、第６実施形態と同様に正孔輸送層２２、発光層２３を成膜する。このとき、隔壁５０７及び隔壁５０８は、第６実施形態の隔壁５０６と同じ機能を有する。

次に、図４２に示すように、第６実施形態と同様に共通電極２４を一面に成膜する。これにより、発光層２３は共通電極２４に密着した状態で共通電極２４によって被覆される。更に導電性ペースト５１０も共通電極２４に密着する。したがって、共通電極２４は、導電性ペースト５１０、補助電極ライン１６ｅ、ソース、ドレイン下地膜５０４、ゲート下地膜５１１ｂを介してＥＬライン１９に接続される。

次に、スピンコート法、ディップコート法、気相成長法によって透明なオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に接着樹脂によって封止ガラス基板を貼り合わせる。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

第７の実施形態においても、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９とは別工程でパターニングしたので、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９のドレイン、ソース、ゲートや電流線３、走査線４等よりも厚膜にしてトランジスタ７，８，９よりも相対的に低抵抗にすることができ、電流源ライン１８やＥＬライン１９の電気抵抗を低くすることができる。そのため、電流源ライン１８やＥＬライン１９における信号遅延や電圧降下を抑えたりすることができる。

上記各実施形態では、反射金属膜１５を設けて共通電極２４側から発光層２３の発光を出射させたが、これに限らず、反射金属膜１５を設けずに、画素電極１６側から発光層２３の発光を出射させてもよい。この場合、共通電極２４は不透明又は光反射性であることが好ましく、特に低仕事関数の電子放出膜と、電子放出膜を被覆して保護する高仕事関数の導電膜と、の複数層構造であることが好ましい。

トランジスタアレイ基板１の等価回路図である。 第１の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図２の次の工程を説明するための断面図である。 図３の次の工程を説明するための断面図である。 図４の次の工程を説明するための断面図である。 図５の次の工程を説明するための断面図である。 図６の次の工程を説明するための断面図である。 図５の状態における平面図である。 エレクトロルミネッセンスディスプレイパネルの等価回路図である。 第２の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図１０の次の工程を説明するための断面図である。 図１１の次の工程を説明するための断面図である。 図１２の次の工程を説明するための断面図である。 図１３の次の工程を説明するための断面図である。 図１４の次の工程を説明するための断面図である。 第３の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図１６の次の工程を説明するための断面図である。 図１７の次の工程を説明するための断面図である。 図１８の次の工程を説明するための断面図である。 図１９の次の工程を説明するための断面図である。 図２０の次の工程を説明するための断面図である。 第４の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図２２の次の工程を説明するための断面図である。 図２３の次の工程を説明するための断面図である。 図２４の次の工程を説明するための断面図である。 図２５の次の工程を説明するための断面図である。 図２６の次の工程を説明するための断面図である。 第５の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図２７の次の工程を説明するための断面図である。 図２９の次の工程を説明するための断面図である。 図３０の次の工程を説明するための断面図である。 図３１の次の工程を説明するための断面図である。 図３２の次の工程を説明するための断面図である。 第６の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図３４の次の工程を説明するための断面図である。 図３５の次の工程を説明するための断面図である。 図３６の次の工程を説明するための断面図である。 図３７の次の工程を説明するための断面図である。 図３８の次の工程を説明するための断面図である。 図３７の状態における平面図である。 第７の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図４１の次の工程を説明するための断面図である。

符号の説明

１ トランジスタアレイ基板
２ 基板
６ 画素回路
７ 電流経路制御トランジスタ（薄膜トランジスタ）
８ 電流データ書込み制御トランジスタ（薄膜トランジスタ）
９ 電流制御トランジスタ（薄膜トランジスタ）
１６ａ 画素回路
１８ 電流源ライン（配線の導電層、画素回路接続配線の導電層）
１９ ＥＬライン（発光素子接続配線の導電層）
２６ 有機ＥＬ素子（発光素子）

Claims (14)

1. 基板と、
   前記基板上に設けられ、アノード、カソード及び前記アノードと前記カソードとの間に設けられた発光層を有する発光素子と、
   前記発光素子を駆動するためのソース、ドレイン電極を有する薄膜トランジスタを備える画素回路と、
   前記画素回路の前記薄膜トランジスタに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する第１配線と、
   前記発光素子の前記カソードに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する第２配線と、
   を備え、
   前記第１配線及び前記第２配線の間に前記発光層が配置され、
   前記第１配線及び前記第２配線はともに前記発光層より突出しており、且つ互いに平行に位置していることを特徴とする表示パネル。
2. 請求項１に記載の表示パネルにおいて、
   前記導電層の単位長さ当たりの抵抗が前記ソース、ドレイン電極の単位長さあたりの抵抗よりも小さいことを特徴とする表示パネル。
3. 請求項１に記載の表示パネルにおいて、
   前記導電層が前記ソース、ドレイン電極よりも厚いことを特徴とする表示パネル。
4. 請求項１に記載の表示パネルにおいて、
   前記導電層の抵抗率が前記ソース、ドレイン電極の抵抗率よりも低いことを特徴とする表示パネル。
5. 基板と、
   前記基板上に設けられ、アノード、カソード及び前記アノードと前記カソードとの間に設けられた発光層を有する複数の発光素子と、
   前記発光素子をそれぞれ駆動するためのソース、ドレイン電極を有する薄膜トランジスタを備える複数の画素回路と、
   前記複数の画素回路の前記薄膜トランジスタに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する画素回路接続配線と、
   前記複数の発光素子の前記カソードに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する発光素子接続配線と、
   を備え、
   前記画素回路接続配線及び前記発光素子接続配線の間に前記発光層が配置され、
   前記画素回路接続配線及び前記発光素子接続配線はともに前記発光層より突出しており、且つ互いに平行に位置していることを特徴とする表示パネル。
6. 請求項５に記載の表示パネルにおいて、
   前記画素回路接続配線の導電層の単位長さ当たりの抵抗が前記ソース、ドレイン電極の単位長さあたりの抵抗よりも小さいことを特徴とする表示パネル。
7. 請求項５に記載の表示パネルにおいて、
   前記画素回路接続配線の導電層が前記ソース、ドレイン電極よりも厚いことを特徴とする表示パネル。
8. 請求項５に記載の表示パネルにおいて、
   前記画素回路接続配線の導電層の抵抗率が前記ソース、ドレイン電極の抵抗率よりも低いことを特徴とする表示パネル。
9. 請求項５に記載の表示パネルにおいて、
   前記画素回路が、
   選択期間中では電流線に所定の電流値の記憶電流を流し、非選択期間中では前記電流線に電流を流すことを停止するスイッチ回路と、
   前記選択期間中に前記電流線を介して流れる前記記憶電流の電流値にしたがった電流データを記憶し、前記選択期間中に記憶された前記電流データにしたがって前記記憶電流の電流値と実質的に等しい電流値の駆動電流を前記非選択期間中に前記発光素子に供給する複数の電流記憶回路と、を有することを特徴とする表示パネル。
10. 請求項９に記載の表示パネルにおいて、
    前記電流記憶回路が前記発光素子に前記駆動電流を流す電流制御トランジスタを有することを特徴とする表示パネル。
11. 請求項９に記載の表示パネルにおいて、
    前記スイッチ回路が、ソース、ドレインの一方が前記電流線に接続され、前記選択期間中に前記記憶電流を前記電流線に流し、そして前記非選択期間中に前記駆動電流を前記電流線に流すことを停止する電流経路制御トランジスタを有することを特徴とする表示パネル。
12. 請求項９に記載の表示パネルにおいて、
    前記スイッチ回路が、前記電流記憶回路への前記電流データの書込みを制御する電流データ書込み制御トランジスタを有することを特徴とする表示パネル。
13. 請求項５に記載の表示パネルにおいて、
    前記発光層が前記画素回路接続配線及び前記発光素子接続配線との間の画素電極上に成膜されている、
    ことを特徴とする表示パネル。
14. アノード、カソード及び前記アノードと前記カソードとの間に設けられた発光層を有する複数の発光素子を備えた表示パネルの製造方法において、
    基板上に設けられ、ソース、ドレイン電極を有する薄膜トランジスタを備える複数の画素回路に接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する画素回路接続配線と、前記複数の発光素子の前記カソードに接続され、前記ソース、ドレイン電極とは異なる層の導電層を有する発光素子接続配線と、を互いに平行となるようにメッキ処理によって成膜し、
    前記画素回路接続配線及び前記発光素子接続配線が前記発光層より突出するように前記発光素子接続配線と前記画素回路接続配線との間に前記発光層を成膜することを特徴とする表示パネルの製造方法。

Images