JP2005345976A - 表示パネル及びその製造方法 - Google Patents
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Abstract
【解決手段】 基板2に対して気相成長法、フォトリソグラフィー法、エッチング法等を施すことによって複数のトランジスタ7,8,9を基板2上にパターニングする。この製造したトランジスタアレイ基板1の表層に対して、コンタクトホール12,13を形成し、更に画素電極16aをパターニング形成し、電解メッキ法により電流源ライン18及びELライン19をパターニングする。電流源ライン18はトランジスタ9のドレイン9Dに接するよう形成する。ここで、電流源ライン18及びELライン19の膜厚は、トランジスタ7,8,9のアノードや共通電極の膜厚より厚くする。その後、正孔輸送層22、発光層23を形成し、共通電極24をELライン19に接するよう成膜する。
【選択図】図8
Description
基板と、
前記基板上に設けられた発光素子と、
前記発光素子を駆動するための電極を有する画素回路と、
前記画素回路に接続され、前記画素回路の電極とは異なる層の導電層を有する配線と、
を備えることを特徴とする表示パネルである。
基板と、
前記基板上に設けられた複数の発光素子と、
前記発光素子をそれぞれ駆動するための電極を有する複数の画素回路と、
前記複数の画素回路に接続され、前記画素回路の電極とは異なる層の導電層を有する画素回路接続配線と、
を備えることを特徴とする表示パネルである。
基板と、
前記基板上に設けられた複数の発光素子と、
前記発光素子をそれぞれ駆動するための電極を有する複数の画素回路と、
前記複数の発光素子に接続され、前記画素回路の電極とは異なる層の導電層を有する発光素子接続配線と、
を備えることを特徴とする表示パネルである。
基板上に設けられた複数の画素回路に接続され、前記画素回路の電極とは異なる層の導電層を有する画素回路接続配線を成膜することを特徴とする表示パネルの製造方法である。
図2〜図7を用いて、発光素子である有機エレクトロルミネッセンス素子を画素とする表示パネルの製造方法について説明する。図2〜図7は製造方法における各工程の断面図であり、工程順序は図2〜図7の順になっている。
なお、気相成長法、フォトリソグラフィー法、エッチング法を用いて、電流源ライン18のみを被覆するよう、窒化シリコン又は酸化シリコンからなる電流源ライン絶縁膜21をパターニングしても良い。また、マスクをした状態でスピンコート法を行って、マスクを剥がすこと(リフトオフ法)によって、電流源ライン18のみを被覆するよう、絶縁材料からなる電流源ライン絶縁膜21をパターニングしても良い。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。
走査ドライバが複数の走査線4にオンレベル(ハイレベル)のシフトパルスを順次出力し、それに同期するように駆動ドライバが複数の電流源ライン18にローレベル(ELライン19よりも低電位又は等電位)のシフトパルスを順次出力し、それぞれ走査線4にシフトパルスが出力されている時に、電流制御ドライバが、電流線3並びに電流制御トランジスタ9に接続された電流経路制御トランジスタ7のドレイン7D−ソース7S間を介して強制的に電流制御トランジスタ9のドレイン9D−ソース9S間に記憶電流(引抜電流)を流す。
トランジスタの特性上、電流制御トランジスタ9のドレイン9D−ソース9S間に流れる電流の電流値は、電流制御トランジスタ9のゲート9G−ソース9S間電位並びに電流制御トランジスタ9のドレイン9D−ソース9S間電位に依存されるが、電流制御ドライバが、記憶電流の電流値に応じて電流制御トランジスタ9のゲート9G−ソース9S間電位並びに電流制御トランジスタ9のドレイン9D−ソース9S間電位を設定することになり、このときのゲート9G−ソース9S間の電圧のレベルは、電流制御トランジスタ9のゲート9G−ソース9S間のキャパシタ10にチャージされた電荷によってその後の発光期間にわたって保持(記憶)される。当該行の発光期間では、走査ドライバによって当該行の走査線4がローレベルになり、電流経路制御トランジスタ7及び電流データ書込み制御トランジスタ8がオフ状態となるが、オフ状態の電流データ書込み制御トランジスタ8によってキャパシタ10の電荷が保持され、電流制御トランジスタ9のゲート9G−ソース9S間の電圧がそのまま維持される。この時、電流源ライン18がハイレベル(ELライン19の電圧よりも高レベル)になることによって、電流源ライン18から電流制御トランジスタ9を介して有機EL素子26に駆動電流が流れ、有機EL素子26が発光するが、駆動電流の大きさは電流制御トランジスタ9のゲート9G−ソース9S間の電圧に依存する。そのため、発光期間における駆動電流の電流値は、選択期間における記憶電流の電流値に等しくなる。そして選択期間、発光期間を行毎にずらしていくことでエレクトロルミネッセンスディスプレイパネルがフレーム表示することが可能となる。
図10〜図15を用いて、第2の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図10〜図15は製造方法における各工程の断面図であり、工程順序は図10〜図15の順になっている。また、図10〜図15では、第1の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。
図16〜図21を用いて、第3の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図16〜図21は製造方法における各工程の断面図であり、工程順序は図16〜図21の順になっている。また、図16〜図21では、第2の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。
図22〜図27を用いて、第4の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図22〜図27は製造方法における各工程の断面図であり、工程順序は図22〜図27の順になっている。また、図22〜図27では、第1の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。
図28〜図33を用いて、第5の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図28〜図33は製造方法における各工程の断面図であり、工程順序は図28〜図33の順になっている。また、図28〜図33では、第2の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。
なお、本実施形態では、第2の実施形態における有機EL分離絶縁膜14を形成しないことが、第2の実施形態と異なる。
正孔輸送層22の乾燥後、第1の実施形態と同様に、ポリフルオレン系発光材料からなる発光層23を液滴吐出法(インクジェット方法)、印刷法等の湿式成膜法によって画素ごとにパターニングする。ここで、正孔輸送層22の膜厚や発光層23の膜厚はELライン19の膜厚よりも薄い。そして画素領域に被覆した時の発光層23を含む溶液又は懸濁液の高さは、電流源ライン18の高さやELライン19の高さよりも低い。したがって、発光層23を含む溶液又は懸濁液は、電流源ライン18及びELライン19を越えて隣の行の画素に流出することはない。このように、電流源ライン18及びELライン19は、発光層23を含む溶液又は懸濁液の流出を防止する隔壁として機能する。したがって、電流源ライン18及びELライン19に沿って囲まれた行方向の複数の画素は同一色に発光する発光層とすれば、電流源ライン18及びELライン19間にまとめて発光層23を含む溶液又は懸濁液を流入させることで行方向の複数の画素に発光層23を一括して成膜することができる。
発光層23の乾燥後、補助電極ライン16dの一部表面が露出するように正孔輸送層22及び発光層23にコンタクトホール51を形成する。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。
第1の実施形態では、電流源ライン18及びELライン19をトランジスタ層(基板2の表面から絶縁膜11の表面までの間の多層膜)の上に形成したが、本実施形態ではトランジスタ層の下に電流源ライン18及びELライン19を形成している。具体的には、図34〜図39に示すような製造方法となっている。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。
図41〜図42を用いて、第7の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図41〜図42は製造方法における各工程の断面図であり、工程順序は図41〜図42の順になっている。なお、図41〜図42では、第6の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。また第7の実施形態においては、画素電極が形成される工程までは第6の実施形態の図34〜図37と同一工程であるので、その説明を省略する。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。
2 基板
6 画素回路
7 電流経路制御トランジスタ(薄膜トランジスタ)
8 電流データ書込み制御トランジスタ(薄膜トランジスタ)
9 電流制御トランジスタ(薄膜トランジスタ)
16a 画素回路
18 電流源ライン(配線の導電層、画素回路接続配線の導電層)
19 ELライン(発光素子接続配線の導電層)
26 有機EL素子(発光素子)
Claims (26)
- 基板と、
前記基板上に設けられた発光素子と、
前記発光素子を駆動するための電極を有する画素回路と、
前記画素回路に接続され、前記画素回路の電極とは異なる層の導電層を有する配線と、
を備えることを特徴とする表示パネル。 - 請求項1に記載の表示パネルにおいて、
前記導電層の単位長さ当たりの抵抗が前記画素回路の電極の単位長さあたりの抵抗よりも小さいことを特徴とする表示パネル。 - 請求項1に記載の表示パネルにおいて、
前記導電層が前記画素回路の電極よりも厚いことを特徴とする表示パネル。 - 請求項1に記載の表示パネルにおいて、
前記導電層の抵抗率が前記画素回路の電極の抵抗率よりも低いことを特徴とする表示パネル。 - 請求項1に記載の表示パネルにおいて、
前記画素回路が薄膜トランジスタを有することを特徴とする表示パネル。 - 請求項5に記載の表示パネルにおいて、
前記画素回路の電極がソース、ドレインであることを特徴とする表示パネル。 - 基板と、
前記基板上に設けられた複数の発光素子と、
前記発光素子をそれぞれ駆動するための電極を有する複数の画素回路と、
前記複数の画素回路に接続され、前記画素回路の電極とは異なる層の導電層を有する画素回路接続配線と、
を備えることを特徴とする表示パネル。 - 請求項7に記載の表示パネルにおいて、
前記画素回路接続配線の導電層の単位長さ当たりの抵抗が前記画素回路の電極の単位長さあたりの抵抗よりも小さいことを特徴とする表示パネル。 - 請求項7に記載の表示パネルにおいて、
前記画素回路接続配線の導電層が前記画素回路の電極よりも厚いことを特徴とする表示パネル。 - 請求項7に記載の表示パネルにおいて、
前記画素回路接続配線の導電層の抵抗率が前記画素回路の電極の抵抗率よりも低いことを特徴とする表示パネル。 - 請求項7に記載の表示パネルにおいて、
前記画素回路が薄膜トランジスタを有することを特徴とする表示パネル。 - 請求項11に記載の表示パネルにおいて、
前記画素回路の電極がソース、ドレインであることを特徴とする表示パネル。 - 請求項7に記載の表示パネルにおいて、
前記複数の発光素子に接続され、前記画素回路の電極とは異なる導電層を有する発光素子接続配線を更に備えることを特徴とする表示パネル。 - 請求項7に記載の表示パネルにおいて、
前記画素回路が、
選択期間中では電流線に所定の電流値の記憶電流を流し、非選択期間中では前記電流線に電流を流すことを停止するスイッチ回路と、
前記選択期間中に前記電流線を介して流れる前記記憶電流の電流値にしたがった電流データを記憶し、前記選択期間中に記憶された前記電流データにしたがって前記記憶電流の電流値と実質的に等しい電流値の駆動電流を前記非選択期間中に前記発光素子に供給する複数の電流記憶回路と、を有することを特徴とする表示パネル。 - 請求項14に記載の表示パネルにおいて、
前記電流記憶回路が前記発光素子に前記駆動電流を流す電流制御トランジスタを有することを特徴とする表示パネル。 - 請求項14に記載の表示パネルにおいて、
前記スイッチ回路が、ソース、ドレインの一方が前記電流線に接続され、前記選択期間中に前記記憶電流を前記電流線に流し、そして前記非選択期間中に前記駆動電流を前記電流線に流すことを停止する電流経路制御トランジスタを有することを特徴とする表示パネル。 - 請求項14に記載の表示パネルにおいて、
前記スイッチ回路が、前記電流記憶回路への前記電流データの書込みを制御する電流データ書込み制御トランジスタを有することを特徴とする表示パネル。 - 請求項7に記載の表示パネルにおいて、
前記複数の発光素子に接続され、前記画素回路の電極とは異なる導電層を有する発光素子接続配線を更に備え、
前記発光素子が発光層及び画素電極を有し、前記発光層が前記画素回路接続配線及び前記発光素子接続配線との間の画素電極上に成膜されている、
ことを特徴とする表示パネル。 - 基板と、
前記基板上に設けられた複数の発光素子と、
前記発光素子をそれぞれ駆動するための電極を有する複数の画素回路と、
前記複数の発光素子に接続され、前記画素回路の電極とは異なる層の導電層を有する発光素子接続配線と、
を備えることを特徴とする表示パネル。 - 請求項19に記載の表示パネルにおいて、
前記発光素子接続配線の導電層の単位長さ当たりの抵抗が前記画素回路の電極の単位長さあたりの抵抗よりも小さいことを特徴とする表示パネル。 - 請求項19に記載の表示パネルにおいて、
前記発光素子接続配線の導電層が前記画素回路の電極よりも厚いことを特徴とする表示パネル。 - 請求項19に記載の表示パネルにおいて、
前記発光素子接続配線の導電層の抵抗率が前記画素回路の電極の抵抗率よりも低いことを特徴とする表示パネル。 - 請求項19に記載の表示パネルにおいて、
前記複数の画素回路に接続され、前記画素回路の電極とは異なる導電層を有する画素回路接続配線を更に備えることを特徴とする表示パネル。 - 基板上に設けられた複数の画素回路に接続され、前記画素回路の電極とは異なる層の導電層を有する画素回路接続配線を成膜することを特徴とする表示パネルの製造方法。
- 請求項24に記載の表示パネルの製造方法において、
前記画素回路接続配線をメッキ処理によって成膜することを特徴とする表示パネルの製造方法。 - 請求項25に記載の表示パネルの製造方法において、
表示パネルが発光層を有する発光素子を備え、
前記複数の発光素子に接続されるための発光素子接続配線と前記画素回路接続配線との間に前記発光層を成膜することを特徴とする表示パネルの製造方法。
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