JP5163482B2 - 発光装置 - Google Patents
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Description
本発明は、発光装置に関する。
近年、携帯電話機などの電子機器の表示デバイスとして、自発光素子である複数のＥＬ（Electro Luminescence）発光素子をマトリクス状に配列した発光パネルを適用したものが知られている。
発光素子は、画素毎に設けられたアノードとなる画素電極と、全画素に共通するように連続して形成されたカソードとなる共通電極と、画素毎に設けられて画素電極と共通電極との間に介装される発光層とを備えている。
そして、発光装置である発光パネルにおいて共通電極にカソード配線を繋ぐための導通部が形成されている（例えば、特許文献１参照。）。
特開２００１−１０２１６９号公報
発光素子は、画素毎に設けられたアノードとなる画素電極と、全画素に共通するように連続して形成されたカソードとなる共通電極と、画素毎に設けられて画素電極と共通電極との間に介装される発光層とを備えている。
そして、発光装置である発光パネルにおいて共通電極にカソード配線を繋ぐための導通部が形成されている（例えば、特許文献１参照。）。
しかしながら、上記従来技術の場合、図６に示すように、共通電極９ｅとカソード配線２０との十分な電気的接続を図るために、導通部Ｃにおける共通電極９ｅとカソード配線２０の接続面積を、例えば、１５００μｍ×１５００μｍのサイズにするなど大きくせざるを得ないことがあった。（この場合、２つの導通部Ｃによる接続面積は４５０００００［μｍ２］）
そのため、導通部Ｃ部分が発光パネル１００の発光領域Ｒの周囲に占める範囲が大きく、共通電極９ｅが発光領域Ｒから大きく張り出してしまうことがあり、近時の電子機器の小型化に対応する発光パネル１００（発光装置）の小型化に際して、その導通部Ｃの大きさが妨げになることがあった。
そのため、導通部Ｃ部分が発光パネル１００の発光領域Ｒの周囲に占める範囲が大きく、共通電極９ｅが発光領域Ｒから大きく張り出してしまうことがあり、近時の電子機器の小型化に対応する発光パネル１００（発光装置）の小型化に際して、その導通部Ｃの大きさが妨げになることがあった。
本発明の課題は、発光装置の小型化を図ることである。
以上の課題を解決するため、本発明の一の態様は、
基板と、
第一電極と、前記第一電極上に形成された発光層と、前記発光層上に形成された第二電極と、を備え、前記基板の一方の面上に形成された複数の発光素子と、
薄膜トランジスタを有する薄膜トランジスタ回路部と、
前記基板の前記一方の面上において行方向に沿うように形成され、前記第一電極と前記発光素子毎に電気的接続がなされた複数の第一配線と、
前記複数の発光素子からなる発光領域の外側の第一領域に列方向に沿うように配された複数の第二配線と、を有し、
前記第一配線は、前記第一領域のさらに外側の第二領域から前記発光領域に向けて行方向に沿うとともに、前記複数の第二配線のうちの一方と前記第一領域において交差するように配置され、
前記第二配線は、前記薄膜トランジスタのソース、ドレイン電極と同一メタル材料が用いられたドレインメタル層と、アノードメタル層を有し、
前記第一配線は、前記発光領域及び前記第二領域において前記ドレインメタル層と前記アノードメタル層をパターニングすることによって形成された主線部と、前記第一領域において前記薄膜トランジスタのゲート電極と同一メタル材料が用いられたゲートメタル層をパターニングすることによって形成され、前記第二配線と絶縁膜を介して絶縁された副線部と、を有するとともに、前記主線部と前記副線部とが繋がれており、
前記第二電極は、前記発光領域より大きく、前記第一領域と重なるように前記発光領域の外周から張り出しており、
前記第二電極は、分割された複数の導通部を介して前記第二配線と電気的接続がなされており、
前記複数の導通部は、前記発光領域の縁と前記第二電極の縁との間の前記第一領域に配されている。
好ましくは、前記第一配線に沿う方向に形成され、前記第一配線と行方向に交互に配された複数の第三配線を有し、
前記複数の導通部は、前記発光領域の外側に延在する前記第一配線の間と、前記発光領域の外側に延在する前記第三配線の間の、少なくとも一方に設けられている。
また、好ましくは、前記複数の導通部のサイズの総和は、前記第二電極と前記第二配線との電気的接続に必要なサイズを有する。
また、好ましくは、前記複数の導通部は一つあたり１００００μｍ２〜２２５００μｍ２のサイズを有する。
また、好ましくは、前記複数の導通部は４５０〜１０００箇所に設けられる。
基板と、
第一電極と、前記第一電極上に形成された発光層と、前記発光層上に形成された第二電極と、を備え、前記基板の一方の面上に形成された複数の発光素子と、
薄膜トランジスタを有する薄膜トランジスタ回路部と、
前記基板の前記一方の面上において行方向に沿うように形成され、前記第一電極と前記発光素子毎に電気的接続がなされた複数の第一配線と、
前記複数の発光素子からなる発光領域の外側の第一領域に列方向に沿うように配された複数の第二配線と、を有し、
前記第一配線は、前記第一領域のさらに外側の第二領域から前記発光領域に向けて行方向に沿うとともに、前記複数の第二配線のうちの一方と前記第一領域において交差するように配置され、
前記第二配線は、前記薄膜トランジスタのソース、ドレイン電極と同一メタル材料が用いられたドレインメタル層と、アノードメタル層を有し、
前記第一配線は、前記発光領域及び前記第二領域において前記ドレインメタル層と前記アノードメタル層をパターニングすることによって形成された主線部と、前記第一領域において前記薄膜トランジスタのゲート電極と同一メタル材料が用いられたゲートメタル層をパターニングすることによって形成され、前記第二配線と絶縁膜を介して絶縁された副線部と、を有するとともに、前記主線部と前記副線部とが繋がれており、
前記第二電極は、前記発光領域より大きく、前記第一領域と重なるように前記発光領域の外周から張り出しており、
前記第二電極は、分割された複数の導通部を介して前記第二配線と電気的接続がなされており、
前記複数の導通部は、前記発光領域の縁と前記第二電極の縁との間の前記第一領域に配されている。
好ましくは、前記第一配線に沿う方向に形成され、前記第一配線と行方向に交互に配された複数の第三配線を有し、
前記複数の導通部は、前記発光領域の外側に延在する前記第一配線の間と、前記発光領域の外側に延在する前記第三配線の間の、少なくとも一方に設けられている。
また、好ましくは、前記複数の導通部のサイズの総和は、前記第二電極と前記第二配線との電気的接続に必要なサイズを有する。
また、好ましくは、前記複数の導通部は一つあたり１００００μｍ２〜２２５００μｍ２のサイズを有する。
また、好ましくは、前記複数の導通部は４５０〜１０００箇所に設けられる。
本発明によれば、発光装置の小型化を図ることができる。
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
なお、本実施形態においては、発光装置を表示装置であるＥＬパネルに適用し、本発明について説明する。
なお、本実施形態においては、発光装置を表示装置であるＥＬパネルに適用し、本発明について説明する。
図１は、ＥＬパネル１を概略的に示す平面図であり、図２は、そのＥＬパネル１の発光領域Ｒ部分の拡大図である。
このＥＬパネル１は、自発光型のディスプレイパネルであり、表示領域である発光領域Ｒに画素Ｐがマトリクス状に配列されている。この画素Ｐに相当する部分に発光素子であるＥＬ素子９が設けられている。
ＥＬパネル１がフルカラーのディスプレイパネルである場合、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に発光する画素Ｐが、所定の配列に設けられている。なお、全ての画素Ｐが同じ色に発光するのであれば、モノカラーのディスプレイパネルとなる。
ＥＬパネル１がフルカラーのディスプレイパネルである場合、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に発光する画素Ｐが、所定の配列に設けられている。なお、全ての画素Ｐが同じ色に発光するのであれば、モノカラーのディスプレイパネルとなる。
図１、図２に示すように、基板１０の一方の面側に複数の画素Ｐ（ＥＬ素子９）が配列されてなる発光領域Ｒにおいて、複数の第三配線（セレクト配線）である走査線２が行方向に沿い形成され、複数の第一配線（アノード配線）である電圧供給線４が行方向に沿い形成されている。この走査線２と電圧供給線４とは交互に配されている。複数の第四配線（データ配線）である信号線３は、走査線２と電圧供給線４とに交差するように列方向に沿い形成されている。
なお、走査線２、電圧供給線４、信号線３は、それぞれ発光領域Ｒの外側を引き回されて、ＥＬパネル１の一端の端子部Ｔに結線されている。
なお、走査線２、電圧供給線４、信号線３は、それぞれ発光領域Ｒの外側を引き回されて、ＥＬパネル１の一端の端子部Ｔに結線されている。
また、走査線２と電圧供給線４と信号線３とによって略コ字状に囲われた範囲毎に、ＥＬ素子９が形成されて画素Ｐが設けられている。
この全てのＥＬ素子９に共通して設けられている後述する第二電極（カソード電極）９ｅは発光領域Ｒより大きく、発光領域Ｒの外周から張り出して備えられている。
この発光領域Ｒの外側には、発光領域Ｒの縁とカソード電極９ｅの縁との間に配され、信号線３に沿う第二配線（カソード配線）２０及びカソード配線２０とカソード電極９ｅとの導通部２９が形成されている。このカソード配線２０も、ＥＬ素子１の端子部Ｔに結線されている。
図中、発光領域Ｒの右縁に沿って配されているカソード配線２０には、各走査線２間に形成された複数の導通部２９を介してカソード電極９ｅが接続されている。また、図中、発光領域Ｒの左縁に沿って配されているカソード配線２０には、各電圧供給線４間に形成された複数の導通部２９を介してカソード電極９ｅが接続されている。
この全てのＥＬ素子９に共通して設けられている後述する第二電極（カソード電極）９ｅは発光領域Ｒより大きく、発光領域Ｒの外周から張り出して備えられている。
この発光領域Ｒの外側には、発光領域Ｒの縁とカソード電極９ｅの縁との間に配され、信号線３に沿う第二配線（カソード配線）２０及びカソード配線２０とカソード電極９ｅとの導通部２９が形成されている。このカソード配線２０も、ＥＬ素子１の端子部Ｔに結線されている。
図中、発光領域Ｒの右縁に沿って配されているカソード配線２０には、各走査線２間に形成された複数の導通部２９を介してカソード電極９ｅが接続されている。また、図中、発光領域Ｒの左縁に沿って配されているカソード配線２０には、各電圧供給線４間に形成された複数の導通部２９を介してカソード電極９ｅが接続されている。
複数の導通部２９は、発光領域Ｒの縁に沿うように、カソード配線２０に沿って連なるように設けられている。
また、この導通部２９は一つあたり、１００μｍ×１００μｍ〜１５０μｍ×１５０μｍであることが好ましく、例えば、１００μｍ×１００μｍのサイズを有し、２４０本の各走査線２と、２４０本の各電圧供給線４とに対応するように、各配線間に設けられている。
そして、複数の導通部２９は、４５０〜１０００箇所であることが好ましく、例えば４８０箇所に設けられ、カソード電極９ｅとカソード配線２０の接続面積は４８０００００［μｍ２］となるので、図６に示す従来の導通部Ｃによる接続面積４５０００００［μｍ２］よりも大きくなる。
また、この導通部２９は一つあたり、１００μｍ×１００μｍ〜１５０μｍ×１５０μｍであることが好ましく、例えば、１００μｍ×１００μｍのサイズを有し、２４０本の各走査線２と、２４０本の各電圧供給線４とに対応するように、各配線間に設けられている。
そして、複数の導通部２９は、４５０〜１０００箇所であることが好ましく、例えば４８０箇所に設けられ、カソード電極９ｅとカソード配線２０の接続面積は４８０００００［μｍ２］となるので、図６に示す従来の導通部Ｃによる接続面積４５０００００［μｍ２］よりも大きくなる。
このように一つあたりのサイズを小さくするように分割した複数の導通部２９を、各走査線２間と各電圧供給線４間とにそれぞれ設けるように、発光領域Ｒの縁に沿って配設することで、発光領域Ｒの外周から張り出すカソード電極９ｅ部分をより狭くすることができる。
つまり、ＥＬパネル１において、発光領域Ｒの外周から張り出すカソード電極９ｅ部分がより狭くなるように、一つあたりのサイズを小さくするように分割した複数の導通部２９を発光領域Ｒの縁に沿って配設することで、表示領域となる発光領域Ｒのサイズを維持したまま、カソード電極９ｅをサイズダウンすることができる。
特に、複数の導通部２９のサイズの総和が、少なくとも従来の導通部Ｃのサイズを有するようにして、カソード電極９ｅとカソード配線２０との電気的接続に必要なサイズとすることで、比較的低抵抗な電気的接続を実現することができる。
そして、カソード電極９ｅをサイズダウンすることによって、ＥＬパネル１を従来のＥＬパネル１００よりも小型化することが可能になる。
つまり、ＥＬパネル１において、発光領域Ｒの外周から張り出すカソード電極９ｅ部分がより狭くなるように、一つあたりのサイズを小さくするように分割した複数の導通部２９を発光領域Ｒの縁に沿って配設することで、表示領域となる発光領域Ｒのサイズを維持したまま、カソード電極９ｅをサイズダウンすることができる。
特に、複数の導通部２９のサイズの総和が、少なくとも従来の導通部Ｃのサイズを有するようにして、カソード電極９ｅとカソード配線２０との電気的接続に必要なサイズとすることで、比較的低抵抗な電気的接続を実現することができる。
そして、カソード電極９ｅをサイズダウンすることによって、ＥＬパネル１を従来のＥＬパネル１００よりも小型化することが可能になる。
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１つの画素Ｐに係る回路を示した回路図である。
図３に示すように、１つの画素Ｐにつき、３つのトランジスタ（スイッチトランジスタ５、駆動トランジスタ６、保持トランジスタ７）及びキャパシタ８及びＥＬ素子９が設けられている。
図３に示すように、１つの画素Ｐにつき、３つのトランジスタ（スイッチトランジスタ５、駆動トランジスタ６、保持トランジスタ７）及びキャパシタ８及びＥＬ素子９が設けられている。
スイッチトランジスタ５のゲート５ａが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうち一方の電極５ｈが信号線３に接続され、他方の電極５ｉがキャパシタ８の一方の電極８ｂ及び駆動トランジスタ６のドレインとソースのうち一方の電極６ｈに接続されている。
駆動トランジスタ６のドレインとソースのうち他方の電極６ｉが電圧供給線４に接続され、駆動トランジスタ６のゲート６ａがキャパシタ８の他方の電極８ａ及び保持トランジスタ７のドレインとソースのうち一方の電極７ｈに接続されている。
保持トランジスタ７のドレインとソースのうち他方の電極７ｉが電圧供給線４及び駆動トランジスタ６の電極６ｉに接続され、保持トランジスタ７ａのゲート７ａが走査線２に接続されている。
ＥＬ素子９の第一電極（アノード電極）９ａがスイッチトランジスタ５の電極５ｉ、キャパシタ８の電極８ｂ及び駆動トランジスタ６の電極６ｈに接続されている。全てのＥＬ素子９に共通のカソード電極９ｅは、一定電圧Ｖcomに保たれ、具体的には接地されている。
駆動トランジスタ６のドレインとソースのうち他方の電極６ｉが電圧供給線４に接続され、駆動トランジスタ６のゲート６ａがキャパシタ８の他方の電極８ａ及び保持トランジスタ７のドレインとソースのうち一方の電極７ｈに接続されている。
保持トランジスタ７のドレインとソースのうち他方の電極７ｉが電圧供給線４及び駆動トランジスタ６の電極６ｉに接続され、保持トランジスタ７ａのゲート７ａが走査線２に接続されている。
ＥＬ素子９の第一電極（アノード電極）９ａがスイッチトランジスタ５の電極５ｉ、キャパシタ８の電極８ｂ及び駆動トランジスタ６の電極６ｈに接続されている。全てのＥＬ素子９に共通のカソード電極９ｅは、一定電圧Ｖcomに保たれ、具体的には接地されている。
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電圧が印加される。
図４は、図１のIV−IVに沿った面の一部の矢視断面図であり、図５は、図１のV−Vに沿った面の一部の矢視断面図である。
図４に示すように、基板１０上の一面にゲート絶縁膜１１が成膜されており、スイッチトランジスタ５、駆動トランジスタ６、保持トランジスタ７（図３参照）及びそれら周囲のゲート絶縁膜１１の上に層間絶縁膜１２１、層間絶縁膜１２２が成膜されている。層間絶縁膜１２２上には隔壁１３が形成されている。
また、画素ＰとなるＥＬ素子９は、隔壁１３間において、アノード電極９ａ、正孔注入層９ｂ、インターレイヤー９ｃ、発光層９ｄ、カソード電極９ｅが積層されてなる部分である。
なお、駆動トランジスタ６は、画素Ｐの両側の隔壁１３のうち一方の隔壁１３の下において画素Ｐの右側に沿うように形成され、スイッチトランジスタ５と保持トランジスタ７（図３参照）が他方の隔壁１３の下において画素Ｐの左側に沿うように配列されている。
また、キャパシタ８は画素Ｐ部分におけるＥＬ素子９の下に形成されている。
また、画素ＰとなるＥＬ素子９は、隔壁１３間において、アノード電極９ａ、正孔注入層９ｂ、インターレイヤー９ｃ、発光層９ｄ、カソード電極９ｅが積層されてなる部分である。
なお、駆動トランジスタ６は、画素Ｐの両側の隔壁１３のうち一方の隔壁１３の下において画素Ｐの右側に沿うように形成され、スイッチトランジスタ５と保持トランジスタ７（図３参照）が他方の隔壁１３の下において画素Ｐの左側に沿うように配列されている。
また、キャパシタ８は画素Ｐ部分におけるＥＬ素子９の下に形成されている。
図４に示すように、スイッチトランジスタ５は、逆スタガ構造の薄膜トランジスタである。
このスイッチトランジスタ５は、ゲート電極５ａ、ゲート絶縁膜１１、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。
このスイッチトランジスタ５は、ゲート電極５ａ、ゲート絶縁膜１１、半導体膜５ｂ、チャネル保護膜５ｄ、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ等を有するものである。
ゲート電極５ａは、基板１０とゲート絶縁膜１１の間に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜またはＭｏＮｂ合金膜からなる。また、ゲート電極５ａの上に絶縁性のゲート絶縁膜１１が成膜されており、そのゲート絶縁膜１１によってゲート電極５ａが被覆されている。
ゲート絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなる。このゲート絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂがゲート絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の層間絶縁膜１２１が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが層間絶縁膜１２１によって被覆されている。層間絶縁膜１２１上には層間絶縁膜１２２が設けられている。そして、スイッチトランジスタ５は、層間絶縁膜１２１、１２２によって覆われるようになっている。
ゲート絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなる。このゲート絶縁膜１１上であってゲート電極５ａに対応する位置に真性な半導体膜５ｂが形成されており、半導体膜５ｂがゲート絶縁膜１１を挟んでゲート電極５ａと相対している。
半導体膜５ｂは、例えば、アモルファスシリコン又は多結晶シリコンからなり、この半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性のチャネル保護膜５ｄが形成されている。このチャネル保護膜５ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜５ｂの一端部の上には、不純物半導体膜５ｆが一部チャネル保護膜５ｄに重なるようにして形成されており、半導体膜５ｂの他端部の上には、不純物半導体膜５ｇが一部チャネル保護膜５ｄに重なるようにして形成されている。そして、不純物半導体膜５ｆ，５ｇはそれぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉの上には、保護膜となる絶縁性の層間絶縁膜１２１が成膜され、チャネル保護膜５ｄ、ドレイン電極５ｈ及びソース電極５ｉが層間絶縁膜１２１によって被覆されている。層間絶縁膜１２１上には層間絶縁膜１２２が設けられている。そして、スイッチトランジスタ５は、層間絶縁膜１２１、１２２によって覆われるようになっている。
図４に示すように、駆動トランジスタ６は、逆スタガ構造の薄膜トランジスタである。
この駆動トランジスタ６は、ゲート電極６ａ、ゲート絶縁膜１１、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。
この駆動トランジスタ６は、ゲート電極６ａ、ゲート絶縁膜１１、半導体膜６ｂ、チャネル保護膜６ｄ、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ等を有するものである。
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜またはＭｏＮｂ合金膜からなり、ゲート電極５ａと同様に基板１０とゲート絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなるゲート絶縁膜１１によって被覆されている。
このゲート絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂはゲート絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜またはＭｏＮｂ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、保護膜となる絶縁性の層間絶縁膜１２１が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが層間絶縁膜１２１によって被覆されている。層間絶縁膜１２１上には層間絶縁膜１２２が設けられている。そして、駆動トランジスタ６は、層間絶縁膜１２１、１２２によって覆われるようになっている。
このゲート絶縁膜１１の上であって、ゲート電極６ａに対応する位置に、チャネルが形成される半導体膜６ｂが、例えば、アモルファスシリコン又は多結晶シリコンにより形成されている。この半導体膜６ｂはゲート絶縁膜１１を挟んでゲート電極６ａと相対している。
半導体膜６ｂの中央部上には、絶縁性のチャネル保護膜６ｄが形成されている。このチャネル保護膜６ｄは、例えば、シリコン窒化物又はシリコン酸化物からなる。
また、半導体膜６ｂの一端部の上には、不純物半導体膜６ｆが一部チャネル保護膜６ｄに重なるようにして形成されており、半導体膜６ｂの他端部の上には、不純物半導体膜６ｇが一部チャネル保護膜６ｄに重なるようにして形成されている。そして、不純物半導体膜６ｆ，６ｇはそれぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜、ＡｌＴｉＮｄ合金膜またはＭｏＮｂ合金膜からなる。
チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉの上には、保護膜となる絶縁性の層間絶縁膜１２１が成膜され、チャネル保護膜６ｄ、ドレイン電極６ｈ及びソース電極６ｉが層間絶縁膜１２１によって被覆されている。層間絶縁膜１２１上には層間絶縁膜１２２が設けられている。そして、駆動トランジスタ６は、層間絶縁膜１２１、１２２によって覆われるようになっている。
保持トランジスタ７は、スイッチトランジスタ５と同じ構成であるので説明は省略する。なお、保持トランジスタ７も、層間絶縁膜１２１、１２２によって覆われている。
キャパシタ８は、対向する一対の電極８ａ、９ａ及びそれらの間に介在する誘導体としてのゲート絶縁膜１１を有している。
そして、一方の電極８ａは、基板１０とゲート絶縁膜１１との間に形成され、その電極８ａの一端が駆動トランジスタ６のゲート電極６ａに重なるように接続されている。この電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）の少なくともいずれかを含む。
また、他方の電極９ａは、ＥＬ素子９のアノード電極９ａを兼ねてゲート絶縁膜１１上に形成されており、スイッチトランジスタ５のソース電極５ｉと、駆動トランジスタ６のドレイン電極６ｈに接続されている。
そして、一方の電極８ａは、基板１０とゲート絶縁膜１１との間に形成され、その電極８ａの一端が駆動トランジスタ６のゲート電極６ａに重なるように接続されている。この電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）の少なくともいずれかを含む。
また、他方の電極９ａは、ＥＬ素子９のアノード電極９ａを兼ねてゲート絶縁膜１１上に形成されており、スイッチトランジスタ５のソース電極５ｉと、駆動トランジスタ６のドレイン電極６ｈに接続されている。
アノード電極９ａは、ゲート絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。このアノード電極９ａは、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、カドミウム−錫酸化物（ＣＴＯ）、アルミその他の導電性材料からなる。
なお、アノード電極９ａは一部、スイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のドレイン電極６ｈに接続している。
なお、アノード電極９ａは一部、スイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のドレイン電極６ｈに接続している。
ＥＬ素子９は、図４に示すように、画素電極としてのアノード電極９ａと、アノード電極９ａの上に形成されたキャリア輸送層としての正孔注入層９ｂと、正孔注入層９ｂの上に形成されたキャリア輸送層の一部として機能するインターレイヤー９ｃと、インターレイヤー９ｃの上に形成されたキャリア輸送層としての発光層９ｄと、発光層９ｄの上に形成された対向電極としてのカソード電極９ｅとを備えている。カソード電極９ｅは全画素Ｐに共通の単一電極であり、全画素Ｐに連続して形成されている。
正孔注入層９ｂは、アノード電極９ａから発光層９ｄに向けて正孔を注入するキャリア注入層である。この正孔注入層９ｂには、例えば、導電性高分子であるＰＥＤＯＴ（ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなる材料や、遷移金属酸化物である酸化モリブデン、酸化バナジウム、酸化タングステン、酸化チタン等を用いることができる。
インターレイヤー９ｃは、例えば、ポリフルオレン系材料からなる電子輸送抑制層であって、順バイアスが印加されたときに電子が発光層９ｄから正孔注入層９ｂ側へ移動することを抑制する機能を有する。
発光層９ｄは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する有機材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料等の共役二重結合ポリマーからなり、カソード電極９ｅから供給される電子と、正孔注入層９ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは、それぞれ発光層９ｄの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
カソード電極９ｅは、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属又はそれらの化合物等と、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、カドミウム−錫酸化物（ＣＴＯ）、金属（例えば、アルミ、銀）、金属合金（例えば、アルミ合金、銀合金）又は金属化合物（例えば、アルミ化合物、銀化合物）等が積層されてなる。
このカソード電極９ｅは全ての画素Ｐに共通した電極であり、発光層９ｄなどとともに隔壁１３を被覆し、発光領域Ｒよりも広い範囲を覆っている。
このカソード電極９ｅは全ての画素Ｐに共通した電極であり、発光層９ｄなどとともに隔壁１３を被覆し、発光領域Ｒよりも広い範囲を覆っている。
このアノード電極９ａとカソード電極９ｅのどちらか一方又は両方が透明電極である。アノード電極９ａが透明電極である場合、基板１０及びゲート絶縁膜１１も透明であることが好ましい。アノード電極９ａ、基板１０及びゲート絶縁膜１１が透明である場合、発光層９ｄで発した光が基板１０からその下に出射し、このようなＥＬパネル１をボトムエミッション型という。一方、カソード電極９ｅが透明電極である場合、発光層９ｄで発した光がカソード電極９ｅからその上に出射し、このようなＥＬパネル１をトップエミッション型という。また、アノード電極９ａ及びカソード電極９ｅの両方が透明電極である場合、アノード電極９ａの下に反射膜（例えば、アルミ）が形成されていれば、ＥＬパネル１がトップエミッション型となり、カソード電極９ｅの上に反射膜が形成されていれば、ＥＬパネル１がボトムエミッション型となる。なお、アノード電極９ａ、カソード電極９ｅが透明電極である場合、その材料は錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）であることが好ましい。
隔壁１３は、正孔注入層９ｂ、インターレイヤー９ｃ、発光層９ｄを湿式法により形成するに際して、それらの材料が溶媒に溶解または分散された液体が隣接する画素Ｐに滲み出ないようにするためのものである。
また、図４、図５に示すように、発光領域Ｒの外側における層間絶縁膜１２１、１２２には、コンタクトホール１２ａが形成されており、そのコンタクトホール１２ａ内のゲート絶縁膜１１上に、ドレインメタル上層２１とアノードメタル層２２の２層からなる２層配線に形成されたカソード配線２０が設けられている。
また、隔壁１３には、カソード配線２０に重なる領域にコンタクトホール１３ａが形成されており、コンタクトホール１３ａ内に成膜されたカソード電極９ｅがカソード配線２０と電気的に接続がなされて、導通部２９が形成されている。つまり、この導通部２９を介してカソード配線２０とカソード電極９ｅとが電気的に接続されている。
また、隔壁１３には、カソード配線２０に重なる領域にコンタクトホール１３ａが形成されており、コンタクトホール１３ａ内に成膜されたカソード電極９ｅがカソード配線２０と電気的に接続がなされて、導通部２９が形成されている。つまり、この導通部２９を介してカソード配線２０とカソード電極９ｅとが電気的に接続されている。
なお、信号線３は、基板１０に一面に成膜された導電膜であるゲートメタル層をフォトリソグラフィー法及びエッチング法等によって形状加工することで、ゲート電極５ａ、６ａとともに形成される。
また、走査線２は、発光領域Ｒ内においては、ゲート絶縁膜１１上に成膜された導電膜であるドレインメタル上層をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成された配線である。また、走査線２は、発光領域Ｒの外側で端子部Ｔに結線するよう引き回される部分においては、ドレインメタル上層とアノードメタル層からなる２層配線に形成されている。
特に、発光領域Ｒの外側におけるカソード配線２０と交差する部分において、走査線２をゲートメタル層で形成し、ドレインメタル上層からなる発光領域Ｒ内の走査線２と、ドレインメタル上層とアノードメタル層の２層配線である端子部Ｔ側の走査線２とを、ゲートメタル層からなる走査線２で繋ぐことで、走査線２とカソード配線２０が絶縁膜を介して離間した状態で交差するようになっている。
特に、発光領域Ｒの外側におけるカソード配線２０と交差する部分において、走査線２をゲートメタル層で形成し、ドレインメタル上層からなる発光領域Ｒ内の走査線２と、ドレインメタル上層とアノードメタル層の２層配線である端子部Ｔ側の走査線２とを、ゲートメタル層からなる走査線２で繋ぐことで、走査線２とカソード配線２０が絶縁膜を介して離間した状態で交差するようになっている。
また、電圧供給線４は、発光領域Ｒ内においては、ドレインメタル上層とアノードメタル層の２層からなる２層配線に形成されている。また、電圧供給線４は、発光領域Ｒの外側で端子部Ｔに結線するよう引き回される部分においては、ドレインメタル上層とアノードメタル層からなる２層配線に形成されている。
特に、発光領域Ｒの外側におけるカソード配線２０と交差する部分において、電圧供給線４をゲートメタル層で形成し、発光領域Ｒ内の２層配線の電圧供給線４と、端子部Ｔ側の２層配線の電圧供給線４とを、ゲートメタル層からなる電圧供給線４で繋ぐことで、電圧供給線４とカソード配線２０が絶縁膜を介して離間した状態で交差するようになっている。
特に、発光領域Ｒの外側におけるカソード配線２０と交差する部分において、電圧供給線４をゲートメタル層で形成し、発光領域Ｒ内の２層配線の電圧供給線４と、端子部Ｔ側の２層配線の電圧供給線４とを、ゲートメタル層からなる電圧供給線４で繋ぐことで、電圧供給線４とカソード配線２０が絶縁膜を介して離間した状態で交差するようになっている。
このＥＬパネル１は、次のように駆動されて発光する。
所定レベルの電圧が全ての電圧供給線４に印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。走査線２の選択に同期して、電圧供給線４に順次電圧が印加されることで、これら電圧供給線４が順次選択される。なお、選択された電圧供給線４の電圧レベルがＶcomよりも低く、選択が解除された電圧供給線４の電圧レベルがＶcomよりも高い。
各走査線２が選択されている時に、データドライバによって指定電流が全ての信号線３に流れる。データドライバは電流制御型のドライバであり、各信号線３に流れる指定電流のレベルはデータドライバによって階調に応じたレベルである。
或る行の走査線２が選択されている時（選択期間）には、その走査線２に接続されたスイッチトランジスタ５及び保持トランジスタ７がオンになる。その行の電圧供給線４に指定電流が流れる。指定電流の向きは、電圧供給線４から駆動トランジスタ６、スイッチトランジスタ５及び信号線３を通ってデータドライバに向かう向きである。指定電流が駆動トランジスタ６の電極６ｉ，６ｈ間を流れることによって、指定電流のレベルがゲート６ａの電圧のレベルに変換される。また、選択された電圧供給線４の電圧レベルがＶcomよりも低いから、ＥＬ素子９には電流が流れない。
その後、その走査線２の選択が解除される（非選択期間）と、スイッチトランジスタ５がオフとなるので、その指定電流はそのスイッチトランジスタ５に流れない。その際、保持トランジスタ７がオフとなるので、駆動トランジスタ６のゲート６ａの電圧レベルが保持される。また、その際には、その電圧供給線４の選択が解除されて、電圧供給線４の電圧レベルがＶcomよりも高くなるから、駆動電流が電圧供給線４から駆動トランジスタ６を通ってＥＬ素子９に流れ、ＥＬ素子９が駆動電流のレベルに従った強度で発光する。駆動トランジスタ６のゲート６ａの電圧レベルが保持されているから、選択解除時の駆動電流のレベルは選択時の指定電流のレベルに等しい。
次に、ＥＬパネル１の製造方法について説明する。
まず、基板１０上にゲートメタル層をスパッタリング法によって堆積させ、フォトリソグラフィー法・エッチング法によりそのゲートメタル層を形状加工して、信号線３、スイッチトランジスタ５のゲート電極５ａ、駆動トランジスタ６のゲート電極６ａ、保持トランジスタ７のゲート電極を形成する。なお、このゲートメタル層によって、走査線２および電圧供給線４がカソード配線２０と交差する部分が形成される。
次いで、基板１０上にＩＴＯ等の透明導電膜を堆積してからパターニングして、キャパシタ８の電極８ａを形成する。
次いで、基板１０上にＩＴＯ等の透明導電膜を堆積してからパターニングして、キャパシタ８の電極８ａを形成する。
次いで、プラズマＣＶＤによって窒化シリコン又は酸化シリコンのゲート絶縁膜１１を堆積する。
次いで、ゲート絶縁膜１１上にＩＴＯ膜を堆積し、そのＩＴＯ膜をアノード電極９ａに形状加工する。
次いで、ゲート絶縁膜１１上にＩＴＯ膜を堆積し、そのＩＴＯ膜をアノード電極９ａに形状加工する。
次いで、アモルファスシリコン又はポリシリコンの半導体層（半導体膜５ｂ，６ｂのもとになるもの）、窒化シリコン又は酸化シリコンの絶縁層（保護膜５ｄ，６ｄのもとになるもの）を順に堆積した後、フォトリソグラフィー法・エッチング法によってその絶縁膜を保護膜５ｄ，６ｄに形状加工する。更に、不純物層（不純物半導体膜５ｆ，５ｇ，６ｆ，６ｇのもとになるもの）を堆積した後、フォトリソグラフィー法・エッチング法によってその不純物層を不純物半導体膜５ｆ，５ｇ，６ｆ，６ｇに形状加工するとともに、それに連続して半導体層を半導体膜５ｂ，６ｂに形状加工する。保持トランジスタ７の半導体膜、保護膜、不純物半導体膜も同時に形状加工される。
次いで、気相成長法によってドレインメタル下層とドレインメタル上層をゲート絶縁膜１１等の上に堆積し、フォトリソグラフィー法・エッチング法によってそのドレインメタル層を、スイッチトランジスタ５の電極５ｈ，５ｉ、駆動トランジスタ６の電極６ｈ，６ｉ、保持トランジスタ７のドレイン・ソースに形状加工する。なお、このドレインメタル上層２１によって、カソード配線２０の一層目と、発光領域Ｒ内の走査線２と、発光領域Ｒ内の電圧供給線４の一層目と、発光領域Ｒ外の走査線２と電圧供給線４の一層目が形成される。
次いで、気相成長法によってドレインメタル下層とドレインメタル上層をゲート絶縁膜１１等の上に堆積し、フォトリソグラフィー法・エッチング法によってそのドレインメタル層を、スイッチトランジスタ５の電極５ｈ，５ｉ、駆動トランジスタ６の電極６ｈ，６ｉ、保持トランジスタ７のドレイン・ソースに形状加工する。なお、このドレインメタル上層２１によって、カソード配線２０の一層目と、発光領域Ｒ内の走査線２と、発光領域Ｒ内の電圧供給線４の一層目と、発光領域Ｒ外の走査線２と電圧供給線４の一層目が形成される。
次いで、気相成長法により層間絶縁膜１２１を成膜して、層間絶縁膜１２１をフォトリソグラフィー法・気相成長法で形状加工することによって、カソード配線２０となるドレインメタル上層２１部分にコンタクトホール１２ａを形成し、アノード電極９ａ部分に開口部１２ｂを形成する。
次いで、気相成長法によってアノードメタル層を層間絶縁膜１２１上などに堆積して、フォトリソグラフィー法・エッチング法によってそのアノードメタル層を、カソード配線２０の二層目であるアノードメタル層２２や、発光領域Ｒ内の電圧供給線４の二層目と、発光領域Ｒ外の走査線２と電圧供給線４の二層目に形状加工する。
更に、気相成長法により層間絶縁膜１２２を成膜し、層間絶縁膜１２２をフォトリソグラフィー法・気相成長法で形状加工することによって層間絶縁膜１２２にコンタクトホール１２ａ、開口部１２ｃを形成する。
このコンタクトホール１２ａ内には、ドレインメタル上層２１とアノードメタル層２２とからなるカソード配線２０が露出し、層間絶縁膜１２２の開口部１２ｃ内には、アノード電極９ａが露出している。
次いで、気相成長法によってアノードメタル層を層間絶縁膜１２１上などに堆積して、フォトリソグラフィー法・エッチング法によってそのアノードメタル層を、カソード配線２０の二層目であるアノードメタル層２２や、発光領域Ｒ内の電圧供給線４の二層目と、発光領域Ｒ外の走査線２と電圧供給線４の二層目に形状加工する。
更に、気相成長法により層間絶縁膜１２２を成膜し、層間絶縁膜１２２をフォトリソグラフィー法・気相成長法で形状加工することによって層間絶縁膜１２２にコンタクトホール１２ａ、開口部１２ｃを形成する。
このコンタクトホール１２ａ内には、ドレインメタル上層２１とアノードメタル層２２とからなるカソード配線２０が露出し、層間絶縁膜１２２の開口部１２ｃ内には、アノード電極９ａが露出している。
次いで、感光性の樹脂材料を層間絶縁膜１２２上及びコンタクトホール１２ａ、開口部１２ｃ内に塗布し、その樹脂材料を硬化させて感光性樹脂膜を形成する。
次いで、その感光性樹脂膜をステッパーで露光して、その感光性樹脂膜を現像すると、その感光性樹脂膜が複数の隔壁１３に形状加工されて、コンタクトホール１３ａ内にカソード配線２０が露出され、開口部１３ｂ内にアノード電極９ａが露出される。
次いで、その感光性樹脂膜をステッパーで露光して、その感光性樹脂膜を現像すると、その感光性樹脂膜が複数の隔壁１３に形状加工されて、コンタクトホール１３ａ内にカソード配線２０が露出され、開口部１３ｂ内にアノード電極９ａが露出される。
次いで、隔壁１３の開口部１３ｂ内に、正孔注入層９ｂの材料が溶解または分散された液体を、液滴吐出機（例えば、インクジェットプリンタ）で塗布して固化させることで、正孔注入層９ｂを形成する。
同様に、インターレイヤー９ｃ、発光層９ｄの材料が溶解または分散された液体を、液滴吐出機（例えば、インクジェットプリンタ）で順に塗布して固化させることで、インターレイヤー９ｃ、発光層９ｄをそれぞれ形成する。
同様に、インターレイヤー９ｃ、発光層９ｄの材料が溶解または分散された液体を、液滴吐出機（例えば、インクジェットプリンタ）で順に塗布して固化させることで、インターレイヤー９ｃ、発光層９ｄをそれぞれ形成する。
次いで、隔壁１３及び発光層９ｄ、カソード配線２０の上にカソード電極９ｅを成膜する。なお、コンタクトホール１３ａ内に成膜されたカソード電極９ｅがカソード配線２０と電気的に接続がなされて、導通部２９が形成される。
こうしてＥＬパネル１が完成する。
こうしてＥＬパネル１が完成する。
以上のように、ＥＬパネル１において、発光領域Ｒの外周から張り出すカソード電極９ｅ部分がより狭くなるように、一つあたりのサイズを小さくするように分割した複数の導通部２９を発光領域Ｒの縁に沿って配設することで、表示領域となる発光領域Ｒのサイズを維持したまま、カソード電極９ｅをサイズダウンすることができる。
特に、分割されてなる小さな導通部２９を、各走査線２の間や、各電圧供給線４の間に配設可能なサイズとすることで、より効率的に複数の導通部２９を発光領域Ｒの縁に沿って配設することができ、カソード電極９ｅのサイズダウンが容易に行える。
そして、カソード電極９ｅをサイズダウンすることによって、ＥＬパネル１を従来のＥＬパネル１００よりも小型化することができる。
特に、分割されてなる小さな導通部２９を、各走査線２の間や、各電圧供給線４の間に配設可能なサイズとすることで、より効率的に複数の導通部２９を発光領域Ｒの縁に沿って配設することができ、カソード電極９ｅのサイズダウンが容易に行える。
そして、カソード電極９ｅをサイズダウンすることによって、ＥＬパネル１を従来のＥＬパネル１００よりも小型化することができる。
なお、以上の実施の形態において、発光装置を表示装置であるＥＬパネルに適用した場合を例に説明したが、本発明はこれに限定されるものではなく、例えば、露光装置、光アドレッシング装置、照明装置などに本発明を適用してもよい。
また、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。
１ ＥＬパネル（発光装置）
２ 走査線（セレクト配線）
３ 信号線（データ配線）
４ 電圧供給線（アノード配線）
５ スイッチトランジスタ
６ 駆動トランジスタ
７ 保持トランジスタ
８ キャパシタ
９ ＥＬ素子（発光素子）
９ａ アノード電極
９ｂ 正孔注入層
９ｃ インターレイヤー
９ｄ 発光層
９ｅ カソード電極
１０ 基板
１３ 隔壁
２０ カソード配線
２９ 導通部
Ｐ 画素
Ｒ 発光領域
Ｔ 端子部
２ 走査線（セレクト配線）
３ 信号線（データ配線）
４ 電圧供給線（アノード配線）
５ スイッチトランジスタ
６ 駆動トランジスタ
７ 保持トランジスタ
８ キャパシタ
９ ＥＬ素子（発光素子）
９ａ アノード電極
９ｂ 正孔注入層
９ｃ インターレイヤー
９ｄ 発光層
９ｅ カソード電極
１０ 基板
１３ 隔壁
２０ カソード配線
２９ 導通部
Ｐ 画素
Ｒ 発光領域
Ｔ 端子部
Claims (5)
- 基板と、
第一電極と、前記第一電極上に形成された発光層と、前記発光層上に形成された第二電極と、を備え、前記基板の一方の面上に形成された複数の発光素子と、
薄膜トランジスタを有する薄膜トランジスタ回路部と、
前記基板の前記一方の面上において行方向に沿うように形成され、前記第一電極と前記発光素子毎に電気的接続がなされた複数の第一配線と、
前記複数の発光素子からなる発光領域の外側の第一領域に列方向に沿うように配された複数の第二配線と、を有し、
前記第一配線は、前記第一領域のさらに外側の第二領域から前記発光領域に向けて行方向に沿うとともに、前記複数の第二配線のうちの一方と前記第一領域において交差するように配置され、
前記第二配線は、前記薄膜トランジスタのソース、ドレイン電極と同一メタル材料が用いられたドレインメタル層と、アノードメタル層を有し、
前記第一配線は、前記発光領域及び前記第二領域において前記ドレインメタル層と前記アノードメタル層をパターニングすることによって形成された主線部と、前記第一領域において前記薄膜トランジスタのゲート電極と同一メタル材料が用いられたゲートメタル層をパターニングすることによって形成され、前記第二配線と絶縁膜を介して絶縁された副線部と、を有するとともに、前記主線部と前記副線部とが繋がれており、
前記第二電極は、前記発光領域より大きく、前記第一領域と重なるように前記発光領域の外周から張り出しており、
前記第二電極は、分割された複数の導通部を介して前記第二配線と電気的接続がなされており、
前記複数の導通部は、前記発光領域の縁と前記第二電極の縁との間の前記第一領域に配されていることを特徴とする発光装置。 - 前記第一配線に沿う方向に形成され、前記第一配線と行方向に交互に配された複数の第三配線を有し、
前記複数の導通部は、前記発光領域の外側に延在する前記第一配線の間と、前記発光領域の外側に延在する前記第三配線の間の、少なくとも一方に設けられていることを特徴とする請求項１に記載の発光装置。 - 前記複数の導通部のサイズの総和は、前記第二電極と前記第二配線との電気的接続に必要なサイズを有することを特徴とする請求項１又は２に記載の発光装置。
- 前記複数の導通部は一つあたり１００００μｍ２〜２２５００μｍ２のサイズを有することを特徴とする請求項１〜３の何れか一項に記載の発光装置。
- 前記複数の導通部は４５０〜１０００箇所に設けられることを特徴とする請求項１〜４の何れか一項に記載の発光装置。
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-
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