JP4315058B2 - 表示パネル及びその製造方法 - Google Patents

Description

本発明は、発光素子を用いた表示パネル及びその製造方法に関する。

有機エレクトロルミネッセンスディスプレイパネルは大きく分けてパッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができるが、アクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルが高コントラスト、高精細といった点でパッシブ駆動方式よりも優れている。例えば特許文献１に記載された従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルにおいては、有機エレクトロルミネッセンス素子（以下、有機ＥＬ素子という。）と、画像データに応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとが、画素ごとに設けられている。この有機エレクトロルミネッセンスディスプレイパネルでは、走査線が選択されるとスイッチング用トランジスタがオンになり、その時に輝度を表すレベルの電圧がデータラインを介して駆動トランジスタのゲートに印加される。これにより、駆動トランジスタがオンになり、ゲート電圧のレベルに応じた大きさの駆動電流が電源から駆動トランジスタのソース−ドレインを介して有機ＥＬ素子に流れ、有機ＥＬ素子が電流の大きさに応じた輝度で発光する。走査線の選択が終了してから次にその走査線が選択されるまでの間では、スイッチ用トランジスタがオフになっても駆動トランジスタのゲート電圧のレベルが保持され続け、有機ＥＬ素子が電圧に応じた駆動電流の大きさに従った輝度で発光する。

有機エレクトロルミネッセンスディスプレイパネルを駆動するために、有機エレクトロルミネッセンスディスプレイパネルの周辺に駆動回路を設け、有機エレクトロルミネッセンスディスプレイパネルに敷設された走査線、データライン、電源線等に電圧を印加することが行われている。

一方、従来のアクティブマトリクス駆動方式の有機エレクトロルミネッセンスディスプレイパネルでは、走査線、データライン、電源線はスイッチ用トランジスタ、駆動トランジスタ等といった画素回路のパターニング工程と同時にパターニングされる。即ち、有機エレクトロルミネッセンスディスプレイパネルを製造するにあたって、画素回路の電極のもととなる薄膜に対してフォトリソグラフィー法、エッチング法を行うことによって、その薄膜から画素回路の電極を形状加工するとともに、同時に電極に接続される配線も形状加工する。
特開平８−３３０６００号公報

しかしながら、このように配線が画素回路の電極のもととなる薄膜から形成されると、配線が画素回路の電極の厚さと同じになるが、画素回路の電極の厚さは、要求される画素回路の特性に合わせて設計されているために、複数の画素に電流を流すには配線が高抵抗になり、配線の電気抵抗や寄生容量によって電圧降下が発生したり、配線を通じた電流の遅延が生じたりしやすい。特に複数の画素回路に接続された配線は、複数の発光素子のために比較的に大きい電流を流す必要があるので、低抵抗でなければならない。

そこで、本発明は、上記のような問題点を解決しようとしてなされたものであり、電圧降下や電流遅延の発生を抑制することを目的とする。

以上の課題を解決するために、第１の発明は、
アノード、カソード及び発光層を有する複数の発光素子と、
前記複数の発光素子をそれぞれ駆動する複数の画素回路と、
前記アノード、前記カソード及び前記複数の画素回路の電極とは異なる層の導電層からなり、前記複数の画素回路を介して前記複数の発光素子の各アノードに接続された第１配線と、前記複数の発光素子の各カソードに接続された第２配線と、を有し、前記第１配線及び第２配線が前記発光素子の発光層が成膜される区画の互いに対向する一辺として前記発光層を仕切る導電層である配線と、
を備えることを特徴とする表示パネルである。

第２の発明は、
アノード、カソード及び発光層を有する複数の発光素子の各アノードを形成し、
基板上に設けられた複数の画素回路の電極とは異なる層の導電層からなり、前記複数の画素回路を介して前記アノードに接続された第１配線及び前記第１配線に対向した第２配線を有する配線を設け、
前記配線を隔壁として前記第１配線及び前記第２配線の間に前記発光層を成膜し、
前記発光層及び前記第２配線上に前記カソードを形成する、
ことを特徴とする表示パネルの製造方法である。

本発明では、画素回路の電極とは異なる導電層を有する配線を設けているので、配線の電気抵抗を画素回路の電極の電気抵抗よりも小さくすることができる。そのため、配線における電流遅延や電圧降下を抑制できる。

本発明によれば、配線における電流遅延や電圧降下を抑制できる。

以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。

〔第１の実施形態〕
図２〜図９を用いて、発光素子である有機エレクトロルミネッセンス素子を画素とする表示パネルの製造方法について説明する。図２〜図９は製造方法における各工程の断面図であり、工程順序は図２〜図９の順になっている。

まず、図１、図２に示すような画素回路を有したトランジスタアレイ基板１を製造する。このトランジスタアレイ基板１は、有機エレクトロルミネッセンス素子を制御する画素回路が、従来のように信号電圧による電圧制御するものではなく、後述する有機ＥＬ素子２６に流れる電流のレベル（強さ）を制御することによって階調発光するものであり、気相成長法（例えば、ＰＶＤ法、ＣＶＤ法、スパッタリング法等）といった成膜工程、フォトリソグラフィー法、メタルマスク法といったマスク工程、エッチングといった形状加工工程を適宜行うことにより複数のトランジスタを基板２上にパターニングすることによって製造されたものである。

具体的には、図１に示すように、トランジスタアレイ基板１は、ガラス、樹脂等をシート状又は板状に形成した絶縁性の基板２と、互いに平行となるよう基板２上に配列された複数の電流線（データライン）３，３，…と、基板２を平面視して電流線３に対して直交するよう且つ互いに平行となるよう基板２上に配列された複数の走査線４，４，…と、走査線４，４，…のそれぞれの間において走査線４と平行となるよう基板２上に配列された複数の電流源ライン１８，１８，…並びにＥＬライン１９，１９，…と、電流線３，３，…及び走査線４，４，…に沿って二次元アレイ状となるよう基板２上に配列された複数の画素回路６，６，…等とから構成されている。

画素回路６は画素ごとに画素の周辺に設けられた回路である。画素回路６は、三つの薄膜トランジスタ（以下単にトランジスタと記述する。）７，８，９と、キャパシタ１０と、から構成されている。何れのトランジスタ７，８，９も、ゲート７Ｇ，８Ｇ，９Ｇ（図２等に図示）、ゲート７Ｇ，８Ｇ，９Ｇを被覆したゲート絶縁膜４１（図２等に図示）、ゲート絶縁膜４１を挟んで各ゲート７Ｇ，８Ｇ，９Ｇに対向した半導体層４２（図２等に図示）、半導体層４２のチャネル表面をエッチャントから保護するブロッキング絶縁膜４３（図２等に図示）、半導体層４２の両端部上に形成された不純物半導体層４４，４４（図２等に図示）、一方の不純物半導体層４４上に形成されたドレイン７Ｄ，８Ｄ，９Ｄ（図２等に図示）、他方の不純物半導体層４４上に形成されたソース７Ｓ，８Ｓ，９Ｓ（図２等に図示）等から構成されたＮチャネルＭＯＳ型の電界効果トランジスタであり、特にアモルファスシリコンを半導体層４２（チャネル領域）としたａ−Ｓｉトランジスタであるが、ポリシリコンを半導体層４２としたｐ−Ｓｉトランジスタであってもよい。トランジスタ７，８，９の構造は逆スタガ型であっても良いし、コプラナ型であっても良い。以下では、トランジスタ７を電流経路制御トランジスタ７と、トランジスタ８を電流データ書込み制御トランジスタ８と、トランジスタ９を電流制御トランジスタ９と称する。ここで、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８を具備した回路が、選択期間中では電流線３に所定の電流値の記憶電流を流すとともに非選択期間中では電流線３に電流を流すことを停止するスイッチ回路に相当し、電流制御トランジスタ９及びキャパシタ１０を具備した回路が、選択期間中に電流線３を介して流れる記憶電流の電流値にしたがった電流データを記憶し、その選択期間中に記憶された電流データにしたがって記憶電流の電流値と実質的に等しい電流値の駆動電流を非選択期間中に有機ＥＬ素子２６（図８に図示）に供給する電流記憶回路に相当する。なお、図２〜図９は、電流制御トランジスタ９を走査線４に直交する面に沿って切断した場合の断面図であり、一画素を示す。別の画素も各工程では図２〜図９の状態になっている。

図１に示すように、電流経路制御トランジスタ７のゲート７Ｇは走査線４に接続され、電流経路制御トランジスタ７のソース７Ｓは電流線３に接続され、電流経路制御トランジスタ７のドレイン７Ｄは電流制御トランジスタ９のソース９Ｓに接続されている。電流データ書込み制御トランジスタ８のゲート８Ｇは走査線４に接続され、電流データ書込み制御トランジスタ８のドレイン８Ｄは電流制御トランジスタ９のドレイン９Ｄ及び電流源ライン１８に接続され、電流データ書込み制御トランジスタ８のソース８Ｓは電流制御トランジスタ９のゲート９Ｇに接続されている。電流制御トランジスタ９のドレイン９Ｄは電流源ライン１８に接続されている。キャパシタ１０は、電流制御トランジスタ９のゲート９Ｇに接続された電極と、電流制御トランジスタ９のソース９Ｓに接続された電極と、これら二つの電極の間に介在するゲート絶縁膜（誘電体膜）と、で構成され、電流制御トランジスタ９のゲート９Ｇとソース９Ｓとの間に電荷を蓄積する機能を有する。キャパシタ１０の絶縁膜はゲート絶縁膜４１に共通した膜である。

上記トランジスタ７，８，９は同一工程で同時にパターニングされたものであるので、ゲート７Ｇ，８Ｇ，９Ｇ、ゲート絶縁膜４１、半導体層４２、不純物半導体層４４、ドレイン７Ｄ，８Ｄ，９Ｄ、ソース７Ｓ，８Ｓ，９Ｓ等の組成はトランジスタ７，８，９のあいだで同じであるが、トランジスタ７，８，９の形状、大きさ、寸法、チャネル幅、チャネル長等はトランジスタ７，８，９のそれぞれの機能に応じて異なる。

電流線３，３，…は、トランジスタ７，８，９の各ソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄと同一の導電膜を同一工程で同時にパターニングすることによって形成されたものである。

走査線４，４，…は、トランジスタ７，８，９の各ゲート７Ｇ，８Ｇ，９Ｇと同一の導電膜を同一工程で同時にパターニングすることによって形成されたものである。

また、図２に示すように、トランジスタアレイ基板１の表層には、絶縁膜１１がべた一面に成膜されており、絶縁膜１１によって電流線３，３，…、走査線４，４，…及び画素回路６，６，…が被覆されている。絶縁膜１１は、窒化シリコン、酸化シリコン等の無機絶縁膜、或いはこの無機絶縁膜上にポリイミド等の感光性絶縁膜を積層したものである。なお、トランジスタアレイ基板１の各層のうち、基板２の表面から絶縁膜１１の表面までの間の多層膜をトランジスタ層という。

図２に示すように、準備したトランジスタアレイ基板１に対してフォトリソグラフィー法、エッチング法等を施すことにより、各電流制御トランジスタ９のソース９Ｓに通じるコンタクトホール１２及び各電流制御トランジスタ９のドレイン９Ｄに通じるコンタクトホール１３を絶縁膜１１に形成する。

次に、スパッタリングや蒸着といった気相成長法によってアルミニウム、チタン、金等の金属単体若しくは合金又は透明金属酸化物膜等から選択された導電材料からなる導電膜をトランジスタアレイ基板１上の一面に成膜する。この導電膜は、コンタクトホール１２，１３内においても表面に成膜される。導電膜が透明金属酸化物膜の場合、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））の中から選択される。

次に、この導電膜をパターニングして、各電流制御トランジスタ９のソース９Ｓに接続された画素電極１６ａと、行方向に沿って配列されるとともに行方向に並んだ各電流制御トランジスタ９のドレイン９Ｄに接続された下地配線１６ｂと、を形成する。

次に、図３に示すように、窒化シリコン又は酸化シリコンからなる層間絶縁膜２０を成膜し、この層間絶縁膜２０の各電流制御トランジスタ９のドレイン９Ｄに対応する位置にコンタクトホール２７を形成しドレイン９Ｄを露出させる。この後、スパッタリング又は蒸着によって銅、ニッケル等の金属材料からなるメッキシード層を一面に成膜する。このとき、メッキシード層は、層間絶縁膜２０の段差によって各コンタクトホール２７でドレイン９Ｄ上に成膜されたメッキシード層１７ａと層間絶縁膜２０上のメッキシード層１７ｂとに分離され互いに電気的に絶縁されているとともに行方向に延在して形成されている。

次に、図４に示すように、ドレイン９Ｄ上の各メッキシード層１７ａが露出され、且つ画素電極１６ａの複数の周縁辺のうちのドレイン９Ｄ上の各メッキシード層１７ａ側の辺と対向する辺側で行方向に沿った位置の層間絶縁膜２０上のメッキシード層１７ｂが露出されるようなフォトレジスト膜６１を形成する。続いて露出されたメッキシード層１７ａ，１７ｂを電極として電解メッキを行うことにより、ドレイン９Ｄ上のメッキシード層１７ａ上に膜厚２〜１００μｍで５μｍ〜５０μｍ幅の銅メッキ厚膜の電流源ライン１８，１８，…を形成し、画素電極１６ａの複数の周縁辺のうちのドレイン９Ｄ上の各メッキシード層１７ａ側の辺と対向する辺側で行方向に沿った位置の層間絶縁膜２０上のメッキシード層１７ｂ上に、膜厚２〜１００μｍ且つ５μｍ〜５０μｍ幅の銅メッキ厚膜のＥＬライン１９，１９，…を形成する。電流源ライン１８が第１配線であり、ＥＬライン１９が第２配線である。

電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ及びドレイン７Ｄ，８Ｄ，９Ｄの膜厚よりも厚くなるよう堆積され、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の単位長さあたりの抵抗は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ及びドレイン７Ｄ，８Ｄ，９Ｄの単位長さあたりの抵抗よりも小さいなお、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の抵抗率は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ及びドレイン７Ｄ，８Ｄ，９Ｄの導電材料の抵抗率よりも低いことが好ましい。また、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの膜厚よりも厚くなるよう堆積され、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の単位長さあたりの抵抗は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの単位長さあたりの抵抗よりも小さい。また、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの膜厚よりも厚くなるよう堆積され、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の単位長さあたりの抵抗は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの単位長さあたりの抵抗よりも小さい。なお、電流源ライン１８，１８，…及びＥＬライン１９，１９，…の抵抗率は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの導電材料の抵抗率よりも低いことが好ましい。

電流源ライン１８，１８，…及びＥＬライン１９，１９，…の本数はともに、走査線４，４，…と同数であり、各行に電流源ライン１８、ＥＬライン１９及び走査線４が１本ずつ設けられている。なお、電解メッキの代わりに、スパッタリング法、昇華蒸着法又はディスペンサー法により銅厚膜を成膜しても良い。

次いで、図５に示すように、フォトレジスト膜６１を除去してから、電流源ライン１８，１８，…及びＥＬライン１９，１９，…で被覆された部分を除いて露出されたメッキシード層１７ｂをエッチングして、ＥＬライン１９，１９，…の下方にメッキシード下地層１７ｃを形成する。

このときの画素平面図を図６に示す。図５は図６の（V）−（V）線に沿って厚さ方向に切断したときの略断面図である。

図６に示すように、電流源ライン１８及びＥＬライン１９は走査線４に対して平行に設けられている。また、平面視して、横方向（行方向）に配列された全ての画素、つまり各行の画素のコンタクトホール１３に設けられたメッキシード下地層１７ａに対して電流源ライン１８の一部が重なるように形成されているので、各行の全ての画素の電流制御トランジスタ９のドレイン９Ｄが、各行の電流源ライン１８にそれぞれ電気的に接続した状態となる。

なお、図６において、トランジスタ７〜９のソース７Ｓ，８Ｓ，９Ｓと一体に形成された電流線３と、トランジスタ７〜９のゲート７Ｇ，８Ｇ，９Ｇと一体に形成された走査線４との間には、ゲート絶縁膜４１に加えて、半導体層４２と同一膜をパターニングしてなる保護膜４２ａが形成されている。また、電流データ書込み制御トランジスタ８のソース８Ｓと電流制御トランジスタ９のゲート９Ｇは、ゲート絶縁膜４１に設けられたコンタクトホール３１を介して互いに接続されている。

そして、この有機ＥＬ素子２６が設けられていない構造のトランジスタアレイ基板１において、各走査線４に検査用走査ドライバを接続させ、電流源ライン１８に所定の電圧を出力する検査用駆動ドライバを接続させ、電流線３に、電流線３に所定の電流値の電流が流れさせる検査用電流制御ドライバを接続させてから、走査線４、電流源ライン１８に駆動ドライバから所定の電圧を印加し、電流制御ドライバから電流線３に所定の電流が流れるように駆動させて、電流源ライン１８から各画素回路６の電流制御トランジスタ９のソース９Ｓ、ドレイン９Ｄ間並びに電流経路制御トランジスタ７のソース７Ｓ、ドレイン７Ｄ間を経由して電流線３に所定の電流値の電流が流れているかどうか検査することができる。このように、有機ＥＬ素子２６を設ける前段階で、各画素回路６が正常であるかどうか確認することができるので仮にトランジスタアレイ基板１のある画素回路６のトランジスタ７、８、９、キャパシタ１０のいずれかに動作不良があり、不良品と認定された場合、そのトランジスタアレイ基板１に有機ＥＬ素子２６を形成せずに済むので生産性を向上することができる。

次に、図７に示すように、フォトリソグラフィーによって画素電極１６ａを露出するように層間絶縁膜２０をエッチングしてコンタクトホール２８を形成してから全面に濡れ性可変膜３０を成膜する。各画素電極１６ａ，１６ａ，…の表面は平坦であるため、濡れ性可変膜３０は画素電極１６ａ，１６ａ，…に重なった領域において平坦な薄膜となる。また、電流源ライン１８及びＥＬライン１９の側壁や層間絶縁膜２０の側壁にも濡れ性可変膜３０は成膜されている。濡れ性可変層３０は濡れ性が低く撥液性の高い性質を有する。

この濡れ性可変膜３０の成膜方法について具体的に説明する。
まず、フッ素を含む官能基を有したシラザン化合物を含有した溶液（以下、シラザン系溶液という。）を、トランジスタアレイ基板１の画素電極１６ａ，１６ａ，…が形成された面に塗布し、シラザン化合物の溶液の膜を成膜する。

ここで、「フッ素を含む官能基を有したシラザン化合物」とは、Ｓｉ−Ｎ−Ｓｉ結合を有し、Ｎ又は／及びＳｉにフッ素を含む官能基が結合したものであり、例えば次の一般式（１）で表すオリゴマー又はポリマーが挙げられる。
ＲｆＳｉ（ＮＨ）_3/2 …（１）
一般式（１）においてＲｆは、フッ素を含む官能基である。
「フッ素を含む官能基」としては、フルオロアルキル基があり、例えば、次の一般式（２）〜（１９）で表す官能基が挙げられる。
−（ＣＨ₂）_a（ＣＦ₂）_bＣＦ₃ …（２）
−（ＣＨ₂）_a（ＣＦ₂）_bＣＦ（ＣＦ₃）₂ …（３）
−（ＣＨ₂）_a（ＣＦ₂）_bＣ（ＣＦ₃）₃ …（４）
−（ＣＦ₂）_aＣＦ₃ …（５）
−（ＣＦ₂）_aＣＦ（ＣＦ₃）₂ …（６）
−（ＣＦ₂）_aＣ（ＣＦ₃）₃ …（７）
−（ＣＦ₂）_a（Ｃ（ＣＦ₃）₂）_bＣＦ₃ …（８）
−（ＣＦ₂）_a（Ｃ（ＣＦ₃）₂）_bＣＦ（ＣＦ₃）₂ …（９）
−（ＣＦ₂）_a（Ｃ（ＣＦ₃）₂）_bＣ（ＣＦ₃）₃ …（１０）
−（ＣＦ₂）_a（Ｃ（ＣＦ₃）₂）_b（ＣＦ₂）_cＣＦ₃ …（１１）
−（ＣＦ₂）_a（Ｃ（ＣＦ₃）₂）_b（ＣＦ₂）_cＣＦ（ＣＦ₃）₂ …（１２）
−（ＣＦ₂）_a（Ｃ（ＣＦ₃）₂）_b（ＣＦ₂）_cＣ（ＣＦ₃）₃ …（１３）
−（Ｃ（ＣＦ₃）₂）_aＣＦ₃ …（１４）
−（Ｃ（ＣＦ₃）₂）_aＣＦ（ＣＦ₃）₂ …（１５）
−（Ｃ（ＣＦ₃）₂）_aＣ（ＣＦ₃）₃ …（１６）
−（Ｃ（ＣＦ₃）₂）_a（ＣＦ₂）_bＣＦ₃ …（１７）
−（Ｃ（ＣＦ₃）₂）_a（ＣＦ₂）_bＣＦ（ＣＦ₃）₂ …（１８）
−（Ｃ（ＣＦ₃）₂）_a（ＣＦ₂）_bＣ（ＣＦ₃）₃ …（１９）
一般式（２）〜（１９）においてａ，ｂ，ｃはいずれも整数である。

シラザン系溶液の溶媒としては、フッ素系溶剤が挙げられる。

ここでは、シラザン化合物として、次の一般式（２０）で表せるシラザンオリゴマー（ＫＰ−８０１Ｍ：信越化学工業株式会社製）を用いる。そして、上述のディップコート工程においては、このシラザンオリゴマーを溶質としてｍ−キシレンヘキサフロライド溶媒に溶かしたシラザン系溶液（濃度３wt％）をトランジスタアレイ基板１に浸漬する。
Ｃ₈Ｆ₁₇Ｃ₂Ｈ₄Ｓｉ（ＮＨ）_3/2 …（２０）

次に、トランジスタアレイ基板１に例えば窒素ガスといった不活性ガスを吹き付けて、シラザン系溶液の溶媒を蒸発させることで、シラザン化合物が画素電極１６ａ，１６ａ，…及び層間絶縁膜２０等の表面に堆積した状態となる。

次に、トランジスタアレイ基板１を１０〜３０分間放置すると、雰囲気中の水分によってシラザン化合物が加水分解・縮合する。これにより、図７に示すように、フッ素を含む官能基が結合した縮合体からなる濡れ性可変膜３０が、画素電極１６ａ，１６ａ，…を含む基板全体を覆うように一面に成膜される。

シラザン化合物は、画素電極１６ａ，１６ａ，…の表面の面方向に縮合されるとともに、画素電極１６ａ，１６ａ，…の表面に形成された、単分子ユニットにおける主鎖であるＲｆ−Ｓｉ−Ｘ−基又はＲｆ−Ｓｉ−基の上方に、更に単分子ユニットにおける主鎖Ｒｆ−Ｓｉ−Ｘ−基又はＲｆ−Ｓｉ−基が積み重なるということが殆どなくなる。ただしＸはシラザン化合物と結合した画素電極１６ａの原子若しくは原子団である。このため、濡れ性可変膜３０の厚さは、実質的に単分子ユニットにおける主鎖（ここでは縮合体としての側鎖に相当。）であるＲｆ−Ｓｉ−Ｘ−基又はＲｆ−Ｓｉ−基の長さに等しくなる。またこの濡れ性可変膜３０は、各単分子ユニットにおける主鎖の中のフッ素を含む官能基Ｒｆが濡れ性可変膜３０の表面側に配置するように縮合されているから、表面では各官能基Ｒｆの撥液性によって有機化合物含有液に対して撥液性を示す。

以上のように濡れ性可変膜３０を成膜したら、濡れ性可変膜３０をｍ−キシレンヘキサフロイド液（シラザン系溶液の溶媒と同じ液）ですすぐことで、堆積した未反応のシラザン化合物又は余剰のシラザン化合物を洗い流す。

次いで、トランジスタアレイ基板１にフォトマスク基板を対向させて更にフォトマスク基板に活性光線を透過させて濡れ性可変膜３０に活性光線を部分的に照射することで、濡れ性可変膜３０が濡れ性の低い部分と濡れ性に高い部分にパターニングされる。活性光線としては、可視光線、紫外線、赤外線等があるが、後述する光触媒膜を励起するものである。

ここで、フォトマスク基板について説明する。フォトマスク基板は活性光線を透過する透明基板を有し、この透明基板の一方の面には、画素電極１６ａ，１６ａ，…に対応するようにマトリクス状に配列された複数の開口部を有するマスクが網目状に形成され、約０．２μｍ厚の光触媒膜がマスク全体を被覆するように一方の面全体に成膜されている。開口部は、行方向に沿って電流源ライン１８とＥＬライン１９との間を開口する広さに設定されている。

マスクは活性光線を反射したり、又は吸収したりし、活性光線を透過しないものである。光触媒膜は、酸化チタン（ＴｉＯ₂）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ₂）、チタン酸ストロンチウム（ＳｒＴｉＯ₃）、酸化タングステン（ＷＯ₃）、酸化ビスマス（Ｂｉ₂Ｏ₃）及び酸化鉄（Ｆｅ₂Ｏ₃）の中から選ばれる一種又は二種以上の物質で形成されている。

以上のようなフォトマスク基板を用いて、活性光線を入射させると、マスクでは活性光線が遮蔽されるが、マスクの無い開口部では光触媒膜を透過する。従って、濡れ性可変膜３０のうちマスクに重なる領域つまり画素電極１６ａの周囲には、活性光線が入射しないが、それぞれの画素電極１６ａに重なる領域には活性光線が入射する。

活性光線が光触媒膜を透過する際に活性酸素種（・ＯＨ）が生成され、この活性酸素種が濡れ性可変膜３０と化学反応を引き起こす。濡れ性可変膜３０のうち画素電極１６ａ，１６ａ，…に重なった領域には、光触媒膜を透過した活性酸素種が到達し、画素電極１６ａに重なった領域には、マスクによって活性光線が遮蔽されるから活性酸素種が届かない。このように光触媒の作用は、光触媒膜に活性光線が入射することによって活性酸素種が発生し、発生した活性酸素種が濡れ性可変膜３０に到達し、活性酸素種によって濡れ性可変膜３０の化学構造が変化する。

濡れ性可変膜３０のうち開口部に重なる領域は、光触媒の作用により生成された活性酸素種（・ＯＨ）により撥液性を示すＲｆ基が、親水性を示す水酸基に置換され、親液性膜３０ａである。親液性膜３０ａは、フッ素を含む官能基（上記Ｒｆ）が分解・離脱し、水酸基に置換されるために、有機化合物含有液に対して親液性を示し、後述するエレクトロルミネセンス層２３を構成する材料が含まれる液体をはじくことなくこの液体を親液性膜３０ａの表面に均一に成膜することが可能になる。

更に、親液性膜３０ａにおいては、珪素と酸素からなる縮合体における主鎖が画素電極１６ａ，１６ａ，…の表面に沿った状態で形成され、且つ、撥液性を示すフッ素を含む官能基が水酸基に置換されるため、膜厚も単分子ユニットにおける主鎖（ここでは縮合体としての側鎖に相当。）であるＨＯ−Ｓｉ−Ｘ−基又はＨＯ−Ｓｉ−基の長さに等しく、１ｎｍ以下と非常に薄くすることができる。そのため、活性酸素種が生成された領域である画素電極１６ａ，１６ａ，…上では、パターン膜３０の膜厚が非常に薄くなり、親液性膜３０ａ自体が正孔等の電荷の注入、輸送に支障をきたすことはほとんどない。

そして、濡れ性可変膜３０のうちマスクと重なる領域には、活性酸素種が到達しないから化学変化が起きず、後述する発光層を構成する材料が含まれる液体に対して依然、撥液性を示す。この領域に濡れ性可変層３０と同じ性質の撥液性膜３０ｂが形成される。撥液性膜３０ｂは、親液性膜３０ａと連続して形成されているとともに親液性膜３０ａよりもほぼフッ素を含む官能基Ｒｆの分だけ厚い。

続いて各画素、つまり各親液性膜３０ａ，３０ａ，…にＥＬ層をそれぞれ成膜する。ここでは、図８に示すように、ＥＬ層として正孔輸送層２２と発光層２３を用いて説明する。

ポリチオフェン及びドーパントであるポリスチレンスルホン酸を含む水溶液又は懸濁液を、スピンコート法、ディップコート法等の湿式成膜法によって成膜する。この水溶液又は懸濁液は、親液性を示す各親液性膜３０ａ，３０ａ，…では、濡れやすいとともに滲みやすく、撥液性を示す撥液性膜３０ｂ，３０ｂ，…では、濡れにくく弾かれやすい。このため、水溶液又は懸濁液は選択的に各親液性膜３０ａ，３０ａ，…上に被膜される。この後水溶液又は懸濁液の溶媒が各親液性膜３０ａ，３０ａ，…上で乾燥して正孔輸送層２２が成膜される。正孔輸送層２２の材料を含む水溶液又は懸濁液は、正孔輸送層２２の材料を数vol％含む溶液であるために成膜初期時には発光層２３よりも厚く堆積されるが、電流源ライン１８及びＥＬライン１９がその溶液又は懸濁液の高さよりも十分高い隔壁となっているため当該行に隣接する行に流出することを防止でき、均等な厚さに成膜することができる。

このため、電流源ライン１８は、正孔輸送層２２が成膜される区画の少なくとも一辺として正孔輸送層２２を仕切ることができる。またＥＬライン１９は、正孔輸送層２２が成膜される区画の少なくとも他の一辺として正孔輸送層２２を仕切ることができる。

正孔輸送層２２を成膜後、図８に示すように、ポリフルオレン系発光材料からなる発光層２３を、正孔輸送層２２と同様に印刷法等の湿式成膜法によって画素ごとに成膜する。ここで、発光層２３を含む水溶液又は懸濁液は、発光層２３を数vol％含む溶液であるために成膜初期時には発光層２３よりも厚く堆積されるが、その溶液又は懸濁液の高さよりも十分高い隔壁となっているため当該行に隣接する行に流出することを防止できる。

したがって、電流源ライン１８及びＥＬライン１９に沿って囲まれた行方向の複数の画素は同一色に発光する発光層とすれば、電流源ライン１８及びＥＬライン１９間にまとめて発光層２３を含む溶液又は懸濁液を流入させることで行方向の複数の画素に発光層２３を一括して成膜することができる。

そして、電流源ライン１８は、発光層２３が成膜される区画の少なくとも一辺として発光層２３を仕切ることができる。またＥＬライン１９は発光層２３が成膜される区画の少なくとも他の一辺として発光層２３を仕切ることができる。

次に、図９に示すように、窒化シリコン又は酸化シリコン等の絶縁膜を全面に被膜後にその絶縁膜をパターニングして、各行毎に、電流源ライン１８を覆う絶縁膜３３ａと、ＥＬライン１９の上面にコンタクトホール３４が設けられるとともにコンタクトホール３４で露出した開口部以外のＥＬライン１９を覆う絶縁膜３３ｂ、３３ｂと、を形成する。

そして、蒸着等の気相成長法によって、マグネシウム、カルシウム、リチウム、バリウム、希土類金属等の低仕事関数材料からなる電子注入層と、酸化インジウム、酸化亜鉛若しくは酸化スズ又はこれらのうちの少なくとも一つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ））を有する透明導電層との二層構造の共通電極２４をカソード電極として一面に成膜する。電子注入層は１ｎｍ〜２０ｎｍの厚さで可視光が透過する程度に薄いために、電流源ライン１８やＥＬライン１９の段差によって切断されてもよいが、共通電極２４の透明導電層は、複数の画素の有機ＥＬ素子２６の一方の電極を互いに等電位にするため、電流源ライン１８上の電流源ライン絶縁膜２１の上を跨ぎ且つＥＬライン１９上に跨るように成膜されている。これにより、発光層２３は共通電極２４に密着した状態で共通電極２４によって被覆され、更にＥＬライン１９も共通電極２４に密着した状態で共通電極２４によって被覆される。画素電極１６ａ、正孔輸送層２２、発光層２３、共通電極２４の順に積層したものが有機ＥＬ素子２６となるが、共通電極２４は全ての画素（有機ＥＬ素子２６）に共通した層となっている。そして、共通電極２４の電圧供給源は、各行毎に設けられたＥＬライン１９となる。なお、有機ＥＬ素子２６では、画素電極１６ａ上に親液性膜３０ａが成膜されているが、親液性膜３０ａは極めて薄いので画素電極１６ａの正孔輸送層２２への電荷注入性に悪影響を及ぼすことはない。同様に、ＥＬライン１９上には、撥液性膜３０ｂが成膜されているが、撥液性膜３０ｂは極めて薄いのでＥＬライン１９の共通電極２４への電荷注入性に悪影響を及ぼすことはない。

共通電極２４は、電流源ライン１８とは絶縁膜３３ａを介して成膜されているので電気的に絶縁され、ＥＬライン１９とはコンタクトホール３４で撥液性膜３０ｂを介しているが、撥液性膜３０ｂは極めて薄い構造であるので十分な絶縁性がないので電気的に接続されている状態になっている。したがって全てのＥＬライン１９は、共通電極２４を介して互いに接続されている。共通電極２４はＩＴＯ等の透明電極であるために抵抗率が高いが、ＥＬライン１９が、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さくなるようにこれら電極の膜厚よりも厚く堆積されているため、全ての画素の有機ＥＬ素子２６のカソードから十分な電流を流すことが可能となる。また、電流源ライン１８が、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さくなるようにこれら電極の膜厚よりも厚く堆積されているため、各行の画素の有機ＥＬ素子２６のアノードに十分な電流を流すことが可能となる。

次に、スピンコート法、ディップコート法又は気相成長法によってオーバーコート絶縁層２５を一面に成膜し、そのオーバーコート絶縁層２５に透明接着樹脂を塗布して封止ガラス基板と貼り合わせる。

基板２上の複数の電流線３に電流制御ドライバを接続し、複数の走査線４に走査ドライバを接続し、複数の電流源ライン１８に駆動ドライバを接続し、複数のＥＬライン１９は等電位で、例えば接地電位に設定されることによって一定の電圧に維持される。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

完成したエレクトロルミネッセンスディスプレイパネルの画素は図１０のような回路構成となる。電流源ライン１８とＥＬライン１９との間において電流制御トランジスタ９と有機ＥＬ素子２６が直列に接続されている。つまり、電流制御トランジスタ９のドレイン９Ｄが電流源ライン１８に接続され、電流制御トランジスタ９のソース９Ｓが有機ＥＬ素子２６のアノードである画素電極１６ａに接続され、有機ＥＬ素子２６のカソードである共通電極２４がＥＬライン１９に接続されている。

電流源ライン１８は、平面視して画素電極１６ａと重なっていないため、画素電極１６ａとの間の寄生容量を抑えることができる。また、電流源ライン１８は、平面視して走査線４と重ならない方が、走査線４との間の寄生容量を抑え走査線４の信号遅延を抑制する点で好ましい。さらに電流源ライン１８は、平面視して微小電流が流れる電流線３と重なる面積が小さいほう方が、電流線３との間の寄生容量を抑えることができ、図６に示すように、電流線３と重なる部分で幅を細くしてもよい。

ＥＬライン１９は、平面視して画素電極１６ａと重なっていないため、画素電極１６ａとの間の寄生容量を抑えることができる。また、ＥＬライン１９は、平面視して走査線４と重ならない方が、走査線４との間の寄生容量を抑え走査線４の信号遅延を抑制する点で好ましい。さらにＥＬライン１９は、平面視して微小電流が流れる電流線３と重なる面積が小さいほう方が、電流線３との間の寄生容量を抑えることができ、電流線３と重なる部分で幅を細くしてもよい。

エレクトロルミネッセンスディスプレイパネルには、基板２上の複数の電流線３に電流制御ドライバが接続され、複数の走査線４に走査ドライバが接続され、複数の電流源ライン１８に駆動ドライバが接続され、複数のＥＬライン１９は等電位で、例えば接地電位に設定されることによって一定の電圧に維持される。

このエレクトロルミネッセンスディスプレイパネルの駆動方法の一例を説明する。
走査ドライバが複数の走査線４にオンレベル（ハイレベル）のシフトパルスを順次出力し、それに同期するように駆動ドライバが複数の電流源ライン１８にローレベル（ＥＬライン１９よりも低電位又は等電位）のシフトパルスを順次出力し、それぞれ走査線４にシフトパルスが出力されている時に、電流制御ドライバが、電流線３並びに電流制御トランジスタ９に接続された電流経路制御トランジスタ７のドレイン７Ｄ−ソース７Ｓ間を介して強制的に電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間に記憶電流（引抜電流）を流す。

具体的には、或る行の選択期間に、当該行の走査線４にハイレベルのシフトパルスが出力され、且つ当該行以外の複数の走査線４に、オフレベル（ローレベル）の電圧が印加されている時は、当該行の電流源ライン１８に、ＥＬライン１９よりも低電位又は等電位ローレベルのシフトパルスが出力されている。そのとき、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８がオン状態（選択状態）となる。この時、電流制御ドライバが、階調データに応じた電流値の記憶電流を電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間に強制的に流れるように制御する。記憶電流は、電流源ライン１８から電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間、電流経路制御トランジスタ７のドレイン７Ｄ−ソース７Ｓ間を経由して電流線３に向かって流れる。この記憶電流の電流値は、有機ＥＬ素子２６の発光輝度階調に応じて電流制御ドライバによって自動的に制御されている。

トランジスタの特性上、電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間に流れる電流の電流値は、電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間電位並びに電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間電位に依存されるが、電流制御ドライバが、記憶電流の電流値に応じて電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間電位並びに電流制御トランジスタ９のドレイン９Ｄ−ソース９Ｓ間電位を設定することになり、このときのゲート９Ｇ−ソース９Ｓ間の電圧のレベルは、電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間のキャパシタ１０にチャージされた電荷によってその後の発光期間にわたって保持（記憶）される。当該行の発光期間では、走査ドライバによって当該行の走査線４がローレベルになり、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８がオフ状態となるが、オフ状態の電流データ書込み制御トランジスタ８によってキャパシタ１０の電荷が保持され、電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間の電圧がそのまま維持される。この時、電流源ライン１８がハイレベル（ＥＬライン１９の電圧よりも高レベル）になることによって、電流源ライン１８から電流制御トランジスタ９を介して有機ＥＬ素子２６に駆動電流が流れ、有機ＥＬ素子２６が発光するが、駆動電流の大きさは電流制御トランジスタ９のゲート９Ｇ−ソース９Ｓ間の電圧に依存する。そのため、発光期間における駆動電流の電流値は、選択期間における記憶電流の電流値に等しくなる。そして選択期間、発光期間を行毎にずらしていくことでエレクトロルミネッセンスディスプレイパネルがフレーム表示することが可能となる。

上述したように電流線３で引き抜かれる記憶電流の電流値は、一つの有機ＥＬ素子２６に流れる駆動電流の電流値に等しいため、電流線３はトランジスタ７、８、９のソース、ドレインと同じ膜を用いても十分機能する程度の抵抗に設定できる。また、走査線４は、電流経路制御トランジスタ７及び電流データ書込み制御トランジスタ８を電圧変調によってオンオフ制御するだけでよいので大電流を流す必要がないため、トランジスタ７、８、９のゲートと同じ膜を用いても十分機能する程度の抵抗に設定できる。

しかしながら、ある行の電流源ライン１８は、当該行の発光期間に、当該行の複数の画素の有機ＥＬ素子２６にそれぞれ流れる駆動電流の電流源になるため、大きな電流値が流れるよう低抵抗でなければならない。そして、ある行のＥＬライン１９には、当該行の発光期間に、当該行の複数の画素の有機ＥＬ素子２６にそれぞれ流れる駆動電流がまとまって流れるため、大きな電流値が流れるよう低抵抗でなければならない。このような電流源ライン１８及びＥＬライン１９の抵抗は、各行の画素数（有機ＥＬ素子２６の数）が増えるにしたがい小さくしなければならず、画素数が十分大きいと、トランジスタ７、８、９のゲートと同じ膜を用いただけでは十分に電流を流すことができなくなってしまう恐れがある。

ここで、本実施形態では、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９を構成する導電膜とは異なる膜で形成されているので、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄの膜厚よりも厚く堆積でき、ソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄに対して単位長さあたりの抵抗が小さく設定されることが可能となる。また、電流源ライン１８，１８，…及びＥＬライン１９，１９，…は、トランジスタ７，８，９のゲート７Ｇ，８Ｇ，９Ｇの膜厚よりも厚く堆積でき、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さく設定されることが可能となる。そのため、電流源ライン１８やＥＬライン１９の電気抵抗を低くすることができ、発光期間の開始時から有機ＥＬ素子２６が所望の明るさ（階調）に発光するまでの時間の遅延を抑えたり、電流源ライン１８やＥＬライン１９における電圧降下を抑えたりすることができる。更には、電流源ライン１８やＥＬライン１９を低抵抗にすることによって、エレクトロルミネッセンスディスプレイパネルの明るさの低下、明るさのムラ、クロストーク等の表示劣化を抑えることができる。

例えば、電流源ライン１８及びＥＬライン１９を、配線幅２０μｍ、配線長６６４ｍｍと設定してさらに本発明のように膜厚５μｍの銅を用いた場合、シート抵抗０．００３Ω／□、抵抗１１１Ωになり、４０ｍＡとしたときの電圧降下は４．４Ｖに抑えられる。一方、従来のように、トランジスタ７，８，９のドレイン、ソースに用いた膜厚０．３μｍのＡｌ−Ｔｉを電流源ライン１８及びＥＬライン１９として利用した場合、シート抵抗０．５Ω／□、抵抗１６６００Ωになり、４０ｍＡとしたときの電圧降下は６６４４Ｖになってしまう。

なお、本発明は上記実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。

例えば、電流線３と交差する部分を除いた走査線４が露出するようにゲート絶縁膜４１及び絶縁膜１１にコンタクトホールを設けて、電流源ライン１８やＥＬライン１９の成膜と同一工程において、走査線４上に電解メッキ層を形成してもよい。この場合、メッキ層は、共通電極２４と絶縁するように、絶縁膜３３ａ、３３ｂと同様に、間に絶縁膜を介在させるが、トランジスタ７，８のゲートには電気的に接続する。

また、上記実施形態ではトランジスタ７，８，９がＮチャネル型の薄膜トランジスタであるとして説明したが、トランジスタ７，８，９がＰチャネル型の薄膜トランジスタであっても良い。トランジスタ７，８，９がＰチャネル型の薄膜トランジスタである場合、ソースとドレインの接続が逆になるので、上記説明において「ソース」を「ドレイン」に置き換え、「ドレイン」を「ソース」に置き換えれば良く、信号の「ハイレベル」を「ローレベル」に置き換え、「ローレベル」を「ハイレベル」に置き換えればよい。なおこの場合でも記憶電流の向きは変わらない。

〔第２の実施形態〕
図１１〜図１６を用いて、第２の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図１１〜図１６は製造方法における各工程の断面図であり、工程順序はこの順になっている。また、図１１〜図１６では、第１の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。

まず、本実施形態では、トランジスタアレイ基板１を製造後、第１の実施形態と同様、図２、図３に示す工程を経てメッキシード下地層１７ａ、メッキシード下地層１７ｂを形成する。そして、図１１に示すように、メッキシード下地層１７ａ上、及び画素電極１６ａの複数の周縁辺のうちの各メッキシード層１７ａ側の辺と対向する辺側で行方向に沿った位置の層間絶縁膜２０上に、それぞれフォトレジスト膜６２をパターニング形成する。

次に、図１２に示すように、フォトレジスト膜６２をマスクとして、メッキシード下地層１７ａを保護するとともに、露出したメッキシード下地層１７ｂをエッチングしてメッキシード下地層１７ｄを形成し、次いでメッキシード下地層１７ｄの下方を除く層間絶縁膜２０をエッチング除去して層間絶縁膜２０ａをパターニング形成するとともに画素電極１６ａを露出させる。フォトレジスト膜６２を除去して、メッキシード下地層１７ａ及びメッキシード下地層１７ｄを露出させる。

次に、図１３に示すように、メッキシード下地層１７ａ及びメッキシード下地層１７ｄが露出されるようにフォトレジスト膜６３を形成する。そして、第１の実施形態と同様に、電解メッキによってメッキシード下地層１７ａ上にトランジスタ７，８，９のソース、ドレイン、ゲートの膜厚よりも厚い膜厚２〜１００μｍの銅メッキ厚膜で且つ５μｍ〜５０μｍ幅の電流源ライン１８を選択的に成膜し、メッキシード下地層１７ｄ上に膜厚２〜１００μｍの銅メッキ厚膜で且つ５μｍ〜５０μｍ幅のＥＬライン１９を選択的に成膜する。

次に、フォトレジスト膜６３を除去してから、図１４に示すように、少なくとも露出されている電流源ライン１８の表面、メッキシード下地層１７ａの側面、及び下地配線１６ｂの側面を覆うような絶縁膜３５を形成する。このとき、電流源ライン１８の高さによって電流源ライン１８の側壁を覆う絶縁膜３５の厚さが絶縁性を損なうような厚さにならないことが好ましい。この後、全面に濡れ性可変膜３０を成膜する。

次に、第１の実施形態と同様、図１５に示すように、濡れ性可変膜３０を変質させて親液性膜３０ａ及び撥液性膜３０ｂのパターニングを行ってから、正孔輸送層２２を含む溶液又は懸濁液を親液性膜３０ａ上に選択的に湿式成膜し、乾燥させて正孔輸送層２２を形成後、その上に発光層２３を成膜する。

次に、図１６に示すように、透明電極からなる共通電極２４を全面に被膜させ、オーバーコート絶縁層２５で上面を封止する。共通電極２４は、電流源ライン１８とは絶縁膜３５を介して成膜されているので電気的に絶縁され、ＥＬライン１９とは撥液性膜３０ｂを介しているが、撥液性膜３０ｂは極めて薄い構造であるので十分な絶縁性がないので電気的に接続されている状態になっている。したがって全てのＥＬライン１９は、共通電極２４を介して互いに接続されている。共通電極２４はＩＴＯ等の透明電極であるために抵抗率が高いが、ＥＬライン１９が、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さくなるようにこれら電極の膜厚よりも厚く堆積されているため、全ての画素の有機ＥＬ素子２６のカソードから十分な電流を流すことが可能となる。また、電流源ライン１８が、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さくなるようにこれら電極の膜厚よりも厚く堆積されているため、各行の画素の有機ＥＬ素子２６のアノードに十分な電流を流すことが可能となる。

基板２上の複数の電流線３に電流制御ドライバを接続し、複数の走査線４に走査ドライバを接続し、複数の電流源ライン１８に駆動ドライバを接続し、複数のＥＬライン１９は等電位で、例えば接地電位に設定されることによって一定の電圧に維持される。
以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

第２の実施形態においても、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９を構成する導電膜とは別の膜で形成されているので、電流源ライン１８及びＥＬライン１９をトランジスタ７，８，９のドレイン、ソース、ゲートや電流線３、走査線４等よりも厚膜にして単位長さ当たりの抵抗をより小さくすることができる。そのため、電流源ライン１８やＥＬライン１９の電気抵抗を低くすることができ、発光期間の開始時から有機ＥＬ素子２６が所望の明るさ（階調）に発光するまでの時間の遅延を抑えたり、電流源ライン１８やＥＬライン１９における電圧降下を抑えたりすることができる。更には、電流源ライン１８やＥＬライン１９を低抵抗にすることによって、エレクトロルミネッセンスディスプレイパネルの明るさの低下、明るさのムラ、クロストーク等の表示劣化を抑えることができる。

〔第３の実施形態〕
図１７〜図２１を用いて、第３の実施形態におけるエレクトロルミネッセンスディスプレイパネルの製造方法について説明する。図１７〜図２１は製造方法における各工程の断面図であり、工程順序は図１７〜図２１の順になっている。また、図１７〜図２１では、第１、第２の実施形態におけるエレクトロルミネッセンスディスプレイパネルの各部に対応する部分に対して同一の符号を付す。

まず、第１実施形態の図２に示すトランジスタアレイ基板１上に、図１７に示すように、層間絶縁膜２０を成膜し、層間絶縁膜２０の各電流制御トランジスタ９のドレイン９Ｄに対応する位置にコンタクトホール２７を形成しドレイン９Ｄを露出させ、画素電極１６ａの複数の周縁辺のうちの電流源ライン１８が形成される側の辺と対向する辺側で且つ行方向に沿った位置の層間絶縁膜２０に開口部３６を形成し、層間絶縁膜２０の厚さより十分薄いメッキシード下地層を成膜すると、コンタクトホール２７での段差及び開口部３６の段差によってそれぞれ分断されたメッキシード下地層１７ａ、メッキシード下地層１７ｅを形成する。

次に、図１８に示すように、メッキシード下地層１７ａ、メッキシード下地層１７ｅが露出されるようなフォトレジスト膜６４を形成すると、メッキシード下地層１７ａ、メッキシード下地層１７ｅを電極とした電解メッキを行い、メッキシード下地層１７ａ上に、トランジスタ７，８，９のソース、ドレイン、ゲートの膜厚よりも厚い膜厚２〜１００μｍの銅メッキ厚膜で且つ５μｍ〜５０μｍ幅の電流源ライン１８を成膜し、メッキシード下地層１７ｅ上に、膜厚２〜１００μｍの銅メッキ厚膜で且つ５μｍ〜５０μｍ幅のＥＬライン１９を成膜する。

次に、図１９に示すように、フォトレジスト６４を除去し、少なくとも露出されている電流源ライン１８の表面、メッキシード下地層１７ａの側面、及び下地配線１６ｂの側面を覆うような絶縁膜３５を形成する。そして、第１、第２実施形態と同様に、全面に濡れ性可変膜３０を成膜してから、紫外線を照射し、光触媒の作用によって改質された親液性膜３０ａをパターニング形成するとともに、光触媒の作用を受けなかった部分が撥液性膜３０ｂとなる。

第１、第２実施形態と同様、図２０に示すように、正孔輸送層２２を含む溶液又は懸濁液を親液性膜３０ａ上に選択的に湿式成膜し、乾燥させて正孔輸送層２２を形成後、その上に発光層２３を成膜する。

次に、図２１に示すように、透明電極からなる共通電極２４を全面に被膜させ、オーバーコート絶縁層２５で上面を封止する。共通電極２４は、電流源ライン１８とは絶縁膜３５を介して成膜されているので電気的に絶縁され、ＥＬライン１９とは撥液性膜３０ｂを介しているが、撥液性膜３０ｂは極めて薄い構造であるので十分な絶縁性がないので電気的に接続されている状態になっている。したがって全てのＥＬライン１９は、共通電極２４を介して互いに接続されている。共通電極２４はＩＴＯ等の透明電極であるために抵抗率が高いが、ＥＬライン１９が、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さくなるようにこれら電極の膜厚よりも厚く堆積されているため、全ての画素の有機ＥＬ素子２６のカソードから十分な電流を流すことが可能となる。また、電流源ライン１８が、トランジスタ７，８，９のソース７Ｓ，８Ｓ，９Ｓ、ドレイン７Ｄ，８Ｄ，９Ｄ、ゲート７Ｇ，８Ｇ，９Ｇに対して単位長さあたりの抵抗が小さくなるようにこれら電極の膜厚よりも厚く堆積されているため、各行の画素の有機ＥＬ素子２６のアノードに十分な電流を流すことが可能となる。

そして、基板２上の複数の電流線３に電流制御ドライバを接続し、複数の走査線４に走査ドライバを接続し、複数の電流源ライン１８に駆動ドライバを接続し、複数のＥＬライン１９は等電位で、例えば接地電位に設定されることによって一定の電圧に維持される。

以上により、アクティブマトリクス駆動方式のエレクトロルミネッセンスディスプレイパネルが完成する。

なお、上記各実施形態では、各電流制御トランジスタ９のソース９Ｓと有機ＥＬ素子２６のアノードとを接続させ、ＥＬライン１９を有機ＥＬ素子２６のカソードと接続させたが、これに限らず、各電流制御トランジスタ９のソース９Ｓと有機ＥＬ素子２６のカソードとを接続させ、ＥＬライン１９を有機ＥＬ素子２６のアノードと接続させてもよい。
また上記各実施形態では、電流源ライン１８は、正孔輸送層２２が成膜される区画の少なくとも一辺として正孔輸送層２２を仕切り、さらに、発光層２３が成膜される区画の少なくとも一辺として発光層２３を仕切っていたが、有機ＥＬ素子２６が正孔輸送層のない発光層単層の場合でも、発光層が成膜される区画の少なくとも一辺として発光層を仕切ってもよく、有機ＥＬ素子２６が電子輸送層が設けられた場合であっても、電子輸送層が成膜される区画の少なくとも一辺として電子輸送層を仕切ってもよい。

同様に、ＥＬライン１９は、有機ＥＬ素子２６が正孔輸送層のない発光層単層の場合でも、発光層が成膜される区画の少なくとも一辺として発光層を仕切ってもよく、有機ＥＬ素子２６が電子輸送層が設けられた場合であっても、電子輸送層が成膜される区画の少なくとも一辺として電子輸送層を仕切ってもよい。

トランジスタアレイ基板１の等価回路図である。 第１の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図２の次の工程を説明するための断面図である。 図３の次の工程を説明するための断面図である。 図４の次の工程を説明するための断面図である。 図５の状態における平面図である。 図５の次の工程を説明するための断面図である。 図７の次の工程を説明するための断面図である。 図８の次の工程を説明するための断面図である。 エレクトロルミネッセンスディスプレイパネルの等価回路図である。 第２の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図１１の次の工程を説明するための断面図である。 図１２の次の工程を説明するための断面図である。 図１３の次の工程を説明するための断面図である。 図１４の次の工程を説明するための断面図である。 図１５の次の工程を説明するための断面図である。 第３の実施形態においてエレクトロルミネッセンスディスプレイパネルを製造するプロセスの一工程を説明するための断面図である。 図１７の次の工程を説明するための断面図である。 図１８の次の工程を説明するための断面図である。 図１９の次の工程を説明するための断面図である。 図２０の次の工程を説明するための断面図である。

符号の説明

１ トランジスタアレイ基板
２ 基板
９ 電流制御トランジスタ
１８ 電流源ライン
１９ ＥＬライン
２６ 有機ＥＬ素子

Claims (18)

1. アノード、カソード及び発光層を有する複数の発光素子と、
   前記複数の発光素子をそれぞれ駆動する複数の画素回路と、
   前記アノード、前記カソード及び前記複数の画素回路の電極とは異なる層の導電層からなり、前記複数の画素回路を介して前記複数の発光素子の各アノードに接続された第１配線と、前記複数の発光素子の各カソードに接続された第２配線と、を有し、前記第１配線及び第２配線が前記発光素子の発光層が成膜される区画の互いに対向する一辺として前記発光層を仕切る導電層である配線と、
   を備えることを特徴とする表示パネル。
2. 請求項１に記載の表示パネルにおいて、
   前記導電層の単位長さあたりの抵抗が前記画素回路の電極の単位長さあたりの抵抗よりも小さいことを特徴とする表示パネル。
3. 請求項１に記載の表示パネルにおいて、
   前記導電層が前記画素回路の電極よりも厚いことを特徴とする表示パネル。
4. 請求項１に記載の表示パネルにおいて、
   前記導電層の抵抗率が前記画素回路の電極の抵抗率よりも低いことを特徴とする表示パネル。
5. 請求項１に記載の表示パネルにおいて、
   前記画素回路が薄膜トランジスタを有することを特徴とする表示パネル。
6. 請求項５に記載の表示パネルにおいて、
   前記画素回路の電極がソース、ドレインであることを特徴とする表示パネル。
7. 請求項１に記載の表示パネルにおいて、
   前記複数の発光素子がそれぞれ画素電極を有し、
   前記画素電極の表面には親液性膜が成膜されていることを特徴とする表示パネル。
8. 請求項１に記載の表示パネルにおいて、
   前記画素回路が、
   選択期間中では前記電流線に所定の電流値の記憶電流を流し、非選択期間中では前記電流線に電流を流すことを停止するスイッチ回路と、
   前記選択期間中に前記電流線を介して流れる前記記憶電流の電流値にしたがった電流データを記憶し、前記選択期間中に記憶された前記電流データにしたがって前記記憶電流の電流値と実質的に等しい電流値の駆動電流を前記非選択期間中に前記発光素子に供給する電流記憶回路と、を有することを特徴とする表示パネル。
9. 請求項８に記載の表示パネルにおいて、
   前記電流記憶回路が前記発光素子に前記駆動電流を流す電流制御トランジスタを有することを特徴とする表示パネル。
10. 請求項８に記載の表示パネルにおいて、
    前記スイッチ回路が、ソース、ドレインの一方が前記電流線に接続され、前記選択期間中に前記記憶電流を前記電流線に流し、そして前記非選択期間中に前記駆動電流を前記電流線に流すことを停止する電流経路制御トランジスタを有することを特徴とする表示パネル。
11. 請求項８に記載の表示パネルにおいて、
    前記スイッチ回路が、前記電流記憶回路への前記電流データの書込みを制御する電流データ書込み制御トランジスタを有することを特徴とする表示パネル。
12. 請求項１に記載の表示パネルにおいて、
    前記第１配線が前記画素回路を覆う絶縁膜に設けられたコンタクトホールを介して前記前記画素回路と接続されていることを特徴とする表示パネル。
13. 請求項１に記載の表示パネルにおいて、
    前記第２配線が前記画素回路を覆う絶縁膜の上方に配置されていることを特徴とする表示パネル。
14. 請求項１に記載の表示パネルにおいて、
    前記カソードは、透明電極であることを特徴とする表示パネル。
15. 請求項１に記載の表示パネルにおいて、
    前記アノードは画素電極であり、
    前記配線が前記画素電極と重ならない位置に配置されていることを特徴とする表示パネル。
16. アノード、カソード及び発光層を有する複数の発光素子の各アノードを形成し、
    基板上に設けられた複数の画素回路の電極とは異なる層の導電層からなり、前記複数の画素回路を介して前記アノードに接続された第１配線及び前記第１配線に対向した第２配線を有する配線を設け、
    前記配線を隔壁として前記第１配線及び前記第２配線の間に前記発光層を成膜し、
    前記発光層及び前記第２配線上に前記カソードを形成する、
    ことを特徴とする表示パネルの製造方法。
17. 請求項１６に記載の表示パネルの製造方法において、
    前記配線をメッキ処理によって成膜することを特徴とする表示パネルの製造方法。
18. 請求項１６に記載の表示パネルの製造方法において、
    前記発光層を湿式成膜することを特徴とする表示パネルの製造方法。

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