KR20230103682A - 스토리지 커패시터를 포함하는 디스플레이 장치 - Google Patents

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KR20230103682A
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light emitting
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capacitor
pixel area
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이소영
김승겸
성세종
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엘지디스플레이 주식회사
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Abstract

본 발명은 커패시터 전극을 포함하는 디스플레이 장치에 관한 것이다. 상기 디스플레이 장치는 소자 기판의 발광 영역 상에 위치하는 발광 소자를 포함할 수 있다. 상기 소자 기판과 상기 발광 소자 사이에는 오버 코트층이 위치할 수 있다. 상기 오버 코트층은 상기 발광 영역의 가장 자리를 따라 연장하는 오버 경사면을 포함할 수 있다. 상기 커패시터 전극은 상기 오버 경사면을 덮을 수 있다. 상기 발광 소자의 제 1 전극은 상기 커패시터 전극과 중첩하는 커패시터 영역을 포함하는 수 있다. 상기 커패시터 전극과 상기 제 1 전극의 상기 커패시터 영역 사이에는 커패시터 절연막이 위치할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 발광 면적 및 광추출 효율이 향상되고, 혼색이 방지될 수 있다.

Description

스토리지 커패시터를 포함하는 디스플레이 장치{Display Apparatus having a storage capacitor}
본 발명은 각 화소 영역 내에 스토리지 커패시터가 위치하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 사용자에게 이미지를 제공한다. 예를 들어, 상기 디스플레이 장치는 다수의 화소 영역을 포함할 수 있다. 각 화소 영역은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역 내에는 발광 소자가 위치할 수 있다. 상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 두 개의 전극 사이에 위치하는 발광층을 포함할 수 있다.
각 화소 영역 내에는 상기 발광 소자와 전기적으로 연결된 화소 구동 회로가 위치할 수 있다. 상기 화소 구동 회로는 게이트 신호에 따라 데이터 신호에 따른 구동 전류를 상기 발광 소자에 공급할 수 있다. 예를 들어, 상기 화소 구동 회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 상기 화소 구동 회로에 의해 공급되는 상기 구동 전류는 한 프레임 동안 유지될 수 있다. 예를 들어, 상기 화소 구동 회로는 스토리지 커패시터를 포함할 수 있다.
각 화소 영역의 상기 발광 소자 및 상기 화소 구동 회로는 소자 기판에 의해 지지될 수 있다. 예를 들어, 각 화소 영역의 상기 발광 소자에 의해 생성된 빛은 상기 소자 기판을 통해 외부로 방출될 수 있다. 그러나, 상기 디스플레이 장치에서는 각 화소 영역의 상기 발광 소자로부터 방출된 빛이 해당 화소 영역의 상기 화소 구동 회로에 의해 차단될 수 있다. 이에 따라, 상기 디스플레이 장치에서는 광추출 효율이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 광추출 효율을 향상할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확히 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판 상에는 뱅크 절연막이 위치한다. 뱅크 절연막은 발광 영역을 정의한다. 소자 기판의 발광 영역 상에는 발광 소자가 위치한다. 발광 소자는 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함한다. 소자 기판과 발광 소자 사이에는 오버 코트층이 위치한다. 오버 코트층은 발광 영역의 가장 자리를 따라 연장하는 오버 경사면을 포함한다. 오버 코트층과 뱅크 절연막 사이에는 커패시터 전극이 위치한다. 커패시터 전극은 오버 경사면을 덮는다. 커패시터 전극과 뱅크 절연막 사이에는 커패시터 절연막이 위치한다. 커패시터 절연막은 커패시터 전극을 덮는다. 제 1 전극은 커패시터 절연막과 뱅크 절연막 사이에 위치하는 커패시터 영역을 포함한다.
오버 코트층의 오버 경사면은 정테이퍼 형상을 가질 수 있다.
소자 기판과 오버 코트층 사이에는 구동 박막 트랜지스터가 위치할 수 있다. 커패시터 전극은 구동 박막 트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다.
구동 박막 트랜지스터와 오버 코트층 사이에는 하부 보호막이 위치할 수 있다. 커패시터 전극은 하부 보호막을 관통하여 구동 박막 트랜지스터의 게이트 전극과 연결될 수 있다.
제 1 전극은 커패시터 전극의 외측에서 구동 박막 트랜지스터의 드레인 전극과 전기적으로 연결될 수 있다.
커패시터 전극은 제 1 전극보다 높은 반사율을 가질 수 있다.
발광 영역의 외측에는 데이터 라인이 위치할 수 있다. 커패시터 전극은 데이터 라인을 향한 발광 영역의 일측 측면과 이격될 수 있다.
커패시터 전극의 평면 형상은 'ㄷ'자 형상일 수 있다.
커패시터 전극은 제 1 전극층 및 제 2 전극층을 포함할 수 있다. 제 2 전극층은 제 1 전극층 상에 위치할 수 있다. 제 2 전극층은 제 1 전극층보다 높은 반사율을 가질 수 있다.
커패시터 전극의 제 2 전극층은 발광 영역의 외측에 위치할 수 있다.
커패시터 전극의 제 1 전극층 및 커패시터 절연막은 발광 영역의 내측으로 연장할 수 있다.
발광 영역은 전원전압 공급라인과 데이터 라인 사이에 위치할 수 있다. 제 1 전극층의 일측 단부는 전원전압 공급라인과 중첩할 수 있다. 제 1 전극층의 타측 단부는 데이터 라인과 중첩할 수 있다.
발광 소자 상에는 봉지 기판이 위치할 수 있다. 봉지 기판의 열전도율은 소자 기판의 열전도율보다 높을 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판과 발광 소자 사이에 위치하는 오버 코트층, 상기 오버 코트층의 일부 영역 상에 위치하는 커패시터 전극 및 상기 커패시터 전극을 덮는 커패시터 절연막을 포함하되, 상기 오버 코트층이 뱅크 절연막에 의해 정의된 발광 영역의 가장 자리를 따라 연장하는 오버 경사면을 포함하고, 상기 커패시터 전극 및 상기 커패시터 절연막이 상기 오버 경사면 상에 위치하며, 상기 발광 소자의 제 1 전극이 상기 커패시터 절연막과 상기 뱅크 절연막 사이에서 상기 커패시터 전극과 중첩하는 커패시터 영역을 포함할 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 각 화소 영역의 광추출 효율이 향상되고, 혼색이 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 회로를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소의 평면을 개략적으로 나타낸 도면이다.
도 4는 도 3의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 5는 도 3의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 6은 도 3의 III-III'선을 따라 절단한 단면을 나타낸 도면이다.
도 7 내지 9는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 회로를 나타낸 도면이다.
도 1 및 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 표시 패널(DP), 데이터 드라이버(DD), 게이트 드라이버(GD), 타이밍 컨트롤러(TC) 및 전원 유닛(PU)을 포함할 수 있다.
상기 표시 패널(DP)은 사용자에게 제공될 이미지를 생성할 수 있다. 예를 들어, 상기 표시 패널(DP)은 다수의 화소 영역(PA)을 포함할 수 있다. 상기 데이터 드라이버(DD), 상기 게이트 드라이버(GD), 상기 타이밍 컨트롤로(TC) 및 상기 전원 유닛(PU)은 신호 배선들(GL, DL, SL, PL, RL)을 통해 각 화소 영역(PA)의 동작을 위한 신호를 제공할 수 있다. 상기 신호 배선들(GL, DL, SL, PL, RL)은 데이터 라인들(DL), 게이트 라인들(GL), 센싱 라인들(SL), 전원전압 공급라인들(PL) 및 기준전압 공급라인들(RL)을 포함할 수 있다. 예를 들어, 상기 데이터 드라이버(DD)는 상기 데이터 라인들(DL)을 통해 각 화소 영역(PA)에 데이터 신호를 인가하고, 상기 게이트 드라이버(GD)는 상기 게이트 라인들(GL)을 통해 각 화소 영역(PA)에 게이트 신호를 인가할 수 있다. 상기 게이트 드라이버(GD)는 상기 센싱 라인들(SL)을 통해 각 화소 영역(PA)에 초기화 신호를 인가할 수 있다. 상기 전원 유닛(PU)은 상기 전원전압 공급라인들(PL)을 통해 각 화소 영역(PA)에 전원전압을 공급하고, 상기 기준전압 공급라인들(RL)을 통해 각 화소 영역(PA)에 기준전압을 공급할 수 있다. 상기 타이밍 컨트롤러(TC)는 상기 데이터 드라이버(DD) 및 상기 게이트 드라이버(GD)를 제어할 수 있다. 예를 들어, 상기 데이터 드라이버(DD)는 상기 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터들 및 소스 타이밍 신호를 전달받고, 상기 게이트 드라이버(GD)는 상기 타이밍 컨트롤러(TC)로부터 클럭 신호들, 리셋 신호들 및 스타트 신호를 전달할 수 있다.
각 화소 영역(PA)은 특정한 색을 나타낼 수 있다. 예를 들어, 각 화소 영역(PA)은 화소 구동 회로(DC) 및 상기 화소 구동 회로(DC)와 전기적으로 연결된 발광 소자(300)를 포함할 수 있다. 상기 화소 구동 회로(DC)는 상기 신호 배선들(DL, GL, SL, PL, RL)과 전기적으로 연결될 수 있다. 예를 들어, 상기 화소 구동 회로(DC)는 상기 데이터 라인들(DL) 중 하나, 상기 게이트 라인들(GL) 중 하나, 상기 센싱 라인들(SL) 중 하나, 상기 전원전압 공급라인들(PL) 중 하나 및 상기 기준전압 공급라인들(RL) 중 하나와 전기적으로 연결될 수 있다. 상기 화소 구동 회로(DC)는 상기 게이트 신호에 따라 상기 데이터 신호에 대응하는 구동 전류를 한 프레임 동안 상기 발광 소자(300)에 공급할 수 있다. 예를 들어, 상기 화소 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2), 제 3 박막 트랜지스터(T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소의 평면을 개략적으로 나타낸 도면이다. 도 4는 도 3의 I-I'선을 따라 절단한 단면을 나타낸 도면이다. 도 5는 도 3의 II-II'선을 따라 절단한 단면을 나타낸 도면이다. 도 6은 도 3의 III-III'선을 따라 절단한 단면을 나타낸 도면이다.
도 2 내지 6을 참조하면, 상기 제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴, 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극(217)을 포함할 수 있다. 상기 제 1 박막 트랜지스터(T1)는 상기 게이트 신호에 따라 상기 데이터 신호를 상기 제 2 박막 트랜지스터(T2)에 전달할 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 게이트 전극은 상기 게이트 라인들(GL) 중 하나와 연결되고, 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 소스 전극은 상기 데이터 라인들(DL) 중 하나와 연결될 수 있다.
상기 제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴(221), 제 2 게이트 전극(223), 제 2 소스 전극(225) 및 제 2 드레인 전극(227)을 포함할 수 있다. 상기 제 2 박막 트랜지스터(T2)는 상기 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 게이트 전극(223)은 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 드레인 전극(217)에 연결되고, 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 소스 전극(225)은 상기 전원전압 공급라인들(PL) 중 하나와 전기적으로 연결될 수 있다. 상기 발광 소자(300)는 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 드레인 전극(227)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)는 상기 발광 소자(300)에 상기 구동 전류를 인가하는 구동 박막 트랜지스터일 수 있다.
상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(221)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(221)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴과 동일한 물질을 포함할 수 있다. 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴과 동시에 형성될 수 있다.
상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(221)은 각각 소스 영역, 채널 영역 및 드레인 영역을 포함할 수 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 상기 소스 영역과 상기 드레인 영역은 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 상기 소스 영역 및 상기 드레인 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극(223)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극(223)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극과 동일한 물질을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극과 동시에 형성될 수 있다.
상기 제 1 게이트 전극은 상기 제 1 반도체 패턴 상에 위치할 수 있다. 예를 들어, 상기 제 1 게이트 전극은 상기 제 1 반도체 패턴의 상기 채널 영역과 중첩할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)의 상기 채널 영역과 중첩할 수 있다. 상기 제 1 게이트 전극은 상기 제 1 반도체 패턴과 절연되고, 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)과 절연될 수 있다. 예를 들어, 상기 제 1 반도체 패턴의 상기 채널 영역은 상기 제 1 게이트 전극에 인가된 전압에 대응하는 전기 전도도를 가지고, 상기 제 2 반도체 패턴(221)의 상기 채널 영역은 상기 제 2 게이트 전극(223)에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다.
상기 제 1 소스 전극, 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극, 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극(217)은 상기 제 1 소스 전극과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(217)은 상기 제 1 소스 전극과 동일한 층 상에 위치할 수 있다. 상기 제 1 드레인 전극(217)은 상기 제 1 소스 전극과 동시에 형성될 수 있다. 상기 제 2 드레인 전극(227)은 상기 제 2 소스 전극(225)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(227)은 상기 제 2 소스 전극(225)과 동일한 층 상에 위치할 수 있다. 상기 제 2 드레인 전극(227)은 상기 제 2 소스 전극(225)과 동시에 형성될 수 있다.
상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극과 동일한 층 상에 위치할 수 있다. 상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극과 동시에 형성될 수 있다. 상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극과 절연될 수 있다. 예를 들어, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극과 이격될 수 있다.
상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 동일한 층 상에 위치할 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 동시에 형성될 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 절연될 수 있다. 예를 들어, 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 이격될 수 있다.
상기 제 1 소스 전극은 상기 제 1 반도체 패턴의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 1 드레인 전극(217)은 상기 제 1 반도체 패턴의 상기 드레인 영역과 전기적으로 연결될 수 있다. 상기 제 2 소스 전극(225)은 상기 제 2 반도체 패턴(221)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 2 드레인 전극(227)은 상기 제 2 반도체 패턴(221)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 1 소스 전극 및 상기 제 1 드레인 전극(217)과 동시에 형성될 수 있다. 상기 제 1 소스 전극, 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 서로 이격될 수 있다.
상기 제 3 박막 트랜지스터(T3)는 제 3 반도체 패턴, 제 3 게이트 전극, 제 3 소스 전극 및 제 3 드레인 전극을 포함할 수 있다. 상기 제 3 박막 트랜지스터(T3)는 상기 초기화 신호에 따라 상기 스토리지 커패시터(Cst)를 초기화할 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(T3)의 상기 제 3 게이트 전극은 상기 센싱 라인들(SL) 중 하나와 전기적으로 연결되고, 상기 제 3 박막 트랜지스터(T3)의 상기 제 3 소스 전극은 상기 기준전압 공급라인들(RL) 중 하나와 연결될 수 있다.
상기 제 3 반도체 패턴은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 3 반도체 패턴은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 3 반도체 패턴은 상기 제 2 반도체 패턴(221)과 동일한 물질을 포함할 수 있다. 상기 제 3 반도체 패턴은 상기 제 2 반도체 패턴(221)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 3 반도체 패턴은 상기 제 2 반도체 패턴(221)과 동시에 형성될 수 있다. 상기 제 3 반도체 패턴은 상기 제 2 반도체 패턴(221)과 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 3 반도체 패턴은 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다.
상기 제 3 게이트 전극은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 게이트 전극은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 3 게이트 전극은 상기 제 2 게이트 전극(223)과 동일한 물질을 포함할 수 있다. 상기 제 3 게이트 전극은 상기 제 2 게이트 전극(223)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 3 게이트 전극은 상기 제 2 게이트 전극(223)과 동시에 형성될 수 있다.
상기 제 3 게이트 전극은 상기 제 3 반도체 패턴 상에 위치할 수 있다. 예를 들어, 상기 제 3 게이트 전극은 상기 제 3 반도체 패턴의 상기 채널 영역과 중첩할 수 있다. 상기 제 3 게이트 전극은 상기 제 3 반도체 패턴과 절연될 수 있다. 예를 들어, 상기 제 3 반도체 패턴의 상기 채널 영역은 상기 제 3 게이트 전극에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다.
상기 제 3 소스 전극 및 상기 제 3 드레인 전극은 도전성 물질을 포함할 수 있다. 상기 제 3 드레인 전극은 상기 제 3 소스 전극과 동일한 물질을 포함할 수 있다. 상기 제 3 드레인 전극은 상기 제 3 소스 전극과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 3 드레인 전극은 상기 제 3 소스 전극과 동시에 형성될 수 있다. 상기 제 3 드레인 전극은 상기 제 2 드레인 전극과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 소스 전극 및 상기 제 3 드레인 전극은 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)과 동시에 형성될 수 있다. 상기 제 3 소스 전극 및 상기 제 3 드레인 전극은 상기 제 3 게이트 전극과 동일한 물질을 포함할 수 있다. 상기 제 3 소스 전극 및 상기 제 3 드레인 전극은 상기 제 1 소스 전극, 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)과 이격될 수 있다. 상기 제 3 소스 전극은 상기 제 3 반도체 패턴의 상기 소스 영역과 전기적으로 연결될 수 있다.
각 화소 영역(PA)의 상기 제 1 박막 트랜지스터(T1), 상기 제 2 박막 트랜지스터(T2) 및 상기 제 3 박막 트랜지스터(T3)는 소자 기판(100) 상에 위치할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 상기 소자 기판(100)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 소자 기판(100) 상에는 각 화소 영역(PA)의 상기 화소 구동 회로(DC) 및 상기 발광 소자(300) 사이의 불필요한 연결을 방지하기 위한 적어도 하나의 절연막(110, 120, 130, 140, 160)이 위치할 수 있다. 예를 들어, 상기 소자 기판(100) 상에는 소자 버퍼막(110), 게이트 절연막(120), 하부 보호막(130), 오버 코트층(140) 및 뱅크 절연막(160)이 위치할 수 있다.
상기 소자 버퍼막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 소자 버퍼막(110)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 실리콘 질화물(SiN)로 이루어진 막과 실리콘 산화물(SiO)로 이루어진 막의 적층 구조를 가질 수 있다.
상기 소자 버퍼막(110)은 상기 소자 기판(100)과 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3) 사이에 위치할 수 있다. 상기 소자 버퍼막(110)은 상기 박막 트랜지스터들(T1, T2, T3)의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)을 향한 상기 소자 기판(100)의 전체 표면은 상기 소자 버퍼막(110)에 의해 덮일 수 있다.
상기 소자 기판(100)과 상기 소자 버퍼막(110) 사이에는 차광 패턴(105)이 위치할 수 있다. 상기 차광 패턴(105)은 외광에 의한 각 화소 영역(PA) 내에 위치하는 상기 박막 트랜지스터들(T1, T2, T3)의 특성 변화를 방지할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2, T3)의 상기 반도체 패턴(221)은 상기 차광 패턴(105)과 중첩할 수 있다. 상기 차광 패턴(105)은 빛을 흡수 또는 반사할 수 있는 물질을 포함할 수 있다. 상기 차광 패턴(105)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 차광 패턴(250)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 게이트 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(120)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 게이트 절연막(120)은 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(120)은 하프늄 산화물(HfO)과 같은 High-K 물질을 포함할 수 있다. 상기 게이트 절연막(120)은 다중층 구조를 가질 수 있다.
상기 게이트 절연막(120)은 상기 소자 버퍼막(110) 상에 위치할 수 있다. 상기 게이트 절연막(120)은 각 박막 트랜지스터(T1, T2, T3)의 상기 반도체 패턴(221, 231)과 상기 게이트 전극(223, 233) 사이로 연장할 수 있다. 예를 들어, 상기 게이트 절연막(120)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴, 상기 제 2 반도체 패턴(221) 및 상기 제 3 반도체 패턴을 덮을 수 있다. 각 화소 영역(PA)의 상기 제 1 게이트 전극, 상기 제 2 게이트 전극(223) 및 상기 제 3 게이트 전극은 상기 게이트 절연막(120) 상에 위치할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(223)은 상기 게이트 절연막(120)에 의해 해당 박막 트랜지스터(T1, T2, T3)의 상기 반도체 패턴(221)과 절연될 수 있다.
각 화소 영역(PA)의 상기 제 1 소스 전극, 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225), 상기 제 2 드레인 전극(227), 상기 제 3 소스 전극 및 상기 제 3 드레인 전극은 상기 게이트 절연막(120) 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 게이트 절연막(120)은 상기 제 1 반도체 패턴의 상기 소스 영역을 노출하는 제 1 소스 컨택홀, 상기 제 1 반도체 패턴의 상기 드레인 영역을 노출하는 제 1 드레인 컨택홀, 상기 제 2 반도체 패턴(221)의 상기 소스 영역을 노출하는 제 2 소스 컨택홀, 상기 제 2 반도체 패턴(221)의 상기 드레인 영역을 노출하는 제 2 드레인 컨택홀, 상기 제 3 반도체 패턴의 상기 소스 영역을 노출하는 제 3 소스 컨택홀 및 상기 제 3 반도체 패턴의 상기 드레인 영역을 노출하는 제 3 드레인 컨택홀을 포함할 수 있다.
상기 하부 보호막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 보호막(130)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 하부 보호막(130)은 상기 게이트 절연막(120) 상에 위치할 수 있다. 상기 하부 보호막(130)은 외부 충격 및 수분에 의한 각 화소 영역(PA) 내에 위치하는 상기 박막 트랜지스터들(T1, T2, T3)의 손상을 방지할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(223), 상기 소스 전극(225) 및 상기 드레인 전극(217, 227)은 상기 하부 보호막(130)에 의해 덮일 수 있다. 상기 하부 보호막(130)은 상기 소자 기판(100)과 대향하는 각 박막 트랜지스터(T1, T2, T3)의 표면을 따라 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)을 덮는 상기 하부 보호막(130)은 인접한 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)을 덮는 상기 하부 보호막(130)과 직접 접촉할 수 있다.
상기 오버 코트층(140)은 절연성 물질을 포함할 수 있다. 상기 오버 코트층(140)은 하부 소자 보호막(130)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(140)은 유기 절연 물질을 포함할 수 있다. 상기 오버 코트층(140)은 상기 하부 보호막(130) 상에 위치할 수 있다. 상기 오버 코트층(140)은 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 오버 코트층(140)의 상부면은 평평한 평면(flat surface)일 수 있다.
각 화소 영역(PA)의 상기 발광 소자(300)는 상기 오버 코트층(140)의 상기 상부면 상에 위치할 수 있다. 상기 발광 소자(300)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자(300)는 상기 오버 코트층(140)의 상기 상부면 상에 순서대로 적층된 제 1 전극(310), 발광층(320) 및 제 2 전극(330)을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출되는 빛의 생성 위치에 따른 특성 편차가 방지될 수 있다.
각 화소 영역(PA)의 상기 제 1 전극(310), 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 오버 코트층(140)의 상기 상부면 상에 순서대로 적층될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(310)은 상기 오버 코트층(140)을 관통하는 전극 컨택홀들 중 하나를 통해 해당 화소 영역(PA)의 상기 제 2 박막 트랜지스터(T2)와 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)을 통해 외부로 방출된 빛의 생성 위치에 따른 특성 편차가 방지될 수 있다.
상기 제 1 전극(310)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(310)은 높은 투과율을 가질 수 있다. 예를 들어, 상기 제 1 전극(310)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다.
각 화소 영역(PA)의 상기 제 1 전극(310)은 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)와 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(310)은 상기 게이트 절연막(120), 상기 하부 보호막(130) 및 상기 오버 코트층(140)을 관통할 수 있다. 각 화소 영역(PA)의 상기 제 1 전극(310)은 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)와 간접적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(310)은 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(105)을 통해 해당 화소 영역(PA)의 상기 제 2 드레인 전극(227)과 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 구성에 대한 자유도가 향상될 수 있다.
상기 발광층(320)은 상기 제 1 전극(310)과 상기 제 2 전극(330) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(320)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질을 포함하는 유기 전계 발광 표시 장치일 수 있다.
상기 발광층(320)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 발광층(152)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)의 발광 효율이 향상될 수 있다.
상기 제 2 전극(330)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(330)은 상기 제 1 전극(310)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 전극(330)은 상기 제 1 전극(310)보다 높은 반사율을 가질 수 있다. 상기 제 2 전극(330)의 투과율은 상기 제 1 전극(310)의 투과율보다 낮을 수 있다. 예를 들어, 상기 제 2 전극(330)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광층(320)에 의해 생성된 빛이 해당 화소 영역(PA)의 상기 제 1 전극(310) 및 상기 소자 기판(100)을 통해 외부로 방출될 수 있다.
상기 뱅크 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(150)은 상기 오버 코트층(140)과 다른 물질을 포함할 수 있다.
상기 뱅크 절연막(150)은 상기 오버 코트층(140) 상에 위치할 수 있다. 각 발광 소자(300)의 상기 제 1 전극(310)은 상기 뱅크 절연막(150)에 의해 인접한 발광 소자(300)의 상기 제 1 전극(310)과 절연될 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(310)의 가장 자리를 덮을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)가 상기 뱅크 절연막(150)에 의해 독립적으로 제어될 수 있다. 각 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 뱅크 절연막(150)에 의해 노출된 해당 제 1 전극(310)의 일부 영역 상에 적층될 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 각 화소 영역(PA) 내에 발광 영역(EA)을 정의할 수 있다.
상기 뱅크 절연막(150)에 의해 정의된 각 화소 영역(PA)의 상기 발광 영역(EA)은 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)와 중첩하지 않을 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)은 해당 화소 영역(PA)의 상기 발광 영역(EA)의 외측에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛이 해당 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)에 의해 차단되지 않을 수 있다.
각 발광 소자(300)의 상기 발광층(320)은 인접한 발광 소자(300)의 상기 발광층(320)과 연결될 수 있다. 예를 들어, 각 발광 소자(300)의 상기 발광층(320)은 상기 뱅크 절연막(150) 상으로 연장할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛은 인접한 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛과 동일한 색을 나타낼 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광층(320)은 백색광을 생성할 수 있다.
각 발광 소자(300)의 상기 제 2 전극(330)에 인가되는 전압은 인접한 발광 소자(300)의 상기 제 2 전극(330)에 인가되는 전압과 동일할 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 전기적으로 연결될 수 있다. 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 발광 소자(300)의 상기 제 2 전극(330)을 형성하는 공정이 단순화될 수 있다.
상기 신호 배선들(GL, DL, PL, RL)은 상기 소자 기판(100)과 각 화소 영역(PA)의 상기 발광 소자(300) 사이에 위치할 수 있다. 예를 들어, 상기 신호 배선들(GL, DL, PL, RL)은 각 화소 영역(PA) 내에 위치하는 상기 박막 트랜지스터들(T1, T2, T3)의 형성 공정을 이용하여 형성될 수 있다. 상기 게이트 라인들(GL) 및 상기 센싱 라인들(SL)은 상기 데이터 라인들(DL), 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)과 교차할 수 있다. 예를 들어, 상기 게이트 라인들(GL) 및 상기 센싱 라인들(SL)은 상기 데이터 라인들(DL), 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)과 다른 층 상에 위치할 수 있다. 상기 데이터 라인들(DL)은 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 데이터 라인들(DL), 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)은 상기 차광 패턴(105)과 동일한 층 상에 위치하고, 상기 게이트 라인들(GL) 및 상기 센싱 라인들(SL)은 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(223)과 동일한 층 상에 위치할 수 있다. 상기 게이트 라인들(GL) 및 상기 센싱 라인들(SL)은 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(223, 233)과 동일한 물질을 포함하고, 상기 데이터 라인들(DL), 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)은 상기 차광 패턴(250)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(223, 233)은 상기 게이트 라인들(GL) 및 상기 센싱 라인들(SL)과 동시에 형성되고, 상기 데이터 라인들(DL), 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)은 상기 차광 패턴(105)과 동시에 형성될 수 있다.
상기 오버 코트층(140)은 상기 뱅크 절연막(160)에 의해 각 화소 영역(PA) 내에 정의된 상기 발광 영역(EA)의 가장 자리를 따라 연장하는 오버 경사면(140s)을 포함할 수 있다. 예를 들어, 상기 오버 코트층(140)에는 상기 발광 영역(EA)의 가장 자리를 따라 연장하는 홀이 형성될 수 있다. 상기 오버 코트층(140)의 상기 오버 경사면(140s)은 정테이퍼 형상을 가질 수 있다. 예를 들어, 상기 오버 경사면(140s)과 상기 발광 영역(EA) 사이에 직선 거리는 상기 소자 기판(100)에 가까워질수록 증가할 수 있다.
각 화소 영역(PA) 내에 위치하는 상기 오버 코트층(140)의 상기 오버 경사면(140s) 상에는 커패시터 전극(240) 및 커패시터 절연막(150)이 적층될 수 있다. 상기 커패시터 전극(240)은 도전성 물질을 포함할 수 있다. 상기 커패시터 전극(240)은 높은 반사율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 커패시터 전극(240)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 커패시터 전극(240)은 상기 발광 영역(EA)의 외측에 위치할 수 있다. 예를 들어, 상기 커패시터 전극(240)은 상기 오버 코트층(140)과 상기 뱅크 절연막(160) 사이에 위치할 수 있다.
상기 오버 코트층(140)의 상기 오버 경사면(140s)은 상기 커패시터 전극(240)에 의해 완전히 덮일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)로부터 해당 화소 영역(PA) 내에 정의된 상기 발광 영역(EA)의 외측 방향으로 방출된 빛이 상기 커패시터 전극(240)에 의해 해당 발광 영역(EA)의 내측 방향으로 반사될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 광추출 효율이 향상될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)으로부터 방출된 빛이 인접한 화소 영역(PA)으로부터 방출된 빛과 섞임에 의해 발생하는 혼색이 방지될 수 있다.
상기 커패시터 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 커패시터 절연막(150)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 커패시터 절연막(150)은 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 커패시터 절연막(150)은 하프늄 산화물(HfO)과 같은 High-K 물질을 포함할 수 있다.
상기 커패시터 절연막(150)은 상기 커패시터 전극(240)을 덮을 수 있다. 예를 들어, 상기 커패시터 절연막(150)은 상기 오버 코트층(140)의 상기 오버 경사면(140s)을 따라 연장할 수 있다. 상기 커패시터 전극(240)의 단부는 상기 커패시터 절연막(150)에 의해 덮일 수 있다. 상기 커패시터 절연막(150)은 상기 발광 영역(EA)과 이격될 수 있다. 예를 들어, 상기 커패시터 절연막(150)은 상기 뱅크 절연막(160)에 의해 둘러싸일 수 있다.
각 화소 영역(PA)의 상기 제 1 전극(310)은 해당 화소 영역(PA)의 상기 커패시터 전극(240)과 중첩하는 커패시터 영역(310a)을 포함할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(310)은 상기 소자 기판(100)과 대향하는 상기 커패시터 절연막(150)의 표면을 따라 연장할 수 있다. 각 화소 영역(PA)의 상기 제 1 전극(310)은 상기 커패시터 전극(240)의 외측에서 해당 화소 영역(PA)의 상기 제 2 드레인 전극(227)과 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(310)을 상기 소자 버퍼막(110), 상기 게이트 절연막(120) 및 상기 하부 보호막(130)을 관통하는 전극 컨택홀을 통해 해당 화소 영역(PA)의 상기 차광 패턴(105)과 전기적으로 연결되되, 각 화소 영역(PA)의 상기 커패시터 전극(240) 및 상기 커패시터 절연막(150)은 해당 화소 영역(PA)의 상기 전극 컨택홀과 상기 발광 영역(EA) 사이에 위치할 수 있다.
각 화소 영역(PA) 내에 위치하는 상기 커패시터 전극(240), 상기 커패시터 절연막(150) 및 상기 제 1 전극(310)의 상기 커패시터 영역(310a)은 해당 화소 영역(PA) 내에 위치하는 상기 화소 구도 회로(DC)의 상기 스토리지 커패시터(Cst)를 구성할 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(310)의 일부 영역이 해당 화소 영역(PA) 내에 위치하는 스토리지 커패시터(Cst)의 일측 전극으로 기능할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에서 상기 화소 구동 회로(DC)가 차지하는 면적이 감소될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 정의되는 상기 발광 영역(PA)의 크기가 증가될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 발광 면적이 증가될 수 있다.
각 발광 소자(300)의 상기 제 2 전극(330) 상에는 봉지 기판(500)이 위치할 수 있다. 상기 봉지 기판(500)은 외부 충격 및 수분에 의한 상기 발광 소자들(300)의 손상을 방지할 수 있다. 예를 들어, 상기 봉지 기판(500)은 일정 이상의 강도를 갖는 물질을 포함할 수 있다. 상기 봉지 기판(500)은 상대적으로 높은 열전도도를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 봉지 기판(500)은 알루미늄(Al), 니켈(Ni) 및 철(Fe)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC) 및 상기 발광 소자(300)에 의해 생성된 열이 상기 봉지 기판(500)을 통해 방출될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층들(320)의 열화가 최소화될 수 있다.
상기 봉지 기판(500)은 상기 발광 소자들(300)이 형성된 상기 소자 기판(100) 상에 부착될 수 있다. 예를 들어, 상기 발광 소자들(300)과 상기 봉지 기판(500) 사이의 공간에는 봉지 부재(400)가 위치할 수 있다. 상기 봉지 부재(400)는 접착성 물질을 포함할 수 있다. 상기 봉지 부재(400)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 봉지 부재(400)는 올레핀계 물질을 포함할 수 있다. 상기 봉지 부재(400)은 상대적으로 낮은 수분 투습율(Water Vapor Transmission Rate; WVTR)을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 봉지 부재(400)를 통한 외부 수분의 침투가 차단될 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)과 각 발광 소자(300) 사이에 위치하는 상기 오버 코트층(140)이 각 화소 영역(PA) 내에 정의된 상기 발광 영역(EA)의 가장 자리를 따라 연장하는 상기 오버 경사면(140s)을 포함하고, 상기 오버 코트층(140)의 상기 오버 경사면(140s) 상에 상기 커패시터 전극(240) 및 상기 커패시터 전극(240)을 덮는 상기 커패시터 절연막(150)이 적층되되, 각 화소 영역(PA)의 상기 제 1 전극(310)이 해당 화소 영역(PA) 내에 위치하는 상기 커패시터 절연막(150) 상으로 연장하는 상기 커패시터 영역(310a)을 포함할 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 스토리지 커패시터(Cst)가 상기 오버 코트층(140)의 상기 오버 경사면(140s) 상에 위치하는 상기 커패시터 전극(240), 상기 커패시터 전극(240)을 덮는 상기 커패시터 절연막(150) 및 상기 커패시터 절연막(150) 상으로 연장하는 상기 제 1 전극(310)의 상기 커패시터 영역(310a)에 의해 구성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 광추출 효율이 향상되고, 혼색이 방지되며, 발광 면적이 증가될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 이미지의 품질이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 오버 경사면(140s)이 해당 화소 영역(PA)의 상기 발광 영역(EA)과 상기 데이터 라인(DL) 사이로 연장하지 않을 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 커패시터 전극(240)이 해당 화소 영역(PA)의 상기 발광 영역(EA)과 상기 데이터 라인(DL) 사이로 연장하지 않을 수 있다. 예를 들어, 상기 커패시터 전극(240)은 상기 데이터 라인(DL)을 향한 상기 발광 영역(EA)의 일측 측면과 이격될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 라인들(DL)을 통해 인가되는 상기 데이터 신호에 의한 각 화소 영역(PA) 내에 위치하는 상기 스토리지 커패시터(Cst)에 저장된 전압의 왜곡이 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 이미지의 손상 없이, 광추출 효율이 증가되고, 혼색이 방지될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)이 컬러 필터를 이용하여 특정한 색을 구현할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 상기 하부 보호막(130)과 상기 오버 코트층(140) 사이에 위치하는 컬러 필터들을 포함할 수 있다. 각 컬러 필터는 상기 화소 영역들(PA) 중 하나의 상기 발광 소자(300)과 중첩할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 컬러 필터는 해당 화소 영역(PA) 내에 위치하는 상기 발광 소자(300)로부터 방출된 빛의 경로 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 컬러 필터에 의한 단차는 상기 오버 코트층(140)에 의해 제거될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 다양한 색의 이미지를 구현하기 위한 각 화소 영역(PA)의 구성이 단순화될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC)가 해당 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3) 사이에 위치하는 보조 커패시터를 더 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 정의된 상기 발광 영역(EA)의 면적이 최대화되며, 각 화소 영역(PA)의 상기 화소 구동 회로(DC)가 충분한 저장 용량을 가질 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 이미지의 품질이 효과적으로 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 커패시터 전극(240)이 단일층인 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 커패시터 전극(240)이 다중층 구조를 가질 수 있다. 예를 들어, 도 7 내지 9에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 커패시터 전극(240)이 제 1 전극층(241) 및 제 2 전극층(242)의 적층 구조를 가질 수 있다. 상기 제 2 전극층(242)은 상기 제 1 전극층(241)과 직접 접촉할 수 있다. 상기 제 1 전극층(241)은 상기 제 2 전극층(242)보다 높은 투과율을 가질 수 있다. 예를 들어, 상기 제 1 전극층(241)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극일 수 있다. 상기 제 2 전극층(242)은 상기 제 1 전극층(241)보다 높은 반사율을 가질 수 있다. 예를 들어, 상기 제 2 전극층(242)은 금속을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 커패시터 전극(240)의 구성에 대한 자유도가 향상될 수 있다.
상기 제 1 전극층(241) 및 상기 커패시터 절연막(150)은 상기 발광 영역(EA)의 내측으로 연장할 수 있다. 상기 제 1 전극층(241) 및 상기 커패시터 절연막(150)은 상기 발광 영역(EA)을 완전히 가로지를 수 있다. 예를 들어, 상기 제 1 전극층(241)의 일측 단부는 상기 전원전압 공급라인(PL)과 중첩하고, 상기 제 1 전극층(241)의 타측 단부는 상기 데이터 라인(DL)과 중첩할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 발광 영역(EA) 내에 상기 제 1 전극층(241), 상기 커패시터 절연막(150) 및 상기 제 1 전극(310)에 의한 스토리지 커패시터가 형성될 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 휘도 저하를 최소화하며, 해당 화소 영역(PA) 내에 위치하는 상기 화소 구동 회로(DC)의 저장 용량이 증가될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 발광 효율 및 이미지의 품질이 효과적으로 향상될 수 있다.
100: 소자 기판 140: 오버 코트층
140s: 오버 경사면 150: 커패시터 절연막
240: 커패시터 전극 300: 발광 소자
310: 제 1 전극 310a: 커패시터 영역
Cst: 스토리지 커패시터

Claims (13)

  1. 소자 기판 상에 위치하고, 발광 영역을 정의하는 뱅크 절연막;
    상기 소자 기판의 상기 발광 영역 상에 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함하는 발광 소자;
    상기 소자 기판과 상기 발광 소자 사이에 위치하고, 상기 발광 영역의 가장 자리를 따라 연장하는 오버 경사면을 포함하는 오버 코트층;
    상기 오버 코트층과 상기 뱅크 절연막 사이에 위치하고, 상기 오버 경사면을 덮는 커패시터 전극; 및
    상기 커패시터 전극과 상기 뱅크 절연막 사이에 위치하고, 상기 커패시터 전극을 덮는 커패시터 절연막을 포함하되,
    상기 제 1 전극은 상기 커패시터 절연막과 상기 뱅크 절연막 사이에 위치하는 커패시터 영역을 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 오버 코트층의 상기 오버 경사면은 정테이퍼 형상을 갖는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 소자 기판과 상기 오버 코트층 사이에 위치하는 구동 박막 트랜지스터를 더 포함하되,
    상기 커패시터 전극은 상기 구동 박막 트랜지스터의 게이트 전극과 전기적으로 연결되는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 구동 박막 트랜지스터와 상기 오버 코트층 사이에 위치하는 하부 보호막을 더 포함하되,
    상기 커패시터 전극은 상기 하부 보호막을 관통하여 상기 구동 박막 트랜지스터의 상기 게이트 전극과 연결되는 디스플레이 장치.
  5. 제 3 항에 있어서,
    상기 제 1 전극은 상기 커패시터 전극의 외측에서 상기 구동 박막 트랜지스터의 드레인 전극과 전기적으로 연결되는 디스플레이 장치.
  6. 제 1 항에 있어서,
    상기 커패시터 전극은 상기 제 1 전극보다 높은 반사율을 갖는 디스플레이 장치.
  7. 제 1 항에 있어서,
    상기 발광 영역의 외측에 위치하는 데이터 라인을 더 포함하되,
    상기 커패시터 전극은 상기 데이터 라인을 향한 상기 발광 영역의 일측 측면과 이격되는 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 커패시터 전극의 평면 형상은 'ㄷ'자 형상인 디스플레이 장치.
  9. 제 1 항에 있어서,
    상기 커패시터 전극은 제 1 전극층 및 상기 제 1 전극층 상에 위치하는 제 2 전극층을 포함하되,
    상기 제 2 전극층은 상기 제 1 전극층보다 높은 반사율을 갖는 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 커패시터 전극의 상기 제 2 전극층은 상기 발광 영역의 외측에 위치하는 디스플레이 장치.
  11. 제 9 항에 있어서,
    상기 커패시터 전극의 상기 제 1 전극층 및 상기 커패시터 절연막은 상기 발광 영역의 내측으로 연장하는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 발광 영역은 전원전압 공급라인과 데이터 라인 사이에 위치하되,
    상기 제 1 전극층의 일측 단부는 상기 전원전압 공급라인과 중첩하고, 상기 제 1 전극층의 타측 단부는 상기 데이터 라인과 중첩하는 디스플레이 장치.
  13. 제 1 항에 있어서,
    상기 발광 소자 상에 위치하는 봉지 기판을 더 포함하되,
    상기 봉지 기판의 열전도율은 상기 소자 기판의 열전도율보다 높은 디스플레이 장치.
KR1020210194724A 2021-12-31 2021-12-31 스토리지 커패시터를 포함하는 디스플레이 장치 KR20230103682A (ko)

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