KR20230103690A - 발광 소자를 포함하는 디스플레이 장치 - Google Patents
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Abstract
본 발명은 발광 소자를 포함하는 디스플레이 장치에 관한 것이다. 상기 발광 소자는 소자 기판의 표시 영역 상에 위치할 수 있다. 상기 소자 기판과 상기 발광 소자 사이에는 오버 코트층이 위치할 수 있다. 상기 오버 코트층은 상기 소자 기판의 베젤 영역 상으로 연장할 수 있다. 상기 소자 기판의 상기 베젤 영역과 상기 오버 코트층 사이에는 가열 신호 배선이 위치할 수 있다. 상기 베젤 영역의 상기 오버 코트층 상에는 상기 가열 신호 배선과 전기적으로 연결되는 가열 패턴이 위치할 수 있다. 상기 소자 기판과 대향하는 상기 가열 패턴의 표면은 상기 발광 소자를 덮는 상기 전면 접착층과 직접 접촉할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 외부 수분에 의한 상기 발광 소자의 손상이 방지될 수 있다.
Description
본 발명은 소자 기판의 표시 영역 상에 발광 소자가 위치하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 사용자에게 이미지를 제공한다. 예를 들어, 상기 디스플레이 장치는 화소 영역들을 포함할 수 있다. 각 화소 영역을 특정한 색을 나타낼 수 있다. 예를 들어, 각 화소 영역은 발광 소자를 포함할 수 있다. 상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함할 수 있다.
각 화소 영역 내에는 상기 발광 소자와 전기적으로 연결된 화소 구동 회로를 포함할 수 있다. 상기 화소 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 상기 발광 소자에 공급할 수 있다. 예를 들어, 상기 화소 구동 회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 상기 소자 기판 상에는 각 화소 영역의 독립적인 제어를 위한 다수의 절연막이 적층될 수 있다.
상기 발광층은 수분에 취약할 수 있다. 예를 들어, 상기 디스플레이 장치는 상기 제 2 전극이 상기 발광층의 단부를 덮을 수 있다. 상기 발광층은 증착 공정에 의해 형성될 수 있다. 예를 들어, 상기 발광층은 두께가 점진적으로 감소하는 테일부(tail)를 포함할 수 있다. 그러나, 상기 디스플레이 장치에서는 상기 발광층의 상기 테일부(tail)에 의해 상기 제 2 전극이 차지하는 면적이 증가될 수 있다. 이에 따라, 상기 디스플레이 장치에서는 비발광 영역이 증가될 수 있다. 즉, 상기 디스플레이 장치에서는 발광 영역이 상대적으로 축소되고, 이미지의 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 베젤 영역의 증가 없이, 외부 수분에 의한 발광 소자의 손상을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 표시 영역 및 베젤 영역을 포함한다. 소자 기판의 표시 영역 및 베젤 영역 상에는 오버 코트층이 위치한다. 표시 영역의 오버 코트층 상에는 발광 소자가 위치한다. 소자 기판의 베젤 영역과 오버 코트층 사이에는 가열 신호 배선이 위치한다. 베젤 영역의 오버 코트층 상에는 가열 패턴들이 위치한다. 각 가열 패턴은 가열 신호 배선과 전기적으로 연결된다. 발광 소자 상에는 전면 접착층이 위치한다. 전면 접착층은 소자 기판의 베젤 영역 상으로 연장한다. 전면 접착층 상에는 봉지 기판이 위치한다. 봉지 기판은 소자 기판의 표시 영역 및 베젤 영역과 중첩한다. 소자 기판과 대향하는 가열 패턴의 표면은 전면 접착층과 접촉한다.
가열 신호 배선은 표시 영역의 가장 자리를 따라 연장할 수 있다. 가열 패턴들은 가열 신호 배선을 따라 나란히 위치할 수 있다.
각 가열 패턴은 가열 신호 배선의 외측으로 연장할 수 있다.
각 가열 패턴은 가열 신호 배선과 동일한 방향으로 연장하는 영역을 포함할 수 있다.
각 가열 패턴은 가열 신호 배선을 기준으로 대칭되는 형상을 가질 수 있다.
발광 소자는 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함할 수 있다. 가열 패턴은 발광 소자의 제 1 전극과 동일한 물질을 포함할 수 있다.
베젤 영역의 오버 코트층에는 적어도 하나의 수분 차단 트렌치가 형성될 수 있다. 수분 차단 트렌치의 측벽은 차단 패턴에 의해 덮일 수 있다. 수분 차단 트렌치는 가열 신호 배선과 나란히 연장할 수 있다.
차단 패턴은 가열 패턴과 동일한 물질을 포함할 수 있다.
소자 기판과 오버 코트층 사이에는 하부 보호막이 위치할 수 있다. 하부 보호막은 가열 신호 배선을 덮을 수 있다. 수분 차단 트렌치는 하부 보호막의 일부 영역을 노출할 수 있다.
신호 배선과 수분 차단 트렌치 사이에는 적어도 하나의 수분 차단홀이 위치할 수 있다. 수분 차단홀은 오버 코트층을 관통할 수 있다. 가열 패턴은 수분 차단홀의 내측으로 연장할 수 있다.
소자 기판의 표시 영역 상에는 화소 구동 회로가 위치할 수 있다. 화소 구동 회로는 발광 소자와 전기적으로 연결될 수 있다. 소자 기판의 베젤 영역 상에는 패드부가 위치할 수 있다. 화소 구동 회로는 적어도 하나의 신호 배선에 의해 패드부와 전기적으로 연결될 수 있다. 소자 기판의 베젤 영역 상에는 패드부와 나란히 위치하는 가열 패드가 위치할 수 있다. 가열 신호 배선은 가열 패드와 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 표시 영역의 오버 코트층 상에 위치하는 발광 소자, 베젤 영역의 오버 코트층 상에 위치하는 가열 패턴, 베젤 영역의 오버 코트층에 의해 덮이는 가열 신호 배선, 상기 발광 소자 및 상기 가열 패턴 상에 위치하는 전면 접착층 및 상기 전면 접착층 상에 위치하는 봉지 기판을 포함하되, 상기 가열 패턴이 상기 가열 신호 배선과 전기적으로 연결되고, 상기 전면 접착층이 상기 가열 패턴과 직접 접촉할 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상기 베젤 영역의 증가 없이, 상기 오버 코트층 및 상기 발광층을 통한 외부 수분의 침투가 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상기 표시 영역의 감소 없이, 외부 수분에 의한 발광 소자의 손상이 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다.
도 3은 도 1의 K 영역을 확대한 도면이다.
도 4a는 도 1의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 4b는 도 3의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 5a 내지 9a 및 5b 내지 9b는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 10 내지 12는 각각 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다.
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도 4a는 도 1의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 4b는 도 3의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 5a 내지 9a 및 5b 내지 9b는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 10 내지 12는 각각 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다. 도 3은 도 1의 K 영역을 확대한 도면이다. 도 4a는 도 1의 I-I'선을 따라 절단한 단면을 나타낸 도면이다. 도 4b는 도 3의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 1 내지 3, 4a 및 4b를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 소자 기판(100)을 포함할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 상기 소자 기판(100)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 소자 기판(100)은 표시 영역(AA) 및 베젤 영역(NA)을 포함할 수 있다. 상기 소자 기판(100)의 상기 표시 영역(AA) 내에는 다수의 화소 영역들(PA)이 위치할 수 있다. 상기 베젤 영역(NA)은 각 화소 영역(PA)의 동작을 위한 다양한 신호를 제공할 수 있다. 예를 들어, 상기 소자 기판(100)의 상기 베젤 영역(NA) 상에는 각 화소 영역(PA)에 게이트 신호를 인가하는 적어도 하나의 게이트 드라이버(GIP1, GIP2) 및 각 화소 영역(PA)에 데이터 신호를 전달하기 위한 패드부(PAD)가 위치할 수 있다. 상기 패드부(PAD)는 상기 게이트 드라이버(GIP1, GIP2)와 전기적으로 연결될 수 있다. 예를 들어, 상기 소자 기판(100)의 상기 베젤 영역(NA) 상에는 상기 패드부(PAD)와 상기 표시 영역(AA) 사이를 연결하는 데이터 전달 배선들(DLL) 및 상기 패드부(PAD)와 상기 게이트 드라이버(GIP1, GIP2) 사이를 연결하는 게이트 전달 배선들(GLL)이 위치할 수 있다.
각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 발광 소자(300)가 위치할 수 있다. 상기 발광 소자(300)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자(300)는 상기 소자 기판(100) 상에 순서대로 적층된 제 1 전극(310), 발광층(320) 및 제 2 전극(330)을 포함할 수 있다.
상기 제 1 전극(310)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(310)은 높은 투과율을 가질 수 있다. 예를 들어, 상기 제 1 전극(310)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다.
상기 발광층(320)은 상기 제 1 전극(310)과 상기 제 2 전극(330) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(320)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(320)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 발광층(320)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)의 발광 효율이 향상될 수 있다.
상기 제 2 전극(330)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(330)은 상기 제 1 전극(310)과 다른 물질을 포함할 수 있다. 상기 제 2 전극(330)의 반사율은 상기 제 1 전극(310)의 반사율보다 높을 수 있다. 예를 들어, 상기 제 2 전극(330)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)에 의해 생성된 빛이 상기 제 1 전극(310) 및 상기 소자 기판(100)을 통해 외부로 방출될 수 있다.
각 화소 영역(PA) 내에는 상기 발광 소자(300)와 전기적으로 연결된 화소 구동 회로(DC)가 위치할 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 발광 소자(300)의 동작은 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)에 의해 제어될 수 있다. 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 데이터 라인들(DL) 중 하나, 게이트 라인들(GL) 중 하나 및 전원전압 공급라인들(PL) 중 하나와 전기적으로 연결될 수 있다. 상기 데이터 라인들(DL)은 상기 데이터 전달 배선들(DLL)과 전기적으로 연결될 수 있다. 상기 게이트 라인들(GL)은 상기 게이트 드라이버(GIP1, GIP2)와 전기적으로 연결될 수 있다. 상기 전원전압 공급라인들(PL)은 전원 유닛과 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 상기 게이트 신호에 따라 상기 데이터 신호에 대응하는 구동 전류를 해당 화소 영역(PA)의 상기 발광 소자(300)에 인가할 수 있다. 각 화소 영역(PA)의 상기 화소 구동 회로(DC)에 의해 생성된 상기 구동 전류는 한 프레임 동안 해당 화소 영역(PA)의 상기 발광 소자(300)에 인가될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴(211), 제 1 게이트 전극(213), 제 1 소스 전극(215) 및 제 1 드레인 전극(217)을 포함할 수 있다. 상기 제 2 박막 트랜지스터(T2)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴(221), 제 2 게이트 전극(223), 제 2 소스 전극(225) 및 제 2 드레인 전극(227)을 포함할 수 있다.
상기 제 1 반도체 패턴(211) 및 상기 제 2 반도체 패턴(221)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(211) 및 상기 제 2 반도체 패턴(221)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 동일한 층 상에 위치할 수 있다. 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 동시에 형성될 수 있다.
상기 제 1 반도체 패턴(211) 및 상기 제 2 반도체 패턴(221)은 각각 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 상기 소스 영역과 상기 드레인 영역은 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 상기 소스 영역 및 상기 드레인 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
상기 제 1 게이트 전극(213) 및 상기 제 2 게이트 전극(223)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극(213) 및 상기 제 2 게이트 전극(223)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극(213)과 동시에 형성될 수 있다.
상기 제 1 게이트 전극(213)은 상기 제 1 반도체 패턴(211) 상에 위치할 수 있다. 예를 들어, 상기 제 1 게이트 전극(213)은 상기 제 1 반도체 패턴(211)의 상기 채널 영역과 중첩할 수 있다. 상기 제 1 게이트 전극(213)은 상기 제 1 반도체 패턴(211)과 절연될 수 있다. 예를 들어, 상기 제 1 반도체 패턴(211)의 상기 채널 영역은 상기 제 1 게이트 전극(213)에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)의 상기 채널 영역과 중첩할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)과 절연될 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 상기 채널 영역은 상기 제 2 게이트 전극(223)에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다.
상기 제 1 소스 전극(215), 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(215), 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극(217)은 상기 제 1 소스 전극(215)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(217)은 상기 제 1 소스 전극(215)과 동일한 층 상에 위치할 수 있다. 상기 제 1 드레인 전극(217)은 상기 제 1 소스 전극(215)과 동시에 형성될 수 있다. 상기 제 2 드레인 전극(227)은 상기 제 2 소스 전극(225)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(227)은 상기 제 2 소스 전극(225)과 동일한 층 상에 위치할 수 있다. 상기 제 2 드레인 전극(227)은 상기 제 2 소스 전극(225)과 동시에 형성될 수 있다.
상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치할 수 있다. 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극(213)과 동시에 형성될 수 있다. 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극(213)과 절연될 수 있다. 예를 들어, 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)은 상기 제 1 게이트 전극(213)과 이격될 수 있다.
상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 동일한 층 상에 위치할 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 동시에 형성될 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 절연될 수 있다. 예를 들어, 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 2 게이트 전극(223)과 이격될 수 있다.
상기 제 1 소스 전극(215)은 상기 제 1 반도체 패턴(211)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 1 드레인 전극(217)은 상기 제 1 반도체 패턴(211)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 상기 제 2 소스 전극(225)은 상기 제 2 반도체 패턴(221)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 2 드레인 전극(227)은 상기 제 2 반도체 패턴(221)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 제 1 소스 전극(215) 및 상기 제 1 드레인 전극(217)과 동시에 형성될 수 있다. 상기 제 1 소스 전극(215), 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 서로 이격될 수 있다.
각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)은 상기 소자 기판(100)과 해당 화소 영역(PA)의 상기 발광 소자(300) 사이에 위치할 수 있다. 예를 들어, 상기 소자 기판(100) 상에는 적어도 하나의 절연막(110, 120, 130, 140. 150)이 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)과 상기 발광 소자(300) 사이의 불필요한 연결이 방지될 수 있다. 예를 들어, 상기 소자 기판(100) 상에는 소자 버퍼막(110), 게이트 절연막(120), 하부 보호막(130), 오버 코트층(140) 및 뱅크 절연막(150)이 순서대로 적층될 수 있다.
상기 소자 버퍼막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 소자 버퍼막(110)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 실리콘 질화물(SiN)로 이루어진 막과 실리콘 산화물(SiO)로 이루어진 막의 적층 구조를 가질 수 있다.
상기 소자 버퍼막(110)은 상기 소자 기판(100)과 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2) 사이에 위치할 수 있다. 상기 소자 버퍼막(110)은 상기 박막 트랜지스터들(T1, T2)의 형성 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)을 향한 상기 소자 기판(100)의 전체 표면은 상기 소자 버퍼막(110)에 의해 덮일 수 있다. 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)은 상기 소자 버퍼막(110) 상에 위치할 수 있다.
상기 게이트 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(120)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 게이트 절연막(120)은 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(120)은 하프늄 산화물(HfO)과 같은 High-K 물질을 포함할 수 있다. 상기 게이트 절연막(120)은 다중층 구조를 가질 수 있다.
상기 게이트 절연막(120)은 상기 소자 버퍼막(110) 상에 위치할 수 있다. 상기 게이트 절연막(120)은 각 박막 트랜지스터(T1, T2)의 상기 반도체 패턴(211, 221)과 상기 게이트 전극(213, 223) 사이로 연장할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(213, 223)은 상기 게이트 절연막(120)에 의해 해당 박막 트랜지스터(T1, T2)의 상기 반도체 패턴(211, 221)과 절연될 수 있다. 상기 게이트 절연막(120)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211) 및 상기 제 2 반도체 패턴(221)을 덮을 수 있다. 각 화소 영역(PA)의 상기 제 1 게이트 전극(213) 및 상기 제 2 게이트 전극(223)은 상기 게이트 절연막(120) 상에 위치할 수 있다.
각 화소 영역(PA)의 상기 제 1 소스 전극(215), 상기 제 1 드레인 전극(217), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 게이트 절연막(120) 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 게이트 절연막(120)은 상기 제 1 반도체 패턴(211)의 상기 소스 영역을 노출하는 제 1 소스 컨택홀, 상기 제 1 반도체 패턴(211)의 상기 드레인 영역을 노출하는 제 1 드레인 컨택홀, 상기 제 2 반도체 패턴(221)의 상기 소스 영역을 노출하는 제 2 소스 컨택홀 및 상기 제 2 반도체 패턴(221)의 상기 드레인 영역을 노출하는 제 2 드레인 컨택홀을 포함할 수 있다.
상기 하부 보호막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 보호막(130)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다.
상기 하부 보호막(130)은 상기 게이트 절연막(120) 상에 위치할 수 있다. 상기 하부 보호막(130)은 외부 수분 및 충격에 의한 각 박막 트랜지스터(T1, T2)의 손상을 방지할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 게이트 전극(213), 상기 제 1 소스 전극(215), 상기 제 1 드레인 전극(217), 상기 제 2 게이트 전극(223), 상기 제 2 소스 전극(225) 및 상기 제 2 드레인 전극(227)은 상기 하부 보호막(130)에 의해 덮일 수 있다. 상기 하부 보호막(130)은 상기 소자 기판(100)과 대향하는 각 박막 트랜지스터(T1, T2)의 표면을 따라 연장할 수 있다. 상기 하부 보호막(130)은 각 화소 영역(PA) 내에 위치하는 상기 박막 트랜지스터들(T1, T2)의 외측에서 상기 게이트 절연막(120)과 접촉할 수 있다.
상기 오버 코트층(140)은 절연성 물질을 포함할 수 있다. 상기 오버 코트층(140)은 상기 하부 보호막(130)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(140)은 유기 절연 물질을 포함할 수 있다.
상기 오버 코트층(140)은 상기 하부 보호막(130) 상에 위치할 수 있다. 상기 오버 코트층(140)은 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 오버 코트층(140)의 상부면은 평평한 평면(flat surface)일 수 있다. 각 화소 영역(PA)의 상기 제 1 전극(310), 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 오버 코트층(140)의 상기 상부면 상에 순서대로 적층될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(310)은 상기 오버 코트층(140)을 관통하는 전극 컨택홀들 중 하나를 통해 해당 화소 영역(PA)의 상기 제 2 박막 트랜지스터(T2)와 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)을 통해 외부로 방출된 빛의 생성 위치에 따른 특성 편차가 방지될 수 있다.
상기 뱅크 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(150)은 상기 오버 코트층(140)과 다른 물질을 포함할 수 있다.
상기 뱅크 절연막(150)은 상기 오버 코트층(140) 상에 위치할 수 있다. 각 발광 소자(300)의 상기 제 1 전극(310)은 상기 뱅크 절연막(150)에 의해 인접한 발광 소자(300)의 상기 제 1 전극(310)과 절연될 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(310)의 가장 자리를 덮을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)가 상기 뱅크 절연막(150)에 의해 독립적으로 제어될 수 있다. 각 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 뱅크 절연막(150)에 의해 노출된 해당 제 1 전극(310)의 일부 영역 상에 적층될 수 있다. 예를 들어, 상기 뱅크 절연막(150)은 각 화소 영역(PA) 내에 발광 영역을 정의할 수 있다.
상기 뱅크 절연막(150)에 의해 정의된 각 화소 영역(PA)의 상기 발광 영역은 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)와 중첩하지 않을 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)은 해당 화소 영역(PA)의 상기 발광 영역의 외측에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛이 해당 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)에 의해 차단되지 않을 수 있다.
각 발광 소자(300)의 상기 발광층(320)은 인접한 발광 소자(300)의 상기 발광층(320)과 연결될 수 있다. 예를 들어, 각 발광 소자(300)의 상기 발광층(320)은 상기 뱅크 절연막(150) 상으로 연장할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛은 인접한 화소 영역(PA)의 상기 발광 소자(300)로부터 방출된 빛과 동일한 색을 나타낼 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광층(320)은 백색광을 생성할 수 있다.
각 화소 영역(PA)은 인접한 화소 영역(PA)과 다른 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA)은 해당 화소 영역(PA)의 상기 발광 영역(EA)과 중첩하는 컬러 필터(400)를 포함할 수 있다. 상기 컬러 필터(400)는 통과하는 빛을 이용하여 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 컬러 필터(400)는 해당 화소 영역(PA) 내에 위치하는 상기 발광 소자(300)로부터 방출된 빛의 경로 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 컬러 필터(400)는 상기 소자 기판(100)과 해당 화소 영역(PA)의 상기 발광 소자(300) 사이에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 컬러 필터(400)는 상기 하부 보호막(130)과 상기 오버 코트층(140) 사이에 위치할 수 있다. 각 화소 영역(PA)의 상기 컬러 필터(400)에 의한 단차는 상기 오버 코트층(140)에 의해 제거될 수 있다.
각 발광 소자(300)의 상기 제 2 전극(330)에 인가되는 전압은 인접한 발광 소자(300)의 상기 제 2 전극(330)에 인가되는 전압과 동일할 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 전기적으로 연결될 수 있다. 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 발광 소자(300)의 상기 제 2 전극(330)은 인접한 발광 소자(300)의 상기 제 2 전극(330)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 발광 소자(300)의 상기 제 2 전극(330)을 형성하는 공정이 단순화될 수 있다.
상기 소자 기판(100)과 각 박막 트랜지스터(T1, T2) 사이에는 차광 패턴(231)이 위치할 수 있다. 예를 들어, 상기 차광 패턴(231)은 상기 소자 기판(100)과 상기 소자 버퍼막(110) 사이에 위치할 수 있다. 상기 차광 패턴(231)은 빛을 흡수 또는 반사할 수 있는 물질을 포함할 수 있다. 상기 차광 패턴(231)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 차광 패턴(231)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
각 박막 트랜지스터(T1, T2)의 상기 반도체 패턴(221) 방향으로 진행하는 외광은 상기 차광 패턴(231)에 의해 차단될 수 있다. 예를 들어, 상기 차광 패턴(231)은 각 반도체 패턴(221)의 상기 채널 영역과 중첩하는 영역을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광에 의한 각 박막 트랜지스터(T1, T2)의 특성 변화가 방지될 수 있다.
각 화소 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1)는 상기 게이트 신호에 따라 상기 데이터 신호를 해당 화소 구동 회로(DC)의 상기 제 2 박막 트랜지스터(T2)로 전달할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 1 게이트 전극(213)은 상기 게이트 라인들(GL) 중 하나와 전기적으로 연결되고, 각 화소 구동 회로(DC)의 상기 제 1 소스 전극(215)은 상기 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다. 각 화소 구동 회로(DC)의 상기 제 2 박막 트랜지스터(T2)는 상기 데이터 신호에 따른 구동 전류를 생성할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 2 게이트 전극(223)은 해당 화소 구동 회로(DC)의 상기 제 1 드레인 전극(217)과 전기적으로 연결되고, 각 화소 구동 회로(DC)의 상기 제 2 소스 전극(225)은 상기 전원전압 공급라인들(PL) 중 하나와 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 상기 발광 소자(300)에는 해당 화소 영역(PA) 내에 위치하는 상기 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류가 공급될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(310)은 해당 화소 영역(PA)의 상기 제 2 드레인 전극(227)과 전기적으로 연결될 수 있다.
상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(213, 223)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 게이트 라인들(GL)은 상기 게이트 절연막(120)과 상기 하부 보호막(130) 사이에 위치할 수 있다. 상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(213, 223)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(213, 223)과 동시에 형성될 수 있다. 각 화소 영역(PA)의 상기 제 1 게이트 전극(213)은 해당 게이트 라인(GL)과 직접 접촉할 수 있다.
상기 데이터 라인들(DL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 상기 데이터 라인들(DL)은 상기 게이트 라인들(GL)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 데이터 라인들(DL)은 상기 소자 기판(100)과 상기 소자 버퍼막(110) 사이에 위치할 수 있다. 상기 데이터 라인들(DL)은 상기 차광 패턴(231)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 데이터 라인들(DL)은 상기 차광 패턴(231)과 동시에 형성될 수 있다. 상기 소자 버퍼막(110) 및 상기 게이트 절연막(120)은 각 데이터 라인(DL)의 일부 영역을 노출하는 데이터 컨택홀들을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 1 소스 전극(215)은 상기 데이터 컨택홀들 중 하나를 통해 해당 데이터 라인(DL)과 연결될 수 있다.
상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 평행하게 연장할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 소자 기판(100)과 상기 소자 버퍼막(110) 사이에 위치할 수 있다. 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동시에 형성될 수 있다. 상기 소자 버퍼막(110) 및 상기 게이트 절연막(120)은 각 전원전압 공급라인(PL)의 일부 영역을 노출하는 전원전압 컨택홀들을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 2 소스 전극(225)은 상기 전원전압 컨택홀들 중 하나를 통해 해당 전원전압 공급라인(PL)과 연결될 수 있다.
각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 해당 화소 구동 회로(DC)의 상기 제 2 게이트 전극(223)에 인가되는 신호를 한 프레임 동안 유지할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 해당 화소 구동 회로(DC)의 상기 제 2 게이트 전극(223)과 상기 제 2 드레인 전극(227) 사이에 전기적으로 연결될 수 있다. 각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 상기 차광 패턴(231)의 일부 영역 상에 적층된 커패시터 전극(232)을 포함할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 차광 패턴(231)은 해당 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)의 일측 전극으로 기능할 수 있다. 각 화소 구동 회로(DC)의 상기 커패시터 전극(232)은 해당 차광 패턴(231)과 절연될 수 있다. 각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 상기 소자 기판(100)과 상기 오버 코트층(140) 사이에 위치하는 도전층을 이용하여 형성될 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 커패시터 전극(232)은 상기 소자 버퍼막(110)과 상기 게이트 절연막(120) 사이에 위치할 수 있다.
각 화소 영역(PA)의 상기 차광 패턴(231)은 해당 화소 구동 회로(DC)의 상기 제 2 드레인 전극(227)과 전기적으로 연결될 수 있다. 예를 들어, 상기 소자 버퍼막(110)은 각 화소 영역(PA) 내에서 상기 차광 패턴(231)과 상기 제 2 반도체 패턴(221)의 상기 드레인 영역 사이에 위치하는 스토리지 컨택홀들을 포함할 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 제 2 반도체 패턴(221)의 상기 드레인 영역은 상기 스토리지 컨택홀들 중 하나를 통해 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(231)과 연결될 수 있다.
각 화소 구동 회로(DC)의 상기 커패시터 전극(232)은 해당 화소 구동 회로(DC)의 상기 반도체 패턴들(211, 21)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 커패시터 전극(232)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 각 화소 구동 회로(DC)의 상기 커패시터 전극(232)은 해당 화소 구동 회로(DC)의 상기 반도체 패턴들(211, 221)과 동시에 형성될 수 있다. 각 화소 구동 회로(DC)의 상기 커패시터 전극(232)은 해당 화소 구동 회로(DC) 내에 위치하는 각 반도체 패턴(211, 221)의 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 커패시터 전극(232)은 산화물 반도체의 도체화된 영역을 포함할 수 있다.
각 화소 영역(PA)의 상기 화소 구동 회로(DC)와 전기적으로 연결되는 상기 데이터 라인들(DL), 상기 게이트 라인들(GL) 및 상기 전원전압 공급라인들(PL)은 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다. 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상에는 상기 데이터 라인들(DL), 상기 게이트 라인들(GL) 및 상기 전원전압 공급라인들(PL) 사이를 절연하기 위한 적어도 하나의 절연막(110, 120, 130, 140, 150)이 위치할 수 있다. 예를 들어, 상기 소자 버퍼막(110), 상기 게이트 절연막(120), 상기 하부 보호막(130), 상기 오버 코트층(140) 및 상기 뱅크 절연막(150)은 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다. 상기 소자 버퍼막(110), 상기 게이트 절연막(120), 상기 하부 보호막(130), 상기 오버 코트층(140) 및 상기 뱅크 절연막(150)은 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상에 순서대로 적층될 수 있다.
상기 소자 기판(100)의 상기 베젤 영역(NA) 상에는 가열 신호 배선(SL)이 위치할 수 있다. 가열 신호 배선(SL)은 도전성 물질을 포함할 수 있다. 상기 가열 신호 배선(SL)은 상대적으로 낮은 저항을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 가열 신호 배선(SL)은 상기 차광 패턴(231)과 동일한 물질을 포함할 수 있다. 상기 가열 신호 배선(SL)은 상기 소자 기판(100)과 상기 소자 버퍼막(110) 사이에 위치할 수 있다. 상기 가열 신호 배선(SL)은 상기 표시 영역(AA)의 가장 자리를 따라 연장할 수 있다. 예를 들어, 상기 가열 신호 배선(SL)은 상기 게이트 드라이버(GIP1, GIP2)와 상기 표시 영역(AA) 사이를 가로지를 수 있다.
상기 베젤 영역(NA)의 상기 오버 코트층(140) 상에는 가열 패턴들(710)이 위치할 수 있다. 상기 가열 패턴들(710)은 상기 가열 신호 배선(SL) 상에 위치할 수 있다. 예를 들어, 상기 가열 패턴들(710)은 상기 가열 신호 배선(SL)을 따라 나란히 위치할 수 있다. 각 가열 패턴(710)은 상기 가열 신호 배선(SL)과 전기적으로 연결될 수 있다. 예를 들어, 상기 베젤 영역(NA)의 상기 오버 코트층(140)은 상기 가열 신호 배선(SL)을 부분적으로 노출하는 가열 컨택홀들(141h)을 포함할 수 있다. 각 가열 패턴(710)은 상기 가열 컨택홀들(141h) 중 하나를 통해 상기 가열 신호 배선(SL)과 연결될 수 있다.
각 가열 패턴(710)은 상기 가열 신호 배선(SL)과 중첩하는 영역을 포함할 수 있다. 각 가열 패턴(710)을 상기 가열 신호 배선(SL)의 외측으로 연장할 수 있다. 예를 들어, 각 가열 패턴(710)은 상기 가열 신호 배선(SL)과 평행하게 연장하는 영역을 포함할 수 있다. 각 가열 패턴(710)은 인접한 가열 패턴(710)과 다른 형상을 가질 수 있다. 예를 들어, 상기 가열 패턴들(710)은 서로 엇갈리는 형상이 반복되도록 형성될 수 있다.
상기 가열 패턴들(710)은 도전성 물질을 포함할 수 있다. 상기 가열 패턴들(710)은 상기 발광 소자들(300)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 가열 패턴들(710)은 각 발광 소자(310)의 상기 제 1 전극(310)과 동일한 물질을 포함할 수 있다.
상기 베젤 영역(NA)의 상기 오버 코트층(140)에는 적어도 하나의 수분 차단 트렌치(142h)가 형성될 수 있다. 예를 들어, 상기 가열 신호 배선(SL)은 수분 차단 트렌치들(142h) 사이에 위치할 수 있다. 각 수분 차단 트렌치(142h)는 상기 오버 코트층(140)을 완전히 관통할 수 있다. 예를 들어, 각 수분 차단 트렌치(142h)는 상기 하부 보호막(130)을 부분적으로 노출할 수 있다. 상기 수분 차단 트렌치들(142h)은 상기 표시 영역(AA)의 가장 자리를 따라 연장할 수 있다. 예를 들어, 각 수분 차단 트렌치(142h)는 상기 가열 신호 배선(SL)과 평행하게 연장할 수 있다.
각 수분 차단 트렌치(142h) 내에는 차단 패턴(720)이 위치할 수 있다. 예를 들어, 각 수분 차단 트렌치(142h)의 표면은 상기 차단 패턴(720)에 의해 덮일 수 있다. 상기 차단 패턴(720)의 단부는 상기 오버 코트층(140) 상에 위치할 수 있다.
상기 차단 패턴(720)은 수분을 차단할 수 있는 물질을 포함할 수 있다. 상기 차단 패턴(720)은 상기 발광 소자들(310)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 차단 패턴(720)은 각 발광 소자(310)의 상기 제 1 전극(310)과 동일한 물질을 포함할 수 있다. 상기 차단 패턴(720)은 상기 가열 패턴(710)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 차단 패턴(720)은 상기 가열 패턴(710)과 동시에 형성될 수 있다. 상기 차단 패턴(720) 상에는 각 발광 소자(300)의 상기 발광층(320) 및 상기 제 2 전극(330)이 적층될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 오버 코트층(140)을 통한 외부 수분의 침투가 차단될 수 있다.
각 발광 소자(300)의 상기 제 2 전극(330) 상에는 전면 접착층(500)에 의해 봉지 기판(600)이 부착될 수 있다. 예를 들어, 상기 전면 접착층(500)은 접착성 물질을 포함할 수 있다. 상기 봉지 기판(600)은 외부 수분 및 충격에 의한 상기 발광 소자들(300)의 손상을 방지할 수 있다. 예를 들어, 상기 봉지 기판(600)은 일정 이상의 강도를 갖는 물질을 포함할 수 있다. 상기 봉지 기판(600)은 상대적으로 높은 열전도도를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 봉지 기판(600)은 알루미늄(Al), 니켈(Ni) 및 철(Fe)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC) 및 상기 발광 소자(300)에 의해 생성된 열이 상기 봉지 기판(600)을 통해 방출될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(320)의 열화가 효과적으로 방지될 수 있다.
상기 전면 접착층(500) 및 상기 봉지 기판(600)은 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 각 가열 패턴(710)의 표면은 상기 전면 접착층(500)과 직접 접촉할 수 있다.
도 5a 내지 9a 및 5b 내지 9b는 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 순차적으로 나타낸 도면들이다.
도 4a 내지 9a 및 4b 내지 9b를 참조하여 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법을 설명한다. 먼저, 도 5a 및 5b를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 화소 영역(PA)이 위치하는 표시 영역(AA) 및 상기 표시 영역(AA)의 외측에 위치하는 베젤 영역(BZ)을 포함하는 소자 기판(100)을 제공하는 단계, 상기 소자 기판(100)의 상기 화소 영역(PA) 상에 차광 패턴(231), 데이터 라인(DL), 전원전압 공급라인(PL)을 형성하는 단계, 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상에 가열 신호 배선(SL)을 형성하는 단계, 상기 차광 패턴(231), 상기 데이터 라인(DL), 상기 전원전압 공급라인(PL) 및 상기 가열 신호 배선(SL)이 형성된 상기 소자 기판(100) 상에 소자 버퍼막(110)을 형성하는 단계, 상기 화소 영역(PA)의 상기 소자 버퍼막(110) 상에 반도체 패턴들(211, 221)을 형성하는 단계, 상기 반도체 패턴들(211, 221)이 형성된 상기 소자 기판(100) 상에 게이트 절연막(120)을 형성하는 단계, 상기 화소 영역(PA)의 상기 게이트 절연막(120) 상에 게이트 전극들(213, 223), 소스 전극들(215, 225), 드레인 전극들(217, 227) 및 커패시터 전극(232)을 형성하는 단계, 상기 게이트 전극들(213, 223), 상기 소스 전극들(215, 225), 상기 드레인 전극들(217, 227) 및 상기 커패시터 전극(232)이 형성된 상기 소자 기판(100) 상에 하부 보호막(130)을 형성하는 단계 및 상기 하부 보호막(130) 상에 오버 코트층(140)을 형성하는 단계를 포함할 수 있다.
상기 차광 패턴(231)은 높은 반사율이 갖는 물질로 형성될 수 있다. 상기 가열 신호 배선(SL)은 도전성 물질로 형성될 수 있다. 상기 가열 신호 배선(SL)은 상기 차광 패턴(231)과 동시에 형성될 수 있다. 예를 들어, 상기 차광 패턴(231) 및 상기 가열 신호 배선(SL)을 형성하는 단계는 상기 소자 기판(100) 상에 높은 반사율을 갖는 금속막을 형성하는 단계 및 상기 금속막을 패터닝하는 단계를 포함할 수 있다. 상기 가열 신호 배선(SL)은 상기 차광 패턴(231)과 동일한 물질을 포함할 수 있다.
상기 게이트 전극(213, 223), 상기 소스 전극(215, 225), 상기 드레인 전극(217, 227) 및 상기 커패시터 전극(232)은 도전성 물질을 포함할 수 있다. 상기 게이트 전극(213, 223), 상기 소스 전극(215, 225), 상기 드레인 전극(217, 227) 및 상기 커패시터 전극(232)은 동시에 형성될 수 있다. 예를 들어, 상기 게이트 전극(213, 223), 상기 소스 전극(215, 225), 상기 드레인 전극(217, 227) 및 상기 커패시터 전극(232)을 형성하는 단계는 상기 게이트 절연막(120) 상에 높은 반사율을 갖는 금속을 포함하는 금속막을 형성하는 단계 및 상기 금속막을 패터닝하는 단계를 포함할 수 있다. 상기 게이트 전극(213, 223), 상기 소스 전극(215, 225), 상기 드레인 전극(217, 227) 및 상기 커패시터 전극(232)은 동일한 물질을 포함할 수 있다.
상기 반도체 패턴(211, 221), 상기 게이트 전극(213, 223), 상기 소스 전극(215, 225) 및 상기 드레인 전극(217, 227)은 박막 트랜지스터들(T1, T2)를 구성할 수 있다. 상기 차광 패턴(231)은 커패시터 전극으로 기능할 수 있다. 예를 들어, 스토리지 커패시터(Cst)는 상기 차광 패턴(231) 및 상기 커패시터 전극(232)으로 구성될 수 있다.
도 6a 및 6b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 오버 코트층(140)에 전극 컨택홀, 가열 컨택홀(141h) 및 적어도 하나의 수분 차단 트렌치(142h)를 형성하는 단계를 포함할 수 있다.
상기 전극 컨택홀들은 상기 표시 영역(AA)의 각 화소 영역(PA) 내에 형성될 수 있다. 예를 들어, 각 전극 컨택홀은 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2) 중 하나의 드레인 전극(217, 227)을 부분적으로 노출할 수 있다. 상기 가열 컨택홀(141h) 및 상기 수분 차단 트렌치(142h)는 상기 베젤 영역(NA)의 상기 오버 코트층(140)에 형성될 수 있다. 상기 가열 컨택홀(141h)은 상기 가열 신호 배선(SL)과 중첩할 수 있다. 예를 들어, 상기 가열 컨택홀(141h)은 상기 가열 신호 배선(SL)을 부분적으로 노출할 수 있다. 상기 수분 차단 트렌치(142h)는 상기 가열 컨택홀(141h)의 주변에 형성될 수 있다. 예를 들어, 상기 수분 차단 트렌치(142h)는 상기 가열 신호 배선(SL)과 상기 표시 영역(AA) 사이에 형성될 수 있다. 상기 수분 차단 트렌치(142h)는 상기 오버 코트층(140)을 완전히 관통할 수 있다. 예를 들어, 상기 수분 차단 트렌치(142h)는 상기 베젤 영역(NA)의 상기 하부 보호막(130)을 부분적으로 노출할 수 있다.
도 7a 및 7b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 전극 컨택홀, 상기 가열 컨택홀(141h) 및 상기 수분 차단 트렌치(142h)이 형성된 상기 오버 코트층(140) 상에 제 1 전극(310), 가열 패턴(710) 및 차단 패턴(720)을 형성하는 단계를 포함할 수 있다.
상기 제 1 전극(310)은 상기 전극 컨택홀을 통해 상기 박막 트랜지스터들(T1, T2) 중 하나와 전기적으로 연결될 수 있다. 상기 가열 패턴(710)은 상기 가열 컨택홀(141h)을 통해 상기 가열 신호 배선(SL)과 전기적으로 연결될 수 있다. 상기 차단 패턴(720)은 상기 수분 차단 트렌치(142h) 내에 형성될 수 있다. 예를 들어, 상기 차단 패턴(720)은 상기 수분 차단 트렌치(142h)의 표면을 완전히 덮을 수 있다. 상기 차단 패턴(720)의 단부는 상기 오버 코트층(140) 상에 위치할 수 있다.
상기 제 1 전극(310), 상기 가열 패턴(710) 및 상기 차단 패턴(720)은 동시에 형성될 수 있다. 예를 들어, 상기 제 1 전극(310), 상기 가열 패턴(710) 및 상기 차단 패턴(720)을 형성하는 단계는 상기 전극 컨택홀, 상기 가열 컨택홀(141h) 및 상기 수분 차단 트렌치(142h)이 형성된 상기 오버 코트층(140) 상에 도전성 물질층을 형성하는 단계 및 상기 도전성 물질층을 패터닝하는 단계를 포함할 수 있다.
도 8a 및 8b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 오버 코트층(140) 상에 상기 제 1 전극(310)의 가장 자리를 덮는 뱅크 절연막(150)을 형성하는 단계 및 상기 뱅크 절연막(150)이 형성된 상기 소자 기판(100) 상에 발광층(320) 및 제 2 전극(330)을 순차적으로 형성하는 단계를 포함할 수 있다.
상기 뱅크 절연막(150)에 의해 노출된 상기 제 1 전극(310)의 일부 영역 상에 적층된 상기 발광층(320) 및 상기 제 2 전극(330)은 발광 소자(300)를 구성할 수 있다. 상기 발광층(320) 및 상기 제 2 전극(330)은 상기 소자 기판(100)의 상기 표시 영역(AA) 및 상기 베젤 영역(NA) 상에 형성될 수 있다. 예를 들어, 상기 가열 패턴(710) 및 상기 차단 패턴(720)은 상기 발광층(320) 및 상기 제 2 전극(330)에 의해 덮일 수 있다.
도 9a 및 9b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 상기 가열 패턴(710) 상에 적층된 상기 발광층(320) 및 상기 제 2 전극(330)을 제거하는 단계를 포함할 수 있다.
상기 가열 패턴(710) 상에 적층된 상기 발광층(320) 및 상기 제 2 전극(330)을 제거하는 단계는 저항적 발열(Joule heating)을 이용할 수 있다. 예를 들어, 상기 가열 패턴(710) 상에 적층된 상기 발광층(320) 및 상기 제 2 전극(330)을 제거하는 단계는 상기 가열 신호 배선(SL)을 통해 고전류를 인가하는 단계를 포함할 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 가열 신호 배선(SL)을 통해 상기 가열 패턴(710)에 인가된 고전류에 의해 상기 가열 패턴(710) 상에 적층된 상기 발광층(320) 및 상기 제 2 전극(330)이 제거될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 베젤 영역(NA)의 증가 없이, 상기 발광층(320)의 테일부(tail)가 제거될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 표시 영역(AA)의 감소 없이, 외부 수분에 의한 상기 발광층(320)의 열화가 방지될 수 있다.
도 4a 및 4b에 도시된 바와 같이, 본 발명의 실시 예에 따른 디스플레이 장치의 형성 방법은 전면 접착층(500)을 이용하여 상기 발광 소자(300)가 형성된 상기 소자 기판(100) 상에 봉지 기판(600)을 부착하는 단계를 포함할 수 있다.
상기 전면 접착층(500) 및 상기 봉지 기판(600)은 상기 소자 기판(100)의 상기 표시 영역(AA) 및 상기 베젤 영역(NA)과 중첩할 수 있다. 예를 들어, 상기 베젤 영역(NA)의 상기 전면 접착층(500)은 상기 소자 기판(100)과 대향하는 상기 가열 패턴(710)의 표면과 직접 접촉할 수 있다.
결과적으로, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법은 상기 소자 기판(100)의 상기 베젤 영역(NA)과 상기 오버 코트층(140) 사이에 가열 신호 배선(SL)을 형성하고, 상기 오버 코트층(140) 상에 상기 가열 신호 배선(SL)과 전기적으로 연결되는 가열 패턴들(710)을 형성한 후, 저항적 발열을 이용하여 상기 가열 패턴들(710) 상에 적층된 상기 발광층(320) 및 상기 제 2 전극(330)을 제거할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 베젤 영역(NA)의 감소 없이, 상기 발광층(320)의 테일부를 통한 외부 수분의 침투가 차단될 수 있다.
또한, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법은 상기 가열 신호 배선(SL)과 평행하게 연장하는 수분 차단 트렌치(142h)를 형성하고, 상기 수분 차단 트렌치(142h)의 표면을 차단 패턴(720)으로 덮을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치 및 이의 형성 방법에서는 상기 베젤 영역(NA)의 상기 오버 코트층(140)을 관통하는 상기 수분 차단 트렌치(142h) 및 상기 차단 패턴(720)에 의해 상기 오버 코트층(140)을 통한 외부 수분의 침투가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 수분에 의한 상기 발광층(320)의 열화가 효과적으로 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 가 가열 패턴(710)이 상기 가열 신호 배선(SL)을 기준으로 대칭되는 형상을 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 가열 패턴들(710)이 다양한 형상을 가질 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 가열 패턴(710)이 상기 가열 신호 배선(SL)으로부터 일측 방향으로 연장하는 형상을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 가열 패턴들(710)의 형상에 대한 자유도가 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 가열 신호 배선(SL)이 상기 패드부(PAD)와 연결되는 것으로 설명된다. 그러나, 도 11에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 상기 소자 기판(100)의 상기 베젤 영역(NA) 상에 상기 가열 신호 배선(SL)과 전기적으로 연결되는 가열 패드(SP)가 위치할 수 있다. 예를 들어, 상기 가열 패드(SP)는 상기 패드부(PAD)와 나란히 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 가열 신호 배선(SL)을 통해 인가되는 고전류가 주변 배선에 영향을 주지 않을 수 있다. 또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 가열 패턴들(710) 상에 위치하는 상기 발광층(320) 및 상기 제 2 전극(330)을 제거한 후, 상기 가열 신호 배선(SL)과 상기 가열 패드(SP) 사이가 단선될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 불필요한 전기적 연결에 의한 불량이 효과적으로 방지될 수 있다.
도 12에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 상기 가열 컨택홀(141h)과 상기 수분 차단 트렌치(142h) 사이의 상기 오버 코트층(140)을 관통하는 수분 차단홀(143h)을 포함할 수 있다. 예를 들어, 상기 수분 차단홀(143h)은 상기 가열 패턴들(710) 중 하나에 의해 채워질 수 있다. 상기 가열 패턴들(710) 중 하나는 상기 수분 차단홀(143h)의 내측으로 연장할 수 있다. 상기 수분 차단홀(143h)은 상기 가열 신호 배선(SL)과 이격될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 베젤 영역(NA)의 상기 오버 코트층(140)을 통해 침투하는 수분이 현저히 감소될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 수분에 의한 상기 발광층(320)의 열화가 효과적으로 방지될 수 있다.
100: 소자 기판 140: 오버 코트층
141h: 가열 컨택홀 142h: 수분 차단 트렌치
710: 가열 패턴 720: 차단 패턴
SL: 가열 신호 배선
141h: 가열 컨택홀 142h: 수분 차단 트렌치
710: 가열 패턴 720: 차단 패턴
SL: 가열 신호 배선
Claims (11)
- 소자 기판의 표시 영역 및 베젤 영역 상에 위치하는 오버 코트층;
상기 표시 영역의 상기 오버 코트층 상에 위치하는 발광 소자;
상기 소자 기판의 상기 베젤 영역과 상기 오버 코트층 사이에 위치하는 가열 신호 배선;
상기 베젤 영역의 상기 오버 코트층 상에 위치하고, 상기 가열 신호 배선과 전기적으로 연결되는 가열 패턴들;
상기 발광 소자 상에 위치하고, 상기 소자 기판의 상기 베젤 영역 상으로 연장하는 전면 접착층; 및
상기 전면 접착층 상에 위치하고, 상기 소자 기판의 상기 표시 영역 및 상기 베젤 영역과 중첩하는 봉지 기판을 포함하되,
상기 소자 기판과 대향하는 상기 가열 패턴의 표면은 상기 전면 접착층과 접촉하는 디스플레이 장치. - 제 1 항에 있어서,
상기 가열 신호 배선은 상기 표시 영역의 가장 자리를 따라 연장하고,
상기 가열 패턴들은 상기 가열 신호 배선을 따라 나란히 위치하는 디스플레이 장치. - 제 1 항에 있어서,
각 가열 패턴은 상기 가열 신호 배선의 외측으로 연장하는 디스플레이 장치. - 제 3 항에 있어서,
각 가열 패턴은 상기 가열 신호 배선과 동일한 방향으로 연장하는 영역을 포함하는 디스플레이 장치. - 제 3항에 있어서,
각 가열 패턴은 상기 가열 신호 배선을 기준으로 대칭되는 형상을 갖는 디스플레이 장치. - 제 1 항에 있어서,
상기 발광 소자는 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함하되,
상기 가열 패턴은 상기 발광 소자의 상기 제 1 전극과 동일한 물질을 포함하는 디스플레이 장치. - 제 1 항에 있어서,
상기 베젤 영역의 상기 오버 코트층을 관통하는 적어도 하나의 수분 차단 트렌치; 및
상기 수분 차단 트렌치의 측벽을 덮는 차단 패턴을 더 포함하되,
상기 수분 차단 트렌치는 상기 가열 신호 배선과 나란히 연장하는 디스플레이 장치. - 제 7 항에 있어서,
상기 차단 패턴은 상기 가열 패턴과 동일한 물질을 포함하는 디스플레이 장치. - 제 7 항에 있어서,
상기 소자 기판과 상기 오버 코트층 사이에 위치하고, 상기 가열 신호 배선을 덮는 하부 보호막을 더 포함하되,
상기 수분 차단 트렌치는 상기 하부 보호막의 일부 영역을 노출하는 디스플레이 장치. - 제 7 항에 있어서,
상기 신호 배선과 상기 수분 차단 트렌치 사이에 위치하고, 상기 오버 코트층을 관통하는 적어도 하나의 수분 차단홀을 더 포함하되,
상기 가열 패턴은 상기 수분 차단홀의 내측으로 연장하는 디스플레이 장치. - 제 1 항에 있어서,
상기 소자 기판의 상기 표시 영역 상에 위치하고, 상기 발광 소자와 전기적으로 연결되는 화소 구동 회로;
상기 소자 기판의 상기 베젤 영역 상에 위치하는 패드부를 상기 화소 구동 회로와 전기적으로 연결하는 적어도 하나의 신호 배선; 및
상기 소자 기판의 상기 베젤 영역 상에 상기 패드부와 나란히 위치하는 가열 패드를 더 포함하되,
상기 가열 신호 배선은 상기 가열 패드와 전기적으로 연결되는 디스플레이 장치.
Priority Applications (3)
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|---|---|---|---|
| KR1020210194732A KR20230103690A (ko) | 2021-12-31 | 2021-12-31 | 발광 소자를 포함하는 디스플레이 장치 |
| US18/072,133 US20230217752A1 (en) | 2021-12-31 | 2022-11-30 | Display Apparatus Having a Light-Emitting Device |
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|---|---|---|---|
| KR1020210194732A KR20230103690A (ko) | 2021-12-31 | 2021-12-31 | 발광 소자를 포함하는 디스플레이 장치 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210194732A KR20230103690A (ko) | 2021-12-31 | 2021-12-31 | 발광 소자를 포함하는 디스플레이 장치 |
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- 2022-11-30 US US18/072,133 patent/US20230217752A1/en active Pending
- 2022-12-06 CN CN202211560969.5A patent/CN116419607A/zh active Pending
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| Publication number | Publication date |
|---|---|
| CN116419607A (zh) | 2023-07-11 |
| US20230217752A1 (en) | 2023-07-06 |
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