KR20210085843A - 전원전압 공급라인을 포함하는 디스플레이 장치 - Google Patents

Abstract

본 발명은 전원전압 공급라인을 포함하는 디스플레이 장치에 관한 것이다. 상기 전원전압 공급라인은 표시 영역의 각 화소 영역과 전기적으로 연결될 수 있다. 상기 전원전압 공급라인은 하부 전원전압 공급라인과 상부 전원전압 공급라인의 적층 구조일 수 있다. 상기 하부 전원전압 공급라인은 제 1 방향으로 연장하는 제 1 하부 공급라인들과 제 2 방향으로 연장하는 제 2 하부 공급라인들을 포함할 수 있다. 상기 하부 전원전압 공급라인과 연결되는 상기 상부 전원전압 공급라인은 상기 제 1 방향으로 연장하는 제 1 상부 공급라인 및 상기 제 1 상부 공급라인으로부터 상기 제 2 방향으로 연장하는 제 2 상부 공급라인들을 포함할 수 있다. 각 제 2 상부 공급라인의 길이는 상기 표시 영역의 중앙 영역과 해당 제 2 상부 공급라인 사이의 거리에 반비례할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 전압 강하(IR-Drop)에 의한 휘도 불균일이 방지될 수 있다.

Description

전원전압 공급라인을 포함하는 디스플레이 장치{Display apparatus having a power supply line}

본 발명은 각 화소 영역이 전원전압 공급라인과 연결된 디스플레이 장치에 관한 것이다.

일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지의 구현을 위하여 디스플레이 장치를 포함한다. 예를 들어, 디스플레이 장치는 발광 소자 및 상기 발광 소자와 연결된 구동 회로를 포함할 수 있다.

발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다. 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 발광 소자로 제공할 수 있다. 예를 들어, 구동 회로는 전원전압 공급라인을 통해 전원전압 공급부와 연결될 수 있다.

디스플레이 장치는 다수의 화소 영역을 포함할 수 있다. 각 화소 영역은 구동 회로 및 발광 소자를 포함할 수 있다. 예를 들어, 전원전압 공급부는 전원전압 공급라인들을 통해 각 화소 영역과 전기적으로 연결될 수 있다.

그러나, 디스플레이 장치에서는 전압 강하에 의해 전원전압 공급부와 상대적으로 멀리 위치하는 화소 영역에 공급되는 전원전압이 전원전압 공급부와 상대적으로 가까이 위치하는 화소 영역에 공급되는 전원전압과 다를 수 있다. 이에 따라, 디스플레이 장치에서는 화소 영역의 위치에 따른 휘도 불균일이 발생할 수 있다.

본 발명이 해결하고자 하는 과제는 화소 영역의 위치에 따른 휘도 불균일을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 전원전압의 전압 강하를 최소화할 수 있는 디스플레이 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.

해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 표시 영역을 포함한다. 표시 영역은 화소 영역들을 포함한다. 화소 영역들은 제 1 방향 및 상기 제 1 방향과 수직한 제 2 방향으로 나란히 위치한다. 각 화소 영역은 하부 전원전압 공급라인과 전기적으로 연결된다. 하부 전원전압 공급라인은 메쉬(mesh) 형상일 수 있다. 하부 전원전압 공급라인 상에는 상부 전원전압 공급라인이 위치한다. 상부 전원전압 공급라인은 하부 전원전압 공급라인과 연결된다. 상부 전원전압 공급라인은 제 1 상부 공급라인, 제 2 상부 공급라인들 및 상부 연결라인들을 포함한다. 제 1 상부 공급라인은 제 1 방향으로 연장한다. 제 2 상부 공급라인들은 제 1 상부 공급라인으로부터 제 2 방향으로 연장한다. 상부 연결라인들은 제 2 상부 공급라인들 사이를 연결한다. 각 제 2 상부 공급라인의 길이는 제 1 방향으로 표시 영역의 중앙 영역과 해당 제 2 상부 공급라인 사이의 거리에 반비례한다.

각 상부 연결라인의 길이는 제 2 방향으로 제 1 상부 공급라인과 해당 상부 연결라인 사이의 거리에 반비례할 수 있다.

제 2 상부 공급라인들은 제 1 상부 공급라인 및 상부 연결라인들과 동일한 물질을 포함할 수 있다.

제 2 상부 공급라인들은 제 1 상부 공급라인 및 상부 연결라인들과 동일한 층 상에 위치할 수 있다.

표시 영역의 외측에는 데이터 드라이버가 위치할 수 있다. 데이터 드라이버는 제 2 방향으로 연장하는 데이터 라인들을 통해 각 화소 영역과 연결될 수 있다. 제 2 상부 공급라인들은 데이터 라인들과 다른 층 상에 위치할 수 있다.

각 화소 영역은 구동 회로, 발광 소자 및 중간 전극을 포함할 수 있다. 중간 전극은 구동 회로와 발광 소자 사이를 연결할 수 있다. 제 2 상부 공급라인들은 중간 전극과 동일한 층 상에 위치할 수 있다.

하부 전원전압 공급라인은 제 1 하부 공급라인들 및 제 2 하부 공급라인들을 포함할 수 있다. 제 1 하부 공급라인들은 제 1 방향으로 연장할 수 있다. 제 2 하부 공급라인들은 제 2 방향으로 연장할 수 있다. 제 1 하부 공급라인들은 데이터 라인들과 다른 층 상에 위치할 수 있다.

표시 영역의 외측에는 게이트 드라이버가 위치할 수 있다. 게이트 드라이버는 제 1 방향으로 연장하는 게이트 라인들을 통해 각 화소 영역과 연결될 수 있다. 제 1 하부 공급라인들은 게이트 라인들과 동일한 층 상에 위치할 수 있다.

제 2 하부 공급라인들은 제 1 하부 공급라인들과 다른 물질을 포함할 수 있다.

제 2 하부 공급라인들은 데이터 라인들과 동일한 층 상에 위치할 수 있다.

발광제어 드라이버는 제 2 방향으로 연장하는 제어신호 공급라인들을 통해 표시 영역과 연결될 수 있다. 발광제어 신호라인들은 제 1 방향으로 연장할 수 있다. 각 발광제어 신호라인은 제어신호 공급라인들 중 하나와 연결될 수 있다.

각 제어신호 공급라인의 길이는 제 1 방향으로 표시 영역의 가장 자리와 해당 제어신호 공급라인 사이의 거리에 반비례할 수 있다.

제어신호 공급라인들은 제 2 상부 공급라인들과 동일한 층 상에 위치할 수 있다.

제어신호 공급라인들은 제 2 상부 공급라인들과 동일한 물질을 포함할 수 있다.

발광제어 신호라인들은 제어신호 공급라인과 다른 층 상에 위치할 수 있다.

본 발명의 기술적 사상에 따른 디스플레이 장치는 하부 전원전압 공급라인과 상부 전원전압 공급라인의 적층 구조를 포함하되, 제 1 방향으로 연장하는 상부 전원전압 공급라인의 제 2 상부 공급라인들이 제 1 방향과 수직한 제 2 방향으로 표시 영역의 중앙 영역과 해당 제 2 상부 공급라인 사이의 거리에 반비례하는 길이를 가질 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상부 전원전압 공급라인을 이용하여 화소 영역의 위치에 따른 휘도 편차가 완화될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 이미지의 품질이 향상될 수 있다.

도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 상부 전원전압 공급라인, 제어신호 공급라인들 및 발광제어 신호라인들을 분리 도시한 도면이다.
도 3a는 본 발명의 실시 예에 따른 디스플레이 장치에서 각 화소 영역을 회로적으로 나타낸 도면이다.
도 3b는 본 발명의 실시 예에 따른 디스플레이 장치에서 각 화소 영역의 단면을 나타낸 도면이다.
도 4는 도 1의 R 영역을 확대한 도면이다.
도 5는 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 6은 도 4의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 7 내지 도 10은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.

본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.

또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.

여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.

본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

(실시 예)

도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 상부 전원전압 공급라인, 제어신호 공급라인들 및 발광제어 신호라인들을 분리 도시한 도면이다. 도 3a는 본 발명의 실시 예에 따른 디스플레이 장치에서 각 화소 영역을 회로적으로 나타낸 도면이다. 도 3b는 본 발명의 실시 예에 따른 디스플레이 장치에서 각 화소 영역의 단면을 나타낸 도면이다. 도 4는 도 1의 R 영역을 확대한 도면이다. 도 5는 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다. 도 6은 도 4의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.

도 1 내지 6을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 소자 기판(100)을 포함할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.

소자 기판(100)은 표시 영역(AA)을 포함할 수 있다. 표시 영역(AA)은 사용자에게 제공될 이미지를 구현할 수 있다. 예를 들어, 표시 영역(AA) 내에는 화소 영역들(PA)이 위치할 수 있다. 화소 영역들(PA)은 제 1 방향(X) 및 상기 제 1 방향(X)과 수직한 제 2 방향(Y)으로 나란히 위치할 수 있다. 각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA)은 구동 회로(D) 및 발광 소자(300)를 포함할 수 있다.

구동 회로(D)는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 예를 들어, 구동 회로(D)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.

제 1 박막 트랜지스터(T1)는 게이트 신호에 따라 제 2 박막 트랜지스터(T2)를 턴-온/오프할 수 있다. 예를 들어, 제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴(211), 제 1 게이트 절연막(212), 제 1 게이트 전극(213), 제 1 소스 전극(215). 상부 층간 절연막(214) 및 제 1 드레인 전극(216)을 포함할 수 있다.

상기 제 1 반도체 패턴(211)은 산화물 반도체일 수 있다. 예를 들어, 제 1 반도체 패턴(211)은 IGZO와 같은 금속 산화물을 포함하는 산화물 반도체 패턴일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 누설 전류에 의한 제 1 박막 트랜지스터(T1)의 불량이 방지될 수 있다.

제 1 반도체 패턴(211)은 제 1 소스 영역, 제 1 채널 영역 및 제 1 드레인 영역을 포함할 수 있다. 제 1 채널 영역은 제 1 소스 영역과 제 1 드레인 영역 사이에 위치할 수 있다. 제 1 소스 영역 및 제 1 드레인 영역은 제 1 채널 영역보다 높은 전기 전도도를 가질 수 있다. 제 1 소스 영역의 저항 및 제 1 드레인 영역의 저항은 제 1 채널 영역의 저항보다 낮을 수 있다. 예를 들어, 제 1 소스 영역 및 제 1 드레인 영역은 도체화된 영역일 수 있다.

제 1 게이트 절연막(212)은 제 1 반도체 패턴(211) 상에 위치할 수 있다. 예를 들어, 제 1 게이트 절연막(212)은 제 1 반도체 패턴(211)의 제 1 채널 영역과 중첩할 수 있다. 제 1 반도체 패턴(211)의 제 1 소스 영역 및 제 1 드레인 영역은 제 1 게이트 절연막(212)의 외측에 위치할 수 있다. 제 1 게이트 절연막(212)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 절연막(212)은 실리콘 산화물(SiO)을 포함할 수 있다. 제 1 게이트 절연막(212)은 고유전율을 갖는 물질(High-K material)을 포함할 수 있다. 예를 들어, 제 1 게이트 절연막(212)은 하프늄 산화물(HfO)을 포함할 수 있다. 제 1 게이트 절연막(212)은 다중층 구조일 수 있다.

제 1 게이트 전극(213)은 제 1 게이트 절연막(212) 상에 위치할 수 있다. 예를 들어, 제 1 게이트 전극(213)은 제 1 반도체 패턴(211)의 제 1 채널 영역과 중첩할 수 있다. 제 1 게이트 절연막(212)의 측면은 제 1 게이트 전극(213)의 측면과 수직 정렬될 수 있다. 예를 들어, 제 1 게이트 전극(213)은 제 1 게이트 절연막(212)에 의해 제 1 반도체 패턴(211)과 절연될 수 있다. 제 1 반도체 패턴(211)의 제 1 채널 영역은 제 1 게이트 전극(213)에 인가되는 전압에 대응하는 전기 전도성을 가질 수 있다. 예를 들어, 제 1 산화물 반도체 패턴(211)의 제 1 채널 영역은 반도체 영역일 수 있다. 제 1 게이트 전극(213)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(213)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 이들의 합금을 포함할 수 있다. 제 1 게이트 전극(213)은 다중층 구조일 수 있다.

상부 층간 절연막(214)은 제 1 게이트 전극(213) 상에 위치할 수 있다. 상부 층간 절연막(214)은 제 1 반도체 패턴(211)의 외측으로 연장할 수 있다. 예를 들어, 제 1 반도체 패턴(211)의 측면 및 제 1 게이트 전극(213)의 측면은 상부 층간 절연막(214)과 직접 접촉할 수 있다. 상부 층간 절연막(214)은 절연성 물질을 포함할 수 있다. 예를 들어, 상부 층간 절연막(214)은 실리콘 산화물(SiOx) 및/또는 실리콘 질화물(SiNx)을 포함할 수 있다. 상부 층간 절연막(214)은 다중층 구조일 수 있다. 예를 들어, 상부 층간 절연막(214)은 실리콘 산화물(SiOx)로 이루어진 절연층과 실리콘 질화물(SiNx)로 이루어진 절연층의 적층 구조일 수 있다.

제 1 소스 전극(215)은 상부 층간 절연막(214) 상에 위치할 수 있다. 제 1 소스 전극(215)은 제 1 반도체 패턴(211)의 제 1 소스 영역과 전기적으로 연결될 수 있다. 제 1 소스 전극(215)은 제 1 소스 영역과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상부 층간 절연막(214)은 제 1 반도체 패턴(211)의 제 1 소스 영역을 부분적으로 노출하는 제 1 소스 컨택홀을 포함할 수 있다. 제 1 소스 전극(215)은 제 1 소스 컨택홀 내에서 제 1 반도체 패턴(211)의 제 1 소스 영역과 직접 접촉할 수 있다. 제 1 소스 전극(215)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 소스 전극(215)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금을 포함할 수 있다. 제 1 소스 전극(215)은 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 제 1 소스 전극(215)은 다중층 구조일 수 있다.

제 1 드레인 전극(216)은 상부 층간 절연막(214) 상에 위치할 수 있다. 제 1 드레인 전극(216)은 제 1 반도체 패턴(211)의 제 1 드레인 영역과 전기적으로 연결될 수 있다. 제 1 드레인 전극(216)은 제 1 드레인 영역과 중첩하는 영역을 포함할 수 있다. 제 1 드레인 전극(216)은 제 1 소스 전극(215)과 이격될 수 있다. 예를 들어, 상부 층간 절연막(214)은 제 1 드레인 영역을 부분적으로 노출하는 제 1 드레인 컨택홀을 포함할 수 있다. 제 1 드레인 전극(216)은 제 1 드레인 컨택홀 내에서 제 1 드레인 영역과 직접 접촉할 수 있다. 제 1 드레인 전극(216)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 1 드레인 전극(216)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금을 포함할 수 있다. 제 1 드레인 전극(216)은 제 1 소스 전극(215)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 드레인 전극(216)은 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 제 1 드레인 전극(216)은 제 1 소스 전극(215)과 동일한 적층 구조를 가질 수 있다. 예를 들어, 제 1 드레인 전극(216)은 다중층 구조일 수 있다.

제 2 박막 트랜지스터(T2)는 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 제 2 박막 트랜지스터(T2)는 제 1 박막 트랜지스터(T2)와 동일한 구조를 가질 수 있다. 예를 들어, 제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴, 제 2 게이트 절연막, 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 포함할 수 있다.

구동 회로(D)는 제 3 박막 트랜지스터(T3)를 더 포함할 수 있다. 제 3 박막 트랜지스터(T3)는 발광제어 신호에 따라 제 2 박막 트랜지스터(T2)를 발광 소자(300)와 전기적으로 연결할 수 있다. 상기 제 3 박막 트랜지스터(T3)는 제 2 박막 트랜지스터(T2)와 동일한 구조를 가질 수 있다. 예를 들어, 제 3 박막 트랜지스터(T3)는 제 3 반도체 패턴(231), 제 3 게이트 절연막(232), 제 3 게이트 전극(233), 하부 층간 절연막(234), 제 3 소스 전극(235) 및 제 3 드레인 전극(236)을 포함할 수 있다. 제 3 박막 트랜지스터(T3)는 스위칭 역할을 하므로 제 3 소스 전극(235) 및 제 3 드레인 전극(236)은 캐리어의 이동에 따라 서로 바뀔 수도 있다.

제 3 반도체 패턴(231)은 제 1 반도체 패턴(211)과 다른 물질을 포함할 수 있다. 예를 들어, 제 3 반도체 패턴(231)은 실리콘을 포함할 수 있다. 제 3 반도체 패턴(231)은 제 1 반도체 패턴(211)과 다른 층 상에 위치할 수 있다. 예를 들어, 소자 기판(100)과 제 1 반도체 패턴(211) 사이에는 중간 버퍼층(130)이 위치하고, 제 3 반도체 패턴(231)은 소자 기판(100)과 중간 버퍼층(130) 사이에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 제 1 반도체 패턴(211)이 상기 제 3 반도체 패턴(231)의 형성 공정에 영향을 받지 않을 수 있다. 중간 버퍼층(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 중간 버퍼층(130)은 실리콘 산화물(SiOx) 및/또는 실리콘 질화물(SiNx)을 포함할 수 있다. 중간 버퍼층(130)은 다중층 구조일 수 있다. 예를 들어, 중간 버퍼층(130)은 실리콘 산화물(SiOx)로 이루어진 절연층과 실리콘 질화물(SiNx)로 이루어진 절연층의 적층 구조일 수 있다.

제 3 반도체 패턴(231)은 제 1 반도체 패턴(211)과 동일한 구성을 가질 수 있다. 예를 들어, 제 3 반도체 패턴(231)은 제 3 소스 영역과 제 3 드레인 영역 사이에 위치하는 제 3 채널 영역을 포함할 수 있다. 제 3 소스 영역과 제 3 드레인 영역은 제 3 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 제 3 소스 영역 및 제 3 드레인 영역은 제 3 채널 영역보다 큰 도전성 불순물의 농도를 가질 수 있다.

제 3 게이트 전극(233)은 제 3 반도체 패턴(231)의 제 3 채널 영역 상에 위치할 수 있다. 예를 들어, 제 3 반도체 패턴(231)은 소자 기판(100)과 제 3 게이트 전극(233) 사이에 위치할 수 있다. 제 3 게이트 전극(233)은 제 1 게이트 전극(213)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 3 게이트 전극(233)은 제 3 반도체 패턴(231)과 중간 버퍼층(130) 사이에 위치할 수 있다. 제 3 게이트 전극(233)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 3 게이트 전극(233)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금을 포함할 수 있다. 제 3 게이트 전극(233)은 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 제 3 게이트 전극(233)은 다중층 구조일 수 있다.

제 3 게이트 전극(233)은 제 3 반도체 패턴(231)과 절연될 수 있다. 제 3 게이트 절연막(232)은 제 3 반도체 패턴(231)과 제 3 게이트 전극(233) 사이에 위치할 수 있다. 제 3 게이트 절연막(232)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 3 게이트 절연막(232)은 실리콘 산화물(SiOx)을 포함할 수 있다. 제 3 게이트 절연막(232)은 고유전율을 갖는 물질(High-K material)을 포함할 수 있다. 예를 들어, 제 3 게이트 절연막(232)은 하프늄 산화물(HfO)을 포함할 수 있다. 제 3 게이트 절연막(232)은 다중층 구조일 수 있다. 예를 들어, 제 3 게이트 절연막(232)의 적층 구조는 제 1 게이트 절연막(212)의 적층 구조와 동일할 수 있다.

제 3 게이트 절연막(232)은 제 3 반도체 패턴(231)의 외측으로 연장할 수 있다. 예를 들어, 제 3 반도체 패턴(231)의 측면은 제 3 게이트 절연막(232)에 의해 덮일 수 있다. 제 3 게이트 절연막(232)은 소자 기판(100)과 중간 버퍼층(130) 사이로 연장할 수 있다. 예를 들어, 제 3 게이트 절연막(232)은 제 1 반도체 패턴(211)과 중첩하는 영역을 포함할 수 있다.

하부 층간 절연막(234)은 상기 제 3 게이트 전극(233)과 중간 버퍼층(130) 사이에 위치할 수 있다. 하부 층간 절연막(234)은 제 3 반도체 패턴(231)의 외측으로 연장할 수 있다. 예를 들어, 제 3 게이트 전극(233)의 측면은 하부 층간 절연막(234)과 직접 접촉할 수 있다. 하부 층간 절연막(234)은 절연성 물질을 포함할 수 있다. 예를 들어, 하부 층간 절연막(234)은 실리콘 산화물(SiOx) 및/또는 실리콘 질화물(SiNx)을 포함할 수 있다. 하부 층간 절연막(234)은 다중층 구조일 수 있다. 예를 들어, 하부 층간 절연막(234)은 실리콘 산화물(SiOx)로 이루어진 절연층과 실리콘 질화물(SiNx)로 이루어진 절연층의 적층 구조일 수 있다.

제 3 소스 전극(235)은 하부 층간 절연막(234)과 중간 버퍼층(130) 사이에 위치할 수 있다. 제 3 소스 전극(235)은 제 3 반도체 패턴(231)의 제 3 소스 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 3 소스 전극(235)은 제 3 소스 영역의 일부 영역과 직접 접촉할 수 있다. 제 3 소스 전극(235)은 제 3 소스 영역과 중첩하는 영역을 포함할 수 있다. 제 2 게이트 절연막(232) 및 하부 층간 절연막(234)은 제 3 반도체 패턴(231)의 제 3 소스 영역을 부분적으로 노출하는 제 3 소스 컨택홀을 포함할 수 있다. 제 3 소스 전극(235)은 제 3 소스 컨택홀 내에서 제 3 반도체 패턴(231)의 제 3 소스 영역과 연결될 수 있다. 제 3 소스 전극(235)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 3 소스 전극(235)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속 또는 합금을 포함할 수 있다. 제 3 소스 전극(235)은 제 3 게이트 전극(233)과 다른 물질을 포함할 수 있다. 제 3 소스 전극(235)은 다중층 구조일 수 있다.

제 3 드레인 전극(236)은 하부 층간 절연막(234)과 중간 버퍼층(130) 사이에 위치할 수 있다. 제 3 드레인 전극(236)은 제 3 반도체 패턴(231)의 제 3 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 제 3 드레인 전극(236)은 제 3 드레인 영역의 일부 영역과 직접 접촉할 수 있다. 제 3 드레인 전극(236)은 제 3 드레인 영역과 중첩하는 영역을 포함할 수 있다. 제 3 드레인 전극(236)은 제 3 소스 전극(235)과 이격될 수 있다. 제 3 게이트 절연막(232) 및 하부 층간 절연막(234)은 제 3 반도체 패턴(231)의 제 3 드레인 영역을 부분적으로 노출하는 제 3 드레인 컨택홀을 포함할 수 있다. 제 3 드레인 전극(236)은 제 3 드레인 컨택홀 내에서 제 3 반도체 패턴(231)의 제 3 드레인 영역과 연결될 수 있다. 제 3 드레인 전극(236)은 도전성 물질을 포함할 수 있다. 예를 들어, 제 3 드레인 전극(236)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 제 3 드레인 전극(236)은 제 3 게이트 전극(233)과 다른 물질을 포함할 수 있다. 제 3 드레인 전극(236)은 제 3 소스 전극(235)과 동일한 물질을 포함할 수 있다. 제 3 드레인 전극(236)은 제 3 소스 전극(235)과 동일한 적층 구조를 가질 수 있다. 예를 들어, 제 3 드레인 전극(236)은 다중층 구조일 수 있다.

스토리지 커패시터(Cst)는 제 2 박막 트랜지스터(T2)의 동작을 한 프레임 동안 유지할 수 있다. 예를 들어, 스토리지 커패시터(Cst)는 제 2 박막 트랜지스터(T2)의 제 2 게이트 전극과 제 2 드레인 전극 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제 1 커패시터 전극(241) 및 제 2 커패시터 전극(242)을 포함할 수 있다. 제 2 커패시터 전극(242)은 제 1 커패시터 전극(241)과 중첩하는 영역을 포함할 수 있다. 제 2 커패시터 전극(242)는 제 1 커패시터 전극(241)와 절연될 수 있다. 예를 들어, 제 1 커패시터 전극(241)과 제 2 커패시터 전극(242) 사이에는 하부 층간 절연막(234)이 위치할 수 있다. 제 1 커패시터 전극(241)은 제 3 게이트 절연막(232)과 하부 층간 절연막(234) 사이에 위치할 수 있다. 예를 들어, 제 1 커패시터 전극(241)은 제 3 게이트 전극(233)과 동일한 물질을 포함할 수 있다. 제 2 커패시터 전극(242)은 제 3 소스 전극(235) 및 제 3 드레인 전극(236)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 2 커패시터 전극(242)과 중간 버퍼층(130) 사이에는 중간 층간 절연막(120)이 위치하고, 제 3 소스 전극(235) 및 제 3 드레인 전극(236)은 중간 층간 절연막(120)과 중간 버퍼층(130) 사이에 위치할 수 있다. 제 3 소스 컨택홀 및 제 3 드레인 컨택홀은 중간 층간 절연막(120)을 관통할 수 있다.

소자 기판(100)과 구동 회로(D) 사이에는 하부 버퍼층(110)이 위치할 수 있다. 하부 버퍼층(110)은 구동 회로(D)의 형성 공정에서 소자 기판(100)에 의한 오염을 방지할 수 있다. 하부 버퍼층(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 하부 버퍼층(110)은 실리콘 산화물(SiOx) 및/또는 실리콘 질화물(SiNx)을 포함할 수 있다. 하부 버퍼층(110)은 다중층 구조일 수 있다. 예를 들어, 하부 버퍼층(110)은 실리콘 산화물(SiOx)로 이루어진 절연막과 실리콘 질화물(SiNx)로 이루어진 절연막의 적층 구조일 수 있다.

구동 회로(D) 상에는 오버 코트층(140)이 위치할 수 있다. 오버 코트층(140)은 구동 회로(D)에 의한 단차를 제거할 수 있다. 예를 들어, 소자 기판(100)과 대향하는 오버 코트층(140)의 표면은 평평한 평면(flat surface)일 수 있다. 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2), 제 3 박막 트랜지스터(T3) 및 스토리지 커패시터(Cst)에 의한 단차는 오버 코트층(140)에 의해 제거될 수 있다. 오버 코트층(140)은 절연성 물질을 포함할 수 있다. 오버 코트층(140)은 상대적으로 유동성이 큰 물질을 포함할 수 있다. 예를 들어, 오버 코트층(140)은 유기 물질을 포함할 수 있다.

상부 층간 절연막(214)과 오버 코트층(140) 사이에는 중간 전극(250)이 위치할 수 있다. 중간 전극(250)은 제 3 박막 트랜지스터(T3)의 제 3 드레인 전극(236)과 전기적으로 연결될 수 있다. 중간 전극(250)은 제 3 드레인 전극(236)과 중첩하는 영역을 포함할 수 있다. 예를 들어, 상부 층간 절연막(214)은 제 3 드레인 전극(236)의 일부 영역을 노출하는 중간 컨택홀을 포함할 수 있다. 중간 전극(250)은 중간 컨택홀 내에서 제 3 드레인 전극(236)과 직접 접촉할 수 있다.

발광 소자(300)는 오버 코트층(140) 상에 위치할 수 있다. 발광 소자(300)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 발광 소자(300)는 오버 코트층(140) 상에 순서대로 적층된 제 1 전극(310), 발광층(320) 및 제 2 전극(330)을 포함할 수 있다.

발광 소자(300)는 구동 회로(D)와 전기적으로 연결될 수 있다. 예를 들어, 제 1 전극(310)은 중간 전극(250)을 통해 제 3 박막 트랜지스터(T3)와 전기적으로 연결될 수 있다. 제 1 전극(310)은 중간 전극(250)과 중첩하는 영역을 포함할 수 있다. 예를 들어, 오버 코트층(140)은 중간 전극(250)을 부분적으로 노출하는 전극 컨택홀을 포함할 수 있다. 제 1 전극(310)은 전극 컨택홀 내에서 중간 전극(250)과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 발광 소자(300)가 해당 화소 영역(PA)의 구동 회로(D)에 의해 생성된 구동 전류에 따른 휘도의 빛을 방출할 수 있다.

제 1 전극(310)은 도전성 물질을 포함할 수 있다. 제 1 전극(310)은 상대적으로 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 제 1 전극(310)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 제 1 전극(310)은 다중층 구조일 수 있다. 예를 들어, 제 1 전극(310)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극들 사이에 금속으로 형성된 반사 전극이 위치하는 구조일 수 있다.

발광층(320)은 제 1 전극(310)과 제 2 전극(330) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 발광층(320)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)일 수 있다. 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 물질의 발광층(320)을 포함하는 유기 전계 발광 표시 장치일 수 있다.

제 2 전극(330)은 도전성 물질을 포함할 수 있다. 제 2 전극(330)은 제 1 전극(310)과 다른 물질을 포함할 수 있다. 예를 들어, 제 2 전극(330)은 ITO 및 IZO와 같은 투명한 도전성 물질로 형성된 투명 전극일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 발광층(320)에 의해 생성된 빛이 제 2 전극(330)을 통해 외부로 방출될 수 있다.

발광 소자(300)는 제 1 전극(310)과 발광층(320) 사이 및/또는 발광층(320)과 제 2 전극(330) 사이에 위치하는 발광 기능층을 더 포함할 수 있다. 발광 기능층은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transmitting Layer; HTL), 전자 수송층(Electron Transmitting Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 발광 소자(300)의 발광 효율이 향상될 수 있다.

발광 소자(300) 상에는 봉지 부재(400)가 위치할 수 있다. 봉지 부재(400)는 외부 수분 및 충격에 의한 발광 소자(300)의 손상을 방지할 수 있다. 예를 들어, 봉지 부재(400)는 발광 소자(300)의 제 2 전극(330)을 완전히 덮을 수 있다. 봉지 부재(400)는 제 2 전극(330)의 외측으로 연장할 수 있다.

봉지 부재(400)는 다중층 구조일 수 있다. 예를 들어, 봉지 부재(400)는 제 2 전극(330) 상에 순서대로 적층된 제 1 봉지층(410), 제 2 봉지층(420) 및 제 3 봉지층(430)을 포함할 수 있다. 제 1 봉지층(410), 제 2 봉지층(420) 및 제 3 봉지층(430)은 절연성 물질을 포함할 수 있다. 제 2 봉지층(420)은 제 1 봉지층(410) 및 제 3 봉지층(430)과 다른 물질을 포함할 수 있다. 예를 들어, 제 1 봉지층(410) 및 제 3 봉지층(430)은 무기 물질을 포함하고, 제 2 봉지층(420)은 유기 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 수분 및 충격에 의한 발광 소자(300)의 손상이 효과적으로 방지될 수 있다. 발광 소자(300)에 의한 단차는 제 2 봉지층(420)에 의해 제거될 수 있다. 예를 들어, 소자 기판(100)과 대향하는 봉지 부재(400)의 표면은 소자 기판(100)의 표면과 평행할 수 있다.

각 화소 영역(PA)의 발광 소자(300)는 인접한 화소 영역(PA)의 발광 소자(300)와 독립적으로 제어될 수 있다. 예를 들어, 각 발광 소자(300)의 제 1 전극(310)은 인접한 발광 소자(300)의 제 1 전극(310)과 절연될 수 있다. 예를 들어, 각 발광 소자(300)의 제 1 전극(310)은 인접한 발광 소자(300)의 제 1 전극(310)과 이격될 수 있다. 인접한 제 1 전극들(310) 사이의 공간에는 뱅크 절연막(150)이 위치할 수 있다. 뱅크 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 뱅크 절연막(150)은 유기 절연 물질을 포함할 수 있다. 뱅크 절연막(150)은 인접한 제 1 전극들(310) 사이에서 오버 코트층(140)과 접촉할 수 있다. 뱅크 절연막(150)은 오버 코트층(140)과 다른 물질을 포함할 수 있다. 뱅크 절연막(150)은 각 제 1 전극(310)의 가장 자리를 덮을 수 있다. 예를 들어, 각 발광 소자(300)의 발광층(320) 및 제 2 전극(330)은 뱅크 절연막(150)에 의해 노출된 해당 제 1 전극(310)의 일부 영역 상에 적층될 수 있다.

각 화소 영역(PA)의 발광 소자(300)는 인접한 화소 영역(PA)의 발광 소자(300)와 다른 색을 구현할 수 있다. 예를 들어, 각 발광 소자(300)의 발광층(320)은 인접한 발광 소자(300)의 발광층(320)과 다른 물질을 포함할 수 있다. 각 발광 소자(300)의 발광층(320)은 인접한 발광 소자(300)의 발광층(320)과 이격될 수 있다. 예를 들어, 각 발광 소자(300)의 발광층(320)은 뱅크 절연막(160) 상에 위치하는 단부를 포함할 수 있다.

각 발광 소자(300)의 발광층(320)은 미세 금속 마스크(Fine Metal Mask; FMM)를 이용한 증착 공정에 의해 형성될 수 있다. 예를 들어, 뱅크 절연막(160) 상에는 스페이서(160)가 위치할 수 있다. 스페이서(160)는 미세 금속 마스크에 의한 인접한 발광층(320) 및/또는 뱅크 절연막(150)의 손상을 방지할 수 있다. 각 발광층(320)은 스페이서(160)와 이격될 수 있다. 예를 들어, 각 발광층(320)의 단부는 스페이서(160)의 외측에 위치하는 뱅크 절연막(150)의 표면 상에 위치할 수 있다. 스페이서(160)는 절연성 물질을 포함할 수 있다.

각 발광 소자(300)의 제 2 전극(330)에는 인접한 발광 소자(300)의 제 2 전극(330)과 동일한 전압이 인가될 수 있다. 예를 들어, 각 발광 소자(300)의 제 2 전극(330)은 인접한 발광 소자(300)의 제 2 전극(330)과 전기적으로 연결될 수 있다. 각 발광 소자(300)의 제 2 전극(330)은 인접한 발광 소자(300)의 제 2 전극(330)과 동일한 물질을 포함할 수 있다. 각 발광 소자(300)의 제 2 전극(330)은 인접한 발광 소자(300)의 제 2 전극(330)과 접촉할 수 있다. 예를 들어, 제 2 전극(330)은 뱅크 절연막(150) 및 스페이서(160) 상으로 연장할 수 있다.

각 발광 소자(300)의 적층 구조는 인접한 발광 소자(300)의 적층 구조와 동일할 수 있다. 예를 들어, 각 발광 소자(300)는 인접한 발광 소자(300)와 동일한 발광 기능층을 포함할 수 있다. 각 발광 소자(300)의 발광 기능층은 인접한 발광 소자(300)의 발광 기능층과 연결될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치에서는 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 중 적어도 하나가 뱅크 절연막(150) 및 스페이서(160) 상으로 연장할 수 있다.

표시 영역(AA)의 외측에는 게이트 드라이버(20)가 위치할 수 있다. 각 화소 영역(PA)은 게이트 드라이버(20)로부터 게이트 신호를 인가받을 수 있다. 게이트 드라이버(20)는 표시 영역(AA)과 제 1 방향(X)으로 나란히 위치할 수 있다. 예를 들어, 게이트 드라이버(20)는 제 1 방향(X)으로 연장하는 게이트 라인들(GL)을 통해 각 화소 영역(PA)과 연결될 수 있다. 각 화소 영역(PA)의 구동 회로(D)는 게이트 라인들(GL) 중 하나와 연결될 수 있다. 예를 들어, 각 구동 회로(D)의 제 1 게이트 전극(213)은 해당 게이트 라인(GL)과 전기적으로 연결될 수 있다.

게이트 라인들(GL)은 각 구동 회로(D)의 제 3 게이트 전극(233)과 동일한 층 상에 위치할 수 있다. 예를 들어, 게이트 라인들(GL)은 제 3 게이트 절연막(232)과 하부 층간 절연막(234) 사이에 위치할 수 있다. 게이트 라인들(GL)은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 라인들(GL)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 게이트 라인들(GL)은 제 3 게이트 전극(233)과 동일한 물질을 포함할 수 있다.

제 2 방향(Y)으로 표시 영역(NA)은 패드 영역(10)과 나란히 위치할 수 있다. 패드 영역(10)은 외부로부터 다양한 신호를 전달받아 표시 영역(AA)에 인가할 수 있다. 예를 들어, 패드 영역(10)은 제 2 방향(Y)으로 연장하는 데이터 라인들(DL)을 통해 화소 영역들(PA)과 연결될 수 있다. 데이터 라인들(DL)은 데이터 신호를 전달할 수 있다. 각 화소 영역(PA)의 구동 회로(D)는 데이터 라인들(DL) 중 하나와 연결될 수 있다. 예를 들어, 각 구동 회로(D)의 제 1 소스 전극(215)은 해당 데이터 라인(DL)과 전기적으로 연결될 수 있다.

데이터 라인들(DL)은 각 구동 회로(D)의 제 3 소스 전극(235) 및 제 3 드레인 전극(236)과 동일한 층 상에 위치할 수 있다. 예를 들어, 데이터 라인들(DL)은 중간 층간 절연막(120)과 중간 버퍼층(130) 사이에 위치할 수 있다. 데이터 라인들(DL)은 도전성 물질을 포함할 수 있다. 예를 들어, 데이터 라인들(DL)은 알루미늄(Al), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W) 및 구리(Cu)와 같은 금속을 포함할 수 있다. 데이터 라인들(DL)은 제 3 소스 전극(235) 및 제 3 드레인 전극(236)과 동일한 물질을 포함할 수 있다.

화소 영역들(PA) 외측에는 전원전압 공급부(40)가 위치할 수 있다. 전원전압 공급부(40)는 제 1 방향(X)으로 패드 영역(10)과 나란히 위치할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 두 개의 전원전압 공급부(40)를 포함하고, 패드 영역(10)은 두 개의 전원전압 공급부(40) 사이에 위치할 수 있다. 전원전압 공급부(40)는 전원전압 공급라인(LP, UP)을 통해 각 화소 영역(PA)에 전원전압을 공급할 수 있다. 전원전압 공급라인(LP, UP)은 이중층 구조일 수 있다. 예를 들어, 전원전압 공급라인(LP, UP)은 하부 전원전압 공급라인(LP) 및 상부 전원전압 공급라인(UP)의 적층 구조일 수 있다.

하부 전원전압 공급라인(LP)은 각 화소 영역(PA)을 전원전압 공급부(40)와 전기적으로 연결할 수 있다. 예를 들어, 하부 전원전압 공급라인(LP)은 제 1 방향(X)으로 연장하는 제 1 하부 공급라인들(L1) 및 제 2 방향(Y)으로 연장하는 제 2 하부 공급라인들(L2)을 포함할 수 있다. 제 1 하부 공급라인들(L1) 및 제 2 하부 공급라인들(L2)은 서로 연결될 수 있다. 예를 들어, 하부 전원전압 공급라인(LP)은 메쉬(mesh) 형상일 수 있다. 각 화소 영역(PA)의 구동 회로(D)는 제 1 하부 공급라인들(L1) 또는 상기 제 2 하부 공급라인들(L2)을 통해 전원전압을 전달받을 수 있다. 예를 들어, 각 화소 영역(PA)의 구동 회로(D)는 제 1 하부 공급라인들(L1) 중 하나와 전기적으로 연결될 수 있다.

제 1 하부 공급라인들(L1)은 데이터 라인들(DL)과 교차할 수 있다. 제 1 하부 공급라인들(L1)은 데이터 라인들(DL)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 1 하부 공급라인들(L1)은 제 2 커패시터 전극(242)과 동일한 층 상에 위치할 수 있다. 제 1 하부 공급라인들(L1)은 하부 층간 절연막(234)과 중간 층간 절연막(120) 사이에 위치할 수 있다. 제 1 하부 공급라인들(L1)은 제 2 커패시터 전극(242)과 동일한 물질을 포함할 수 있다.

제 2 하부 공급라인들(L2)은 제 1 하부 공급라인들(L1)과 다른 층 상에 위치할 수 있다. 예를 들어, 제 2 하부 공급라인들(L2)은 데이터 라인들(DL)과 동일한 층 상에 위치할 수 있다. 제 2 하부 공급라인들(L2)은 중간 층간 절연막(120)과 중간 버퍼층(130) 사이에 위치할 수 있다. 중간 층간 절연막(120)은 각 제 1 하부 공급라인(L1)을 부분적으로 노출하는 하부 컨택홀들을 포함할 수 있다. 각 제 2 하부 공급라인(L2)은 하부 컨택홀들 중 하나를 통해 적어도 하나의 제 1 하부 공급라인(L1)과 연결될 수 있다. 제 2 하부 공급라인들(L2)은 제 1 하부 공급라인들(L2)과 다른 물질을 포함할 수 있다. 예를 들어, 제 2 하부 공급라인들(L2)은 데이터 라인들(DL)과 동일한 물질을 포함할 수 있다.

상부 전원전압 공급라인(UP)은 하부 전원전압 공급라인(LP) 상에 위치할 수 있다. 상부 전원전압 공급라인(UP)은 하부 전원전압 공급라인(LP)과 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 하부 전원전압 공급라인(LP)의 전압 강하(IR drop)가 완화될 수 있다.

상부 전원전압 공급라인(UP)은 제 1 방향(X)으로 연장하는 제 1 상부 공급라인(U1), 제 1 상부 공급라인(U1)으로부터 제 2 방향(Y)으로 연장하는 제 2 상부 공급라인들(U2) 및 제 2 상부 공급라인들(U2) 사이를 연결하는 상부 연결라인들(UC)을 포함할 수 있다. 상부 연결라인들(UC)은 제 1 방향(X)으로 연장할 수 있다. 각 제 2 상부 공급라인(U2)의 길이는 인접한 제 2 상부 공급라인(U2)의 길이와 다를 수 있다. 예를 들어, 각 제 2 상부 공급라인(U2)의 길이는 제 1 방향(X)으로 표시 영역(AA)의 중앙 영역과 해당 제 2 상부 공급라인(U2) 사이의 거리에 반비례할 수 있다. 표시 영역(AA)의 중앙 영역에 위치하는 제 2 상부 공급라인(U2)의 길이는 표시 영역(AA)의 가장 자리에 가까이 위치하는 제 2 상부 공급라인(U2)의 길이보다 길 수 있다. 각 상부 연결라인(UC)의 길이는 제 2 방향(Y)으로 제 1 상부 공급라인(U1)과 해당 상부 연결라인(UC) 사이의 거리에 반비례할 수 있다.

본 발명의 실시 예에 따른 디스플레이 장치에서는 전원전압 공급부(40)와 대향하는 표시 영역(AA)의 하단부의 중앙에 위치하는 화소 영역(PA)과 연결되는 전원전압 공급라인(LP, UP)이 하부 전원전압 공급라인(LP)과 상부 전원전압 공급라인(UP)이 적층된 이중층 구조를 갖되, 표시 영역(AA)의 하단부의 좌우에 위치하는 화소 영역(PA)과 연결되는 전원전압 공급라인(LP, UP)이 하부 전원전압 공급라인(LP)의 단일층 구조일 수 있다. 표시 영역(AA)의 하단부의 중앙에 위치하는 화소 영역(PA)은 표시 영역(AA)의 하단부의 좌우에 위치하는 화소 영역(PA)과 비교하여 상대적으로 전원전압의 전달 경로가 길 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 전원전압의 전달 경로가 긴 화소 영역(PA)과 연결되는 전원전압 공급라인(LP, UP)의 저항이 상대적으로 낮아질 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 표시 영역(AA)의 하단부의 중앙에 위치하는 화소 영역(PA)에 전달되는 전원전압이 표시 영역(AA)의 하단부의 좌우에 위치하는 화소 영역(PA)에 전달되는 전원전압과 크게 다르지 않을 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 화소 영역(PA)의 위치에 따른 휘도 불균일이 방지될 수 있다.

제 1 상부 공급라인(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)은 중간 버퍼층(130) 상에 위치할 수 있다. 예를 들어, 제 1 상부 공급라인(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)은 중간 전극(250)과 동일한 층 상에 위치할 수 있다. 제 1 상부 공급라인(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)은 상부 층간 절연막(214)과 오버 코트층(140) 사이에 위치할 수 있다. 제 2 상부 공급라인들(U2)은 제 1 상부 공급라인(U1) 및 상부 연결라인들(UC)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 상부 공급라인(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)은 중간 전극(250)과 동일한 물질을 포함할 수 있다. 제 2 상부 공급라인들(U2)은 제 1 상부 공급라인(U1) 및 상부 연결라인들(UC)과 직접 접촉할 수 있다.

각 화소 영역(PA)의 구동 회로(D)는 제어신호 공급라인들(EL) 및 발광제어 신호라인들(EM)을 통해 발광제어 신호를 전달받을 수 있다. 발광제어 신호라인들(EM)은 제어신호 공급라인들(EL)과 교차할 수 있다. 예를 들어, 발광제어 신호라인들(EM)은 제 1 방향(X)으로 연장하고, 제어신호 공급라인들(EL)은 제 2 방향(Y)으로 연장할 수 있다.

발광제어 신호라인들(EM)은 데이터 라인들(DL)과 교차할 수 있다. 발광제어 신호라인들(EM)은 데이터 라인들(DL)과 다른 층 상에 위치할 수 있다. 예를 들어, 발광제어 신호라인들(EM)은 하부 층간 절연막(234)과 중간 층간 절연막(120) 사이에 위치할 수 있다. 발광제어 신호라인들(EM)은 제 2 커패시터 전극(242)과 동일한 층 상에 위치할 수 있다. 발광제어 신호라인들(EM)은 제 2 커패시터 전극(242)과 동일한 물질을 포함할 수 있다.

제어신호 공급라인들(EL)은 게이트 라인들(GL)과 교차할 수 있다. 제어신호 공급라인들(EL)은 하부 전원전압 공급라인들(LP)과 교차할 수 있다. 제어신호 공급라인들(EL)은 게이트 라인들(GL) 및 하부 전원전압 공급라인들(LP)과 다른 층 상에 위치할 수 있다. 예를 들어, 제어신호 공급라인들(EL)은 중간 전극(250)과 동일한 층 상에 위치할 수 있다. 제어신호 공급라인들(EL)은 상부 전원전압 공급라인들(UP)과 동일한 층 상에 위치할 수 있다. 제어신호 공급라인들(EL)은 제 2 상부 공급라인들(U2)과 이격될 수 있다. 예를 들어, 각 제어신호 공급라인(EL)의 길이는 제 1 방향(X)으로 표시 영역(AA)의 가장 자리와 해당 제어신호 공급라인(EL) 사이의 거리에 반비례할 수 있다. 제어신호 공급라인들(EL)은 중간 전극(250)과 동일한 물질을 포함할 수 있다. 예를 들어, 제어신호 공급라인들(EL)은 제 2 상부 공급라인들(U2)과 동일한 물질을 포함할 수 있다.

각 제어신호 공급라인(EL)은 발광제어 신호라인들(EM) 중 하나와 전기적으로 연결될 수 있다. 예를 들어, 중간 버퍼층(130) 및 상부 층간 절연막(214)은 각 발광제어 신호라인(EM)의 일부 영역을 노출하는 제어 컨택홀들을 포함할 수 있다. 각 제어신호 공급라인(EL)은 해당 제어 컨택홀 내에서 해당 발광제어 신호라인(EM)과 직접 접촉할 수 있다.

제어신호 공급라인들(EL)은 각 발광제어 신호라인(EM)을 발광제어 드라이버(30)와 연결할 수 있다. 예를 들어, 표시 영역(AA)은 패드 영역(10)과 발광제어 드라이버(30) 사이에 위치할 수 있다.

결과적으로 본 발명의 실시 예에 따른 디스플레이 장치는 이중층 구조의 전원전압 공급라인(LP, UP)을 포함하되, 메쉬(mesh) 형상인 하부 전원전압 공급라인(LP) 상에 위치하는 상부 전원전압 공급라인(UP)이 제 1 방향(X)으로 위치에 따라 제 1 방향(X)과 수직한 제 2 방향(Y)으로 다른 길이를 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 전원전압의 전달 경로가 상대적으로 긴 화소 영역(PA)에 인가되는 전원전압이 인접한 화소 영역들(PA)에 인가되는 전원전압들과 크게 차이나지 않을 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 화소 영역들(PA)의 위치에 따른 휘도 불균일이 방지될 수 있다.

또한, 본 발명의 실시 예에 따른 디스플레이 장치는 상부 전원전압 공급라인(UP)이 제어신호 공급라인(EL)과 동일한 층 상에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상부 전원전압 공급라인(UP)의 형성을 위한 공정이 최소화될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율의 저하가 최소화될 수 있다.

본 발명의 실시 예에 따른 디스플레이 장치는 제 2 하부 공급라인(L2)이 제 1 하부 공급라인(L1)과 다른 층 상에 위치하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 제 2 하부 공급라인(L2)이 제 1 하부 공급라인(L1)과 동일한 층 상에 위치할 수 있다. 예를 들어, 도 7 내지 도 10에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 각 화소 영역의 구동 회로(D)와 발광 소자(300) 사이에 제 1 오버 코트층(141) 및 제 2 오버 코트층(142)이 위치할 수 있다. 제 2 오버 코트층(142)은 제 1 오버 코트층(141)과 발광 소자(300) 사이에 위치할 수 있다. 제 1 오버 코트층(141) 및 제 2 오버 코트층(142)은 절연성 물질을 포함할 수 있다. 예를 들어, 제 1 오버 코트층(141) 및 제 2 오버 코트층(142)은 유기 절연 물질을 포함할 수 있다. 제 2 오버 코트층(142)은 제 1 오버 코트층(141)과 다른 물질을 포함할 수 있다.

제 1 오버 코트층(141)과 제 2 오버 코트층(142) 사이에는 연결 전극들(500)이 위치할 수 있다. 각 연결 전극(500)은 각 화소 영역의 중간 전극(250)과 제 1 전극(310) 사이를 연결할 수 있다. 예를 들어, 제 1 오버 코트층(141)은 각 화소 영역의 중간 전극(250)을 부분적을 노출하는 제 1 전극 컨택홀들을 포함할 수 있다. 각 연결 전극(500)은 해당 제 1 전극 컨택홀을 통해 해당 중간 전극(250)과 연결될 수 있다. 예를 들어, 제 2 오버 코트층(142)은 각 화소 영역의 연결 전극(500)을 부분적을 노출하는 제 2 전극 컨택홀들을 포함할 수 있다. 각 발광 소자(300)의 제 1 전극(310)은 해당 제 2 전극 컨택홀을 통해 해당 연결 전극(500)과 연결될 수 있다.

하부 전원전압 공급라인(LP)의 제 1 하부 공급라인들(L1) 및 제 2 하부 공급라인들(L2)은 중간 전극들(250)과 동일한 층 상에 위치할 수 있다. 예를 들어, 제 1 하부 공급라인들(L1) 및 제 2 하부 공급라인들(L2)은 상부 층간 절연막(214)과 제 1 오버 코트층(141) 사이에 위치할 수 있다. 제 1 하부 공급라인들(L1) 및 제 2 하부 공급라인들(L2)은 중간 전극들(250)과 동일한 물질을 포함할 수 있다.

상부 전원전압 공급라인(UP)의 제 1 상부 공급라인들(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)은 연결 전극들(500)과 동일한 층 상에 위치할 수 있다. 예를 들어, 제 1 상부 공급라인들(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)은 제 1 오버 코트층(141)과 제 2 오버 코트층(142) 사이에 위치할 수 있다. 제 1 상부 공급라인들(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)은 연결 전극들(500)과 동일한 물질을 포함할 수 있다.

제어신호 공급라인들(EL)은 제 1 상부 공급라인들(U1), 제 2 상부 공급라인들(U2) 및 상부 연결라인들(UC)과 동일한 층 상에 위치할 수 있다. 예를 들어, 제어신호 공급라인들(EL)은 제 1 오버 코트층(141)과 제 2 오버 코트층(142) 사이에 위치할 수 있다. 제어신호 공급라인들(EL)은 연결 전극들(500)과 동일한 물질을 포함할 수 있다. 제어신호 공급라인들(EL)은 제 2 상부 공급라인들(U2)과 이격될 수 있다.

결과적으로 본 발명의 다른 실시 예에 따른 디스플레이 장치는 단일층 상에 형성된 하부 전원전압 공급라인(LP)을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 하부 전원전압 공급라인(LP)의 형성 공정이 단순화될 수 있다. 또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 데이터 라인들(DL), 게이트 라인들(GL) 및 발광제어 신호라인들(EM)의 위치에 대한 자유도가 향상될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 공정 효율의 저하를 최소화하며, 화소 영역들의 위치에 따른 휘도 불균일이 효과적으로 방지될 수 있다.

100: 소자 기판 250: 중간 전극
300: 발광 소자 400: 봉지 부재
LP: 하부 전원전압 공급라인 L1: 제 1 하부 공급라인
L2: 제 2 하부 공급라인 UP: 상부 전원전압 공급라인
U1: 제 1 상부 공급라인 U2: 제 2 상부 공급라인
UC: 상부 연결라인 EL: 제어신호 공급라인
EM: 발광제어 신호라인

Claims (14)

1. 제 1 방향 및 상기 제 1 방향과 수직한 제 2 방향으로 나란히 위치하는 화소 영역들을 포함하는 표시 영역;
   각 화소 영역과 전기적으로 연결되고, 메쉬(mesh) 형상인 하부 전원전압 공급라인;
   상기 하부 전원전압 공급라인 상에 위치하고, 상기 하부 전원전압 공급라인과 연결되는 상부 전원전압 공급라인을 포함하되,
   상기 상부 전원전압 공급라인은 상기 제 1 방향으로 연장하는 제 1 상부 공급라인, 상기 제 1 상부 공급라인으로부터 상기 제 2 방향으로 연장하는 제 2 상부 공급라인들 및 상기 제 2 상부 공급라인들 사이를 연결하는 상부 연결라인들을 포함하고,
   각 제 2 상부 공급라인의 길이는 상기 제 1 방향으로 상기 표시 영역의 중앙 영역과 해당 제 2 상부 공급라인 사이의 거리에 반비례하는 디스플레이 장치.
2. 제 1 항에 있어서,
   각 상부 연결라인의 길이는 상기 제 2 방향으로 상기 제 1 상부 공급라인과 해당 상부 연결라인 사이의 거리에 반비례하는 디스플레이 장치.
3. 제 1 항에 있어서,
   상기 제 2 상부 공급라인들은 상기 제 1 상부 공급라인 및 상기 상부 연결라인들과 동일한 물질을 포함하는 디스플레이 장치.
4. 제 3 항에 있어서,
   상기 제 2 상부 공급라인들은 상기 제 1 상부 공급라인 및 상기 상부 연결라인들과 동일한 층 상에 위치하는 디스플레이 장치.
5. 제 1 항에 있어서,
   상기 표시 영역의 외측에 위치하고, 상기 제 2 방향으로 연장하는 데이터 라인들을 통해 각 화소 영역과 연결되는 데이터 드라이버를 더 포함하되,
   상기 제 2 상부 공급라인들은 상기 데이터 라인들과 다른 층 상에 위치하는 디스플레이 장치.
6. 제 5 항에 있어서,
   각 화소 영역은 구동 회로, 발광 소자 및 상기 구동 회로와 상기 발광 소자 사이를 연결하는 중간 전극을 포함하되,
   상기 제 2 상부 공급라인들은 상기 중간 전극과 동일한 층 상에 위치하는 디스플레이 장치.
7. 제 5 항에 있어서,
   상기 하부 전원전압 공급라인은 상기 제 1 방향으로 연장하는 제 1 하부 공급라인들 및 상기 제 2 방향으로 연장하는 제 2 하부 공급라인들을 포함하되,
   상기 제 1 하부 공급라인들은 상기 데이터 라인들과 다른 층 상에 위치하는 디스플레이 장치.
8. 제 7 항에 있어서,
   상기 표시 영역의 외측에 위치하고, 상기 제 1 방향으로 연장하는 게이트 라인들을 통해 각 화소 영역과 연결되는 게이트 드라이버를 더 포함하되,
   상기 제 1 하부 공급라인들은 상기 게이트 라인들과 동일한 층 상에 위치하는 디스플레이 장치.
9. 제 7 항에 있어서,
   상기 제 2 하부 공급라인들은 상기 제 1 하부 공급라인들과 다른 물질을 포함하는 디스플레이 장치.
10. 제 7 항에 있어서,
    상기 제 2 하부 공급라인들은 상기 데이터 라인들과 동일한 층 상에 위치하는 디스플레이 장치.
11. 제 1 항에 있어서,
    상기 제 2 방향으로 연장하는 제어신호 공급라인들을 통해 상기 표시 영역과 연결되는 발광제어 드라이버; 및
    상기 제 1 방향으로 연장하고, 상기 제어신호 공급라인들 중 하나와 연결되는 발광제어 신호라인들을 더 포함하되,
    각 제어신호 공급라인의 길이는 상기 제 1 방향으로 상기 표시 영역의 가장 자리와 해당 제어신호 공급라인 사이의 거리에 반비례하는 디스플레이 장치.
12. 제 11 항에 있어서,
    상기 제어신호 공급라인들은 상기 제 2 상부 공급라인들과 동일한 층 상에 위치하는 디스플레이 장치.
13. 제 11 항에 있어서,
    상기 제어신호 공급라인들은 상기 제 2 상부 공급라인들과 동일한 물질을 포함하는 디스플레이 장치.
14. 제 11 항에 있어서,
    상기 발광제어 신호라인들은 상기 제어신호 공급라인과 다른 층 상에 위치하는 디스플레이 장치.

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