KR20220170523A - 검출 라인을 포함하는 디스플레이 장치 - Google Patents
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Abstract
본 발명은 쇼트를 감지할 수 있는 검출 라인을 포함하는 디스플레이 장치에 관한 것이다. 상기 검출 라인은 표시 영역의 외측에서 신호 배선들 사이에 위치할 수 있다. 상기 신호 배선들은 상기 표시 영역의 외측에서 전원전압 공급라인들 사이를 전기적으로 연결하는 전원전압 연결라인을 포함할 수 있다. 상기 검출 라인은 상기 전원전압 연결라인과 중첩하는 영역을 포함할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 검출 라인이 차지하는 면적이 증가될 수 있다. 따라서, 상기 디스플레이 장치에서는 쇼트 감지에 대한 신뢰성이 향상될 수 있다.
Description
본 발명은 쇼트의 감지를 위하여 검출 라인을 포함하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 사용자의 요청에 따라 이미지 및/또는 영상을 제공한다. 예를 들어, 상기 디스플레이 장치는 다수의 화소 영역을 포함할 수 있다. 각 화소 영역은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역은 발광 소자를 포함할 수 있다.
상기 화소 영역들이 위치하는 표시 영역의 외측인 비표시 영역에는 각 화소 영역의 동작을 제어하기 위한 다양한 신호가 전달되는 신호 배선들이 위치할 수 있다. 예를 들어, 상기 신호 배선들은 데이터 신호를 인가하는 데이터 라인, 게이트 신호를 인가하는 게이트 라인 및 전원전압을 공급하는 전원전압 공급라인을 포함할 수 있다. 각 화소 영역의 상기 발광 소자와 상기 신호 배선들은 소자 기판에 의해 지지될 수 있다. 예를 들어, 상기 소자 기판 상에는 각 화소 영역의 상기 발광 소자 및 상기 신호 배선들 사이의 불필요한 연결을 방지하기 위한 적어도 하나의 절연막이 형성될 수 있다.
상기 소자 기판 및 상기 절연막에는 외부 응력(external stress)에 의한 크랙(crack)이 발생할 수 있다. 상기 소자 기판 및 상기 절연막에 발생한 크랙은 상기 신호 배선들의 쇼트(short)를 유발할 수 있다. 상기 비표시 영역에는 쇼트를 감지하기 위한 검출 라인이 위치할 수 있다. 예를 들어, 상기 검출 라인은 상기 신호 배선들 사이에 위치할 수 있다.
그러나, 고해상도를 위하여 상기 비표시 영역의 면적을 줄이는 경우, 상기 디스플레이 장치에서는 상기 검출 라인의 면적이 감소될 수 있다. 이에 따라, 상기 디스플레이 장치에서는 쇼트의 감지에 대한 신뢰성이 저하되고, 신호 배선들의 쇼트에 의한 사고 가능성이 높아질 수 있다.
본 발명이 해결하고자 하는 과제는 검출 라인을 이용한 쇼트의 감지에 대한 신뢰성을 향상할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 비표시 영역 상에 위치하는 검출 라인의 면적을 증가할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 표시 영역 및 비표시 영역을 포함한다. 소자 기판의 비표시 영역 상에는 전원전압 공급라인들 및 제 1 전원전압 연결라인이 위치한다. 전원전압 공급라인들은 제 1 방향으로 연장하여 표시 영역 내에 위치하는 화소 영역들과 전기적으로 연결된다. 제 1 전원전압 연결라인은 전원전압 공급라인들 사이를 전기적으로 연결한다. 전원전압 공급라인들 사이에는 검출 라인이 위치한다. 검출 라인은 제 1 방향으로 연장한다. 검출 라인은 제 1 전원전압 연결라인과 중첩하는 영역을 포함한다.
제 1 전원전압 연결라인과 중첩하는 검출 라인의 일부 영역은 표시 영역과 제 1 전원전압 연결라인 사이에 위치하는 검출 라인의 일부 영역보다 큰 폭을 가질 수 있다.
검출 라인은 제 1 전원전압 연결라인을 완전히 가로지를 수 있다.
제 1 전원전압 연결라인은 제 2 방향으로 연장할 수 있다. 제 2 방향은 제 1 방향과 수직할 수 있다.
소자 기판의 비표시 영역 상에는 제 2 전원전압 연결라인이 위치할 수 있다. 제 2 전원전압 연결라인은 전원전압 공급라인들 사이를 전기적으로 연결할 수 있다. 제 1 전원전압 연결라인은 표시 영역과 제 2 전원전압 연결라인 사이에 위치할 수 있다. 검출 라인은 제 2 전원전압 연결라인과 중첩하는 영역을 포함할 수 있다.
제 2 전원전압 연결라인은 제 1 전원전압 연결라인과 평행하게 연장할 수 있다.
검출 라인은 제 2 전원전압 연결라인을 완전히 가로지를 수 있다.
제 1 전원전압 연결라인과 중첩하는 검출 라인의 일부 영역은 인접한 전원전압 공급라인들 사이의 이격 거리보다 큰 폭을 가질 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 표시 영역 및 감지 영역을 포함한다. 표시 영역 내에는 화소 영역들이 위치한다. 감지 영역은 표시 영역의 외측에 위치한다. 소자 기판의 감지 영역 상에는 제 1 전원전압 공급라인, 제 2 전원전압 공급라인 및 전원전압 연결라인이 위치한다. 제 1 전원전압 공급라인 및 제 2 전원전압 공급라인은 각각 화소 영역들 중 일부와 전기적으로 연결된다. 제 2 전원전압 공급라인은 제 1 전원전압 공급라인과 나란히 위치한다. 전원전압 연결라인은 제 1 전원전압 공급라인과 제 2 전원전압 공급라인 사이를 전기적으로 연결한다. 제 1 전원전압 공급라인과 제 2 전원전압 공급라인 사이에는 검출 라인이 위치한다. 검출 라인은 전원전압 연결라인의 일부 영역과 중첩한다. 전원전압 연결라인과 검출 라인 사이에는 제 1 절연막이 위치한다.
검출 라인의 수평 길이는 제 1 전원전압 공급라인과 제 2 전원전압 공급라인 사이의 이격 거리보다 작을 수 있다.
각 화소 영역은 박막 트랜지스터 및 발광 소자를 포함할 수 있다. 발광 소자는 박막 트랜지스터와 전기적으로 연결될 수 있다. 제 1 절연막은 각 화소 영역의 박막 트랜지스터와 발광 소자 사이로 연장할 수 있다.
발광 소자는 소자 기판 상에 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함할 수 있다. 검출 라인은 발광 소자의 제 1 전극과 동일한 물질을 포함할 수 있다.
제 1 전원전압 공급라인 및 제 2 전원전압 공급라인은 제 2 절연막에 의해 덮일 수 있다. 전원전압 연결라인은 제 2 절연막 상에 위치할 수 있다.
소자 기판과 각 화소 영역의 박막 트랜지스터 사이에는 차광 패턴이 위치할 수 있다. 제 2 절연막은 각 화소 영역의 차광 패턴과 박막 트랜지스터 사이로 연장할 수 있다.
제 1 전원전압 공급라인 및 제 2 전원전압 공급라인은 차광 패턴과 동일한 물질을 포함할 수 있다. 전원전압 연결라인은 박막 트랜지스터의 게이트 전극과 동일한 물질을 포함할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 표시 영역의 외측에서 전원전압 공급라인들 사이를 전기적으로 연결하는 전원전압 연결라인 및 상기 전원전압 공급라인들 사이에 위치하는 검출 라인을 포함하되, 상기 검출 라인이 상기 전원전압 연결라인과 다른 층 상에 위치할 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 상기 검출 라인의 면적이 증가될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 쇼트의 감지에 대한 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 일부 단면을 나타낸 도면이다.
도 4는 도 1의 R 영역을 확대한 도면이다.
도 5는 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 6은 도 4의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 7 내지 9는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 일부 단면을 나타낸 도면이다.
도 4는 도 1의 R 영역을 확대한 도면이다.
도 5는 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 6은 도 4의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 7 내지 9는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 구성을 나타낸 도면이다. 도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 일부 단면을 나타낸 도면이다.
도 1 내지 3을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 표시 패널(100), 데이터 드라이버(200), 게이트 드라이버(300), 타이밍 컨트롤러(400) 및 전원 유닛(500)을 포함할 수 있다.
상기 표시 패널(100)은 사용자에게 제공된 이미지 및/또는 영상을 생성할 수 있다. 예를 들어, 상기 표시 패널(100)은 다수의 화소 영역(PA)을 포함할 수 있다. 상기 데이터 드라이버(200), 상기 게이트 드라이버(300), 상기 타이밍 컨트롤러(400) 및 상기 전원 유닛(500)은 각 화소 영역(PA)의 동작을 제어할 수 있는 다양한 신호를 제공할 수 있다. 예를 들어, 상기 데이터 드라이버(200)는 데이터 라인들(DL)을 통해 각 화소 영역(PA)에 데이터 신호를 인가하고, 상기 게이트 드라이버(300)는 게이트 라인들(GL)을 통해 각 화소 영역(PA)에 게이트 신호를 인가할 수 있다. 상기 전원 유닛(500)은 전원전압 공급라인들(PL)을 통해 각 화소 영역(PA)에 전원전압을 공급하고, 기준전압 공급라인들(RL)을 통해 각 화소 영역(PA)에 기준전압을 공급할 수 있다. 상기 타이밍 컨트롤러(400)는 상기 데이터 드라이버(200) 및 상기 게이트 드라이버(300)의 동작을 제어할 수 있다. 예를 들어, 상기 데이터 드라이버(200)는 상기 타이밍 컨트롤러(400)로부터 디지털 비디오 데이터들 및 소스 타이밍 신호를 전달받고, 상기 게이트 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 클럭 신호들, 리셋 클럭 신호들 및 스타트 신호들을 전달받을 수 있다.
각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA)은 소자 기판(101) 상에 위치하는 발광 소자(150)를 포함할 수 있다. 상기 소자 기판(101)은 절연성 물질을 포함할 수 있다. 상기 소자 기판(101)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(101)은 유리 또는 플라스틱을 포함할 수 있다. 상기 발광 소자(150)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자(150)는 상기 소자 기판(101) 상에 순서대로 적층된 제 1 전극(151), 발광층(152) 및 제 2 전극(152)을 포함할 수 있다.
상기 제 1 전극(151)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(151)은 높은 투과율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(151)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다.
상기 발광층(152)은 상기 제 1 전극(151)과 상기 제 2 전극(153) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(152)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(152)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 발광층(152)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transmitting Layer; HTL), 전자 수송층(Electron Transmitting Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(152)의 발광 효율이 향상될 수 있다.
상기 제 2 전극(153)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(153)은 상기 제 1 전극(151)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 전극(153)의 투과율은 상기 제 1 전극(151)의 투과율보다 낮을 수 있다. 상기 제 2 전극(153)은 반사율이 높은 물질을 포함할 수 있다. 예를 들어, 상기 제 2 전극(153)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광층(152)에 의해 생성된 빛이 해당 화소 영역(PA)의 상기 제 1 전극(151) 및 상기 소자 기판(101)을 통해 외부로 방출될 수 있다.
각 화소 영역(PA)은 상기 발광 소자(150)의 동작을 제어하기 위한 구동 회로(DC)를 포함할 수 있다. 예를 들어, 상기 구동 회로(DC)는 게이트 신호 및 데이터 신호에 따른 구동 전류를 상기 발광 소자(150)에 공급할 수 있다. 상기 구동 회로(DC)는 적어도 하나의 박막 트랜지스터(T1, T2, T3)를 포함할 수 있다. 예를 들어, 상기 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2), 제 3 박막 트랜지스터(T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴, 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 포함할 수 있다. 상기 제 2 박막 트랜지스터(T2)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴(121), 제 2 게이트 전극(122), 제 2 소스 전극(123) 및 제 2 드레인 전극(124)을 포함할 수 있다.
상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(121)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(121)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 2 반도체 패턴(121)은 상기 제 1 반도체 패턴과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(121)은 상기 제 1 반도체 패턴과 동시에 형성될 수 있다. 상기 제 2 반도체 패턴(121)은 상기 제 1 반도체 패턴과 동일한 층 상에 위치할 수 있다.
상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(121)은 각각 소스 영역, 드레인 영역 및 채널 영역을 포함할 수 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 상기 소스 영역 및 상기 드레인 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 채널 영역은 산화물 반도체의 도체화되지 않은 영역으로 이루어질 수 있다.
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극(122)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극(122)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(122)은 상기 제 1 게이트 전극과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(122)은 상기 제 1 게이트 전극과 동시에 형성될 수 있다. 상기 제 2 게이트 전극(122)은 상기 제 1 게이트 전극과 동일한 층 상에 위치할 수 있다.
상기 제 1 게이트 전극은 상기 제 1 반도체 패턴 상에 위치하고, 상기 제 2 게이트 전극(122)은 상기 제 2 반도체 패턴(121) 상에 위치할 수 있다. 상기 제 1 게이트 전극은 상기 제 1 반도체 패턴과 절연되고, 상기 제 2 게이트 전극(122)은 상기 제 2 반도체 패턴(121)과 절연될 수 있다. 상기 제 1 게이트 전극은 상기 제 1 반도체 패턴의 상기 채널 영역과 중첩하고, 상기 제 2 게이트 전극(122)은 상기 제 2 반도체 패턴(121)의 상기 채널 영역과 중첩할 수 있다. 예를 들어, 상기 제 1 반도체 패턴의 상기 채널 영역은 상기 제 1 게이트 전극에 인가된 전압에 대응하는 전기 전도도를 가지고, 상기 제 2 반도체 패턴(121)의 상기 채널 영역은 상기 제 2 게이트 전극(122)에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다.
상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극(123) 및 상기 제 2 드레인 전극(124)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극(123) 및 상기 제 2 드레인 전극(124)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극은 상기 제 1 소스 전극과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극은 상기 제 1 소스 전극과 동시에 형성될 수 있다. 상기 제 1 드레인 전극은 상기 제 1 소스 전극과 동일한 층 상에 위치할 수 있다. 상기 제 2 드레인 전극(124)은 상기 제 2 소스 전극(123)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(124)은 상기 제 2 소스 전극(123)과 동시에 형성될 수 있다. 상기 제 2 드레인 전극(124)은 상기 제 2 소스 전극(123)과 동일한 층 상에 위치할 수 있다.
상기 제 1 소스 전극은 상기 제 1 반도체 패턴의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 1 드레인 전극은 상기 제 1 반도체 패턴의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 드레인 전극은 상기 제 1 소스 전극과 이격될 수 있다. 상기 제 2 소스 전극(123)은 상기 제 2 반도체 패턴(121)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 2 드레인 전극(124)은 상기 제 2 반도체 패턴(121)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 드레인 전극(124)은 상기 제 2 소스 전극(123)과 이격될 수 있다.
상기 제 3 박막 트랜지스터(T3)는 상기 제 2 박막 트랜지스터(T2)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(T3)는 제 3 반도체 패턴(131), 제 3 게이트 전극(132), 제 3 소스 전극(133) 및 제 3 드레인 전극(134)을 포함할 수 있다.
상기 제 3 반도체 패턴(131)은 상기 제 2 반도체 패턴(121)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 반도체 패턴(131)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 3 반도체 패턴(131)은 상기 제 2 반도체 패턴(121)과 동시에 형성될 수 있다. 예를 들어, 상기 제 3 반도체 패턴(131)은 상기 제 2 반도체 패턴(121)과 동일한 층 상에 위치할 수 있다. 상기 제 3 반도체 패턴(131)은 상기 제 2 반도체 패턴(121)과 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 3 반도체 패턴(131)은 소스 영역과 드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다.
상기 제 3 게이트 전극(132)은 상기 제 2 게이트 전극(122)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 게이트 전극(132)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 3 게이트 전극(132)은 상기 제 2 게이트 전극(122)과 동시에 형성될 수 있다. 예를 들어, 상기 제 3 게이트 전극(132)은 상기 제 2 게이트 전극(122)과 동일한 층 상에 위치할 수 있다.
상기 제 3 소스 전극(133) 및 상기 제 3 드레인 전극(134)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 소스 전극(133) 및 상기 제 3 드레인 전극(134)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 3 드레인 전극(134)은 상기 제 3 소스 전극(133)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 드레인 전극(134)은 상기 제 3 소스 전극(133)과 동시에 형성될 수 있다. 상기 제 3 드레인 전극(134)은 상기 제 3 소스 전극(133)과 동일한 층 상에 위치할 수 있다. 상기 제 3 소스 전극(133)은 상기 제 3 반도체 패턴(131)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 3 드레인 전극(134)은 상기 제 3 반도체 패턴(131)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 3 드레인 전극(134)은 상기 제 3 소스 전극(133)과 이격될 수 있다.
각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)은 상기 소자 기판(101)과 해당 화소 영역(PA)의 상기 발광 소자(150) 사이에 위치할 수 있다. 예를 들어, 상기 소자 기판(101) 상에는 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3) 및 상기 발광 소자(150) 사이의 불필요한 연결을 방지하기 위한 적어도 하나의 절연막(111, 112, 113, 114, 115)이 위치할 수 있다. 예를 들어, 상기 소자 기판(101) 상에는 버퍼 절연막(111), 게이트 절연막(112), 소자 보호막(113), 오버 코트층(114) 및 뱅크 절연막(115)이 위치할 수 있다.
상기 버퍼 절연막(111)은 상기 소자 기판(101)과 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3) 사이에 위치할 수 있다. 상기 버퍼 절연막(111)은 상기 박막 트랜지스터들(T1, T2, T3)의 형성 공정에서 상기 소자 기판(101)에 의한 오염을 방지할 수 있다. 예를 들어, 상기 버퍼 절연막(111)은 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)을 향한 상기 소자 기판(101)의 전체 표면 상에 위치할 수 있다. 상기 버퍼 절연막(111)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 버퍼 절연막(111)은 실리콘 산화물 및 실리콘 질화물과 같은 무기 절연 물질을 포함할 수 있다. 상기 버퍼 절연막(111)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 버퍼 절연막(111)은 실리콘 질화물로 이루어진 막과 실리콘 산화물로 이루어진 막의 적층 구조를 가질 수 있다.
상기 게이트 절연막(112)은 상기 버퍼 절연막(111) 상에 위치할 수 있다. 상기 게이트 절연막(112)은 각 박막 트랜지스터(T1, T2, T3)의 상기 반도체 패턴(121, 131)과 상기 게이트 전극(122, 132) 사이로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 게이트 전극, 상기 제 2 게이트 전극(122) 및 상기 제 3 게이트 전극(132)은 상기 게이트 절연막(112)에 의해 해당 화소 영역(PA)의 상기 제 1 반도체 패턴, 상기 제 2 반도체 패턴(121) 및 상기 제 3 반도체 패턴(131)과 절연될 수 있다. 상기 게이트 절연막(112)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(112)은 실리콘 산화물 및 실리콘 질화물과 같은 무기 절연 물질을 포함할 수 있다. 상기 게이트 절연막(112)은 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(112)은 하프늄 산화물(HfO)과 같은 High-K 물질을 포함할 수 있다. 상기 게이트 절연막(112)은 다중층 구조를 가질 수 있다.
각 박막 트랜지스터(T1, T2, T3)의 상기 소스 전극(123, 133) 및 상기 드레인 전극(124, 134)은 상기 게이트 절연막(112) 상에 위치할 수 있다. 예를 들어, 상기 게이트 절연막(112)은 각 반도체 패턴(121, 131)의 상기 소스 영역을 부분적으로 노출하는 소스 컨택홀들 및 각 반도체 패턴(121, 131)의 상기 드레인 영역을 부분적으로 노출하는 드레인 컨택홀들을 포함할 수 있다. 각 박막 트랜지스터(T1, T2, T3)의 상기 소스 전극(123, 133)은 상기 소스 컨택홀들 중 하나를 통해 해당 반도체 패턴(121, 131)의 상기 소스 영역과 연결되고, 각 박막 트랜지스터(T1, T2, T3)의 상기 드레인 전극(124, 134)은 상기 드레인 컨택홀들 중 하나를 통해 해당 반도체 패턴(121, 131)의 상기 드레인 영역과 연결될 수 있다.
상기 소자 보호막(113)은 상기 게이트 절연막(112) 상에 위치할 수 있다. 상기 소자 보호막(113)은 외부 충격 및 수분에 의한 각 박막 트랜지스터(T1, T2, T3)의 손상을 방지할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132), 상기 소스 전극(123, 133) 및 상기 드레인 전극(124, 134)은 상기 소자 보호막(113)에 의해 덮일 수 있다. 상기 소자 보호막(113)은 상기 소자 기판(101)과 대향하는 각 박막 트랜지스터(T1, T2, T3)의 표면을 따라 연장할 수 있다. 상기 소자 보호막(113)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 보호막(113)은 실리콘 산화물 및 실리콘 질화물과 같은 무기 절연 물질을 포함할 수 있다.
상기 소자 보호막(113)은 상기 박막 트랜지스터들(T1, T2, T3)의 외측에서 상기 게이트 절연막(112)과 접촉할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2, T3)의 상기 소스 전극(123, 133) 및 상기 드레인 전극(124, 134)은 해당 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132)과 동일한 층 상에 위치할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132), 상기 소스 전극(123, 133) 및 상기 드레인 전극(124, 134)은 동시에 형성될 수 있다. 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132), 상기 소스 전극(123, 133) 및 상기 드레인 전극(124, 134)은 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 박막 트랜지스터들(T1, T2, T3)의 형성 공정이 단순화될 수 있다.
상기 오버 코트층(114)은 상기 소자 보호막(113) 상에 위치할 수 있다. 상기 오버 코트층(114)은 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 소자 기판(101)과 대향하는 상기 오버 코트층(114)의 표면은 평평한 평면(flat surface)일 수 있다. 상기 발광 소자(150)는 상기 오버 코트층(114) 상에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광 소자(150)로부터 상기 소자 기판(101) 방향으로 방출되는 빛의 위치에 따른 위상 편차 및 휘도 편차가 방지될 수 있다. 상기 오버 코트층(114)은 절연성 물질을 포함할 수 있다. 상기 오버 코트층(114)은 상기 소자 보호막(113)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(114)은 유기 절연 물질을 포함할 수 있다.
상기 뱅크 절연막(115)은 상기 오버 코트층(114) 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(150)는 상기 뱅크 절연막(115)에 의해 독립적으로 제어될 수 있다. 예를 들어, 각 발광 소자(150)의 상기 제 1 전극(151)은 상기 뱅크 절연막(115)에 의해 인접한 발광 소자(150)의 상기 제 1 전극(151)과 절연될 수 있다. 상기 뱅크 절연막(115)은 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(151)의 가장 자리를 덮을 수 있다. 각 발광 소자(150)의 상기 발광층(152) 및 상기 제 2 전극(153)은 상기 뱅크 절연막(115)에 의해 노출된 해당 제 1 전극(151)의 일부 영역 상에 적층될 수 있다. 예를 들어, 상기 뱅크 절연막(115)은 각 화소 영역(PA) 내에 발광 영역(EA)을 정의할 수 있다. 각 화소 영역(PA)의 상기 발광 영역(EA)은 해당 화소 영역(PA)의 상기 구동 회로(DC)와 이격될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)은 해당 화소 영역(PA)의 상기 발광 영역(EA)의 외측에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(150)로부터 방출된 빛이 해당 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3)에 의해 차단되지 않을 수 있다. 상기 뱅크 절연막(115)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(115)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(115)은 상기 오버 코트층(114)과 다른 물질을 포함할 수 있다.
각 발광 소자(150)의 상기 발광층(152) 및 상기 제 2 전극(153)은 인접한 발광 소자(150)의 상기 발광층(152) 및 상기 제 2 전극(153)과 연결될 수 있다. 예를 들어, 각 발광 소자(150)의 상기 발광층(152) 및 상기 제 2 전극(153)은 상기 뱅크 절연막(115) 상으로 연장할 수 있다. 각 화소 영역(PA)은 서로 다른 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA)은 컬러 필터(160)를 포함할 수 있다. 각 화소 영역(PA)의 상기 컬러 필터(160)는 해당 화소 영역(PA) 내에 위치하는 상기 발광 소자(150)로부터 방출된 빛의 경로 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 컬러 필터(160)는 상기 소자 보호막(113)과 상기 오버 코트층(114) 사이에 해당 화소 영역(PA)의 상기 발광 영역(EA)과 중첩하도록 위치할 수 있다. 각 화소 영역(PA)의 상기 컬러 필터(160)에 의한 단차는 상기 오버 코트층(114)에 의해 제거될 수 있다.
상기 소자 기판(101)과 각 박막 트랜지스터(T1, T2, T3) 사이에는 차광 패턴(140)이 위치할 수 있다. 예를 들어, 상기 차광 패턴(140)은 상기 소자 기판(101)과 상기 버퍼 절연막(111) 사이에 위치할 수 있다. 상기 차광 패턴(140)은 각 박막 트랜지스터(T1, T2, T3)의 상기 반도체 패턴(121, 131) 방향으로 진행하는 외광을 차단할 수 있다. 예를 들어, 각 반도체 패턴(121, 131)의 상기 채널 영역은 상기 차광 패턴(140) 상에 위치할 수 있다. 상기 차광 패턴(140)은 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132)과 중첩할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광에 의한 각 박막 트랜지스터(T1, T2, T3)의 특성 변화가 방지될 수 있다. 상기 차광 패턴(140)은 빛을 흡수 또는 반사할 수 있는 물질을 포함할 수 있다. 상기 차광 패턴(140)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 차광 패턴(140)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
각 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1)는 게이트 신호에 따라 데이터 신호를 해당 구동 회로(DC)의 상기 제 2 박막 트랜지스터(T2)로 전달할 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 1 게이트 전극은 상기 게이트 라인들(GL) 중 하나와 전기적으로 연결되고, 각 구동 회로(DC)의 상기 제 1 소스 전극은 상기 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다. 각 구동 회로(DC)의 상기 제 2 박막 트랜지스터(T2)는 상기 데이터 신호에 따른 구동 전류를 생성할 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 2 게이트 전극(122)은 해당 구동 회로(DC)의 상기 제 1 드레인 전극과 전기적으로 연결되고, 각 구동 회로(DC)의 상기 제 2 소스 전극(123)은 상기 전원전압 공급라인들(PL) 중 하나와 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 상기 발광 소자(150)에는 해당 화소 영역(PA) 내에 위치하는 상기 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류가 공급될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 소자(150)는 해당 화소 영역(PA) 내에 위치하는 상기 제 2 드레인 전극(124)과 전기적으로 연결될 수 있다.
상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 게이트 라인들(GL)은 상기 게이트 절연막(112)과 상기 소자 보호막(113) 사이에 위치할 수 있다. 상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2, T3)의 상기 게이트 전극(122, 132)과 동시에 형성될 수 있다. 각 화소 영역(PA)의 상기 제 1 게이트 전극은 해당 게이트 라인(GL)과 직접 접촉할 수 있다.
상기 데이터 라인들(DL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 상기 데이터 라인들(DL)은 상기 게이트 라인들(GL)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 데이터 라인들(DL)은 상기 소자 기판(101)과 상기 버퍼 절연막(111) 사이에 위치할 수 있다. 상기 데이터 라인들(DL)은 상기 차광 패턴(140)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 데이터 라인들(DL)은 상기 차광 패턴(140)과 동시에 형성될 수 있다. 상기 버퍼 절연막(111) 및 상기 게이트 절연막(112)은 각 데이터 라인(DL)의 일부 영역을 노출하는 데이터 컨택홀들을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 1 소스 전극은 상기 데이터 컨택홀들 중 하나를 통해 해당 데이터 라인(DL)과 연결될 수 있다.
상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 평행하게 연장할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 소자 기판(101)과 상기 버퍼 절연막(111) 사이에 위치할 수 있다. 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동시에 형성될 수 있다. 상기 버퍼 절연막(111) 및 상기 게이트 절연막(112)은 각 전원전압 공급라인(PL)의 일부 영역을 노출하는 전원전압 컨택홀들을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 2 소스 전극(123)은 상기 전원전압 컨택홀들 중 하나를 통해 해당 전원전압 공급라인(PL)과 연결될 수 있다.
각 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 해당 구동 회로(DC)의 상기 제 2 게이트 전극(122)에 인가되는 신호를 한 프레임 동안 유지할 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 해당 구동 회로(DC)의 상기 제 2 게이트 전극(122)과 상기 제 2 드레인 전극(124) 사이에 전기적으로 연결될 수 있다. 각 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 적어도 두 개의 커패시터 전극(171, 172)이 적층된 구조를 가질 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 제 1 커패시터 전극(171)과 제 2 커패시터 전극(172)의 적층 구조를 가질 수 있다. 각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 해당 구동 회로(DC)의 상기 제 1 커패시터 전극(171) 상에 위치할 수 있다. 각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 해당 구동 회로(DC)의 상기 제 1 커패시터 전극(171)과 절연될 수 있다. 각 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 상기 소자 기판(101)과 상기 오버 코트층(114) 사이에 위치하는 도전층을 이용하여 형성될 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 1 커패시터 전극(171)은 상기 소자 기판(101)과 상기 버퍼 절연막(111) 사이에 위치하고, 각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 상기 버퍼 절연막(111)과 상기 게이트 절연막(112) 사이에 위치할 수 있다.
각 구동 회로(DC)의 상기 제 1 커패시터 전극(171)은 상기 차광 패턴(140)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 1 커패시터 전극(171)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 각 구동 회로(DC)의 상기 제 1 커패시터 전극(171)은 상기 차광 패턴(140)과 동시에 형성될 수 있다. 각 구동 회로(DC)의 상기 제 1 커패시터 전극(171)은 해당 구동 회로(DC)의 상기 제 2 드레인 전극(124)과 전기적으로 연결될 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 1 커패시터 전극(171)은 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140) 및 상기 제 1 반도체 패턴의 상기 드레인 영역을 통해 해당 구동 회로(DC)의 상기 제 2 드레인 전극(124)과 연결될 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 제 1 반도체 패턴의 상기 드레인 영역은 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140)과 전기적으로 연결될 수 있다. 예를 들어, 상기 버퍼 절연막(111)은 각 화소 영역(PA) 내에서 상기 차광 패턴(140)과 상기 제 1 반도체 패턴의 상기 드레인 영역 사이에 위치하는 스토리지 컨택홀들을 포함할 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 제 1 반도체 패턴의 상기 드레인 영역은 상기 스토리지 컨택홀들 중 하나를 통해 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140)과 연결될 수 있다. 각 구동 회로(DC)의 상기 제 1 커패시터 전극(171)은 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140)과 직접 접촉할 수 있다.
각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 해당 구동 회로(DC)의 상기 반도체 패턴들(121, 131)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 해당 구동 회로(DC)의 상기 반도체 패턴들(121, 131)과 동시에 형성될 수 있다. 각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 해당 구동 회로(DC)의 상기 채널 영역들보다 낮은 저항을 가질 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 2 커패시터 전극(172)은 산화물 반도체의 도체화된 영역을 포함할 수 있다.
각 구동 회로(DC)의 상기 제 3 박막 트랜지스터(T3)는 게이트 신호에 따라 해당 구동 회로(DC)의 상기 스토리지 커패시터(Cst)를 초기화할 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 3 게이트 전극(132)은 상기 게이트 라인들(GL) 중 하나와 전기적으로 연결되고, 각 구동 회로(DC)의 상기 제 3 소스 전극(133)은 상기 기준전압 공급라인들(RL) 중 하나와 연결되며, 각 구동 회로(DC)의 상기 제 3 드레인 전극(134)은 해당 구동 회로(DC)의 상기 스토리지 커패시터(Cst)와 전기적으로 연결될 수 있다. 각 구동 회로(DC)의 상기 제 3 게이트 전극(132)은 해당 구동 회로(DC)의 상기 제 1 게이트 전극과 동일한 게이트 라인(GL)에 연결될 수 있다. 예를 들어, 각 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1) 및 상기 제 3 박막 트랜지스터(T3)는 동시에 턴-온/오프 될 수 있다.
상기 기준전압 공급라인들(RL)은 상기 전원전압 공급라인들(PL)과 평행하게 연장할 수 있다. 예를 들어, 상기 기준전압 공급라인들(RL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 상기 기준전압 공급라인들(RL)은 상기 전원전압 공급라인(PL)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 기준전압 공급라인들(RL)은 상기 소자 기판(101)과 상기 버퍼 절연막(111) 사이에 위치할 수 있다. 상기 기준전압 공급라인들(RL)은 상기 전원전압 공급라인들(PL)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 데이터 라인들(DL), 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)은 동시에 형성될 수 있다. 상기 버퍼 절연막(111) 및 상기 게이트 절연막(112)은 각 기준전압 공급라인(RL)의 일부 영역을 노출하는 기준전압 컨택홀들을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 3 소스 전극(133)은 상기 기준전압 컨택홀들 중 하나를 통해 해당 기준전압 공급라인(RL)과 연결될 수 있다.
상기 표시 패널(100)은 상기 화소 영역들(PA)이 위치하는 표시 영역(AA) 및 상기 표시 영역(AA)의 외측에 위치하는 비표시 영역(NA)으로 이루어질 수 있다. 예를 들어, 상기 비표시 영역(NA)은 상기 표시 영역(AA)을 둘러쌀 수 있다. 상기 비표시 영역(NA)에는 각 화소 영역(PA)에 다양한 신호를 제공하기 위한 신호 배선들(DL, GL, PL, RL)이 위치할 수 있다. 예를 들어, 상기 데이터 라인들(DL), 상기 게이트 라인들(GL), 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)은 각각 상기 비표시 영역(NA) 상에 위치하는 영역을 포함할 수 있다. 상기 비표시 영역(NA) 내에는 상기 신호 배선들(DL, GL, PL, RL)의 쇼트(short)를 감지하기 위한 감지 영역(DA)이 위치할 수 있다. 상기 감지 영역(DA)은 상기 표시 영역(AA)과 나란히 위치할 수 있다. 예를 들어, 상기 데이터 라인들(DL)이 연장하는 방향으로 상기 표시 영역(AA)과 상기 감지 영역(DA)은 나란히 위치할 수 있다.
도 4는 본 발명의 실시 예에 따른 디스플레이 장치에서 감지 영역의 일부(도 1의 R 영역)을 확대한 도면이다. 도 5는 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다. 도 6은 도 4의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 1 내지 6을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(101)의 상기 비표시 영역(NA) 상에 상기 신호 배선들(DL, GL, PL, RL) 사이의 불필요한 연결을 방지하기 위한 적어도 하나의 절연막이 위치할 수 있다. 예를 들어, 상기 버퍼 절연막(111), 상기 게이트 절연막(112), 상기 소자 보호막(113), 상기 오버 코트층(114) 및 상기 뱅크 절연막(115)은 상기 소자 기판(101)의 상기 비표시 영역(NA) 상으로 연장할 수 있다. 상기 소자 기판(101)의 상기 감지 영역(DA) 상에는 상기 버퍼 절연막(111), 상기 게이트 절연막(112), 상기 소자 보호막(113), 상기 오버 코트층(114) 및 상기 뱅크 절연막(115)이 순서대로 적층될 수 있다.
각 발광 소자(150)의 상기 제 2 전극(153)은 상기 비표시 영역(NA) 내에서 상기 전원 유닛(500)과 전기적으로 연결될 수 있다. 예를 들어, 각 발광 소자(150)의 상기 발광층(152) 및 상기 제 2 전극(153)은 상기 표시 영역(AA)의 외측으로 연장할 수 있다. 상기 감지 영역(DA)의 상기 뱅크 절연막(115) 상에는 상기 발광층(152) 및 상기 제 2 전극(153)이 순서대로 적층될 수 있다.
각 데이터 라인(DL)의 일측 단부는 상기 소자 기판(101)의 상기 감지 영역(DA) 상에 위치할 수 있다. 예를 들어, 상기 감지 영역(DA) 내에는 각 데이터 라인(DL)을 절단하는 분리 홈들(cg)이 위치할 수 있다. 상기 분리 홈들(cg)은 상기 데이터 라인들(DL) 상에 적층되는 절연막들(112, 113, 114, 115)에 의해 채워질 수 있다. 예를 들어, 상기 데이터 라인들(DL)의 형성 공정은 인접한 두 개가 상기 감지 영역(DA)에서 서로 연결되도록 도전 패턴들을 형성하는 단계, 상기 도전 패턴들의 상태를 테스트하는 단계, 상기 분리 홈들(cg)의 형성을 통해 각 도전 패턴을 분리하여 상기 데이터 라인들(DL)을 형성하는 단계 및 후속 공정에 의해 형성되는 버퍼 절연막(111)으로 상기 분리 홈들(cg)을 채우는 단계를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 라인들(DL)의 불량률이 현저히 감소될 수 있다.
상기 소자 기판(101)의 상기 감지 영역(DA) 상에는 적어도 하나의 전원전압 연결라인(SB)이 위치할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)을 서로 연결할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 교차할 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)이 연장하는 제 1 방향과 수직한 제 2 방향으로 연장할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 상기 게이트 절연막(112)과 상기 소자 보호막(113) 사이에 위치할 수 있다. 상기 게이트 절연막(112) 및 상기 소자 보호막(113)은 상기 감지 영역(DA) 상에 위치하는 각 전원전압 공급라인(PL)의 일부 영역을 부분적으로 노출하는 전원전압 연결홀들을 포함할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 연결홀들을 통해 각 전원전압 공급라인(PL)과 연결될 수 있다. 상기 전원전압 연결라인(SB)은 각 구동 회로(DC)의 상기 게이트 전극들(122, 132)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 전원전압 연결라인(SB)은 각 구동 회로(DC)의 상기 게이트 전극들(122, 132)과 동시에 형성될 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 다른 물질을 포함할 수 있다.
상기 소자 기판(101)의 상기 감지 영역(DA) 상에는 적어도 하나의 검출 라인(SL)이 위치할 수 있다. 상기 검출 라인(SL)은 상기 신호 배선들(DL, GL, PL, RL)의 쇼트(short)를 감지할 수 있다. 예를 들어, 외부 응력(external stress)에 의해 상기 소자 기판(101) 및/또는 상기 소자 기판(101) 상에 위치하는 상기 절연막들(111, 112, 113, 114, 115) 중 적어도 일부에 발생한 크랙(crack)에 의한 쇼트(short)는 상기 검출 라인(SL)에 의해 감지될 수 있다. 상기 검출 라인(SL)은 상기 신호 배선들(DL, GL, PL, RL) 사이에 위치할 수 있다. 예를 들어, 상기 검출 라인(SL)은 상기 전원전압 공급라인들(PL) 사이에 위치할 수 있다. 상기 검출 라인(SL)은 상기 데이터 라인들(DL) 및 상기 분리 홈들(cg)과 이격될 수 있다.
상기 검출 라인(SL)은 인접한 신호 배선들(DL, SL, PL, RL)과 동일한 방향으로 연장할 수 있다. 예를 들어, 상기 검출 라인(SL)은 상기 전원전압 공급라인들(PL)과 평행하게 연장할 수 있다. 상기 검출 라인(SL)은 상기 전원전압 연결라인(SB)과 다른 층 상에 위치할 수 있다. 상기 검출 라인(SL)은 상기 전원전압 연결라인(SB)보다 상기 제 2 전극(153)에 가까이 위치할 수 있다. 예를 들어, 상기 검출 라인(SL)은 상기 오버 코트층(114)과 상기 뱅크 절연막(115) 사이에 위치할 수 있다. 상기 검출 라인(SL)은 각 신호 배선(DL, SL, PL, RL)과 상기 제 2 전극(153) 사이에 생성된 기생 커패시턴스의 변화를 통해 쇼트(short)를 감지할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 이용한 쇼트의 감지에 대한 신뢰성이 향상될 수 있다.
상기 검출 라인(SL)은 도전성 물질을 포함할 수 있다. 상기 검출 라인(SL)은 상기 전원전압 연결라인(SB)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 검출 라인(SL)은 각 발광 소자(150)의 상기 제 1 전극(151)과 동일한 물질을 포함할 수 있다. 상기 검출 라인(SL)은 각 발광 소자(150)의 상기 제 1 전극(151)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 추가 공정 없이 상기 검출 라인(SL)이 형성될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
상기 검출 라인(SL)은 상기 전원전압 연결라인(SB)과 중첩하는 영역을 포함할 수 있다. 상기 검출 라인(SL)은 상기 제 2 전극(153)을 따라 상기 표시 패널(100)의 가장 자리 방향으로 연장할 수 있다. 예를 들어, 상기 검출 라인(SL)은 상기 전원전압 연결라인(SB)을 완전히 가로지를 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)이 차지하는 면적이 증가될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 이용한 쇼트의 감지에 대한 신뢰성이 향상될 수 있다.
상기 검출 라인(SL)은 각 화소 영역(PA)과 전기적으로 연결된 신호 배선들(DL, GL, PL, RL) 중 하나와 전기적으로 연결될 수 있다. 상기 검출 라인(SL)과 전기적으로 연결된 신호 배선(DL, GL, PL, RL)은 각 화소 영역(PA)에 일정한 전압의 신호를 제공할 수 있다. 예를 들어, 상기 검출 라인(SL)은 상기 기준전압 공급라인들(RL)과 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 신호 배선들(DL, SL, PL, RL)의 밀집도를 변경하지 않고, 상기 비표시 영역(NA) 상에서 상기 검출 라인(SL)이 차지하는 면적을 충분히 확보할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 이용한 쇼트의 감지에 대한 신뢰성이 효과적으로 향상될 수 있다.
상기 검출 라인(SL)은 중간 전극(170)을 통해 해당 기준전압 공급라인(RL)과 연결될 수 있다. 상기 중간 전극(170)은 상기 검출 라인(SL)의 일측 단부와 해당 기준전압 공급라인(RL)의 일측 단부 사이에 위치할 수 있다. 예를 들어, 상기 중간 전극(170)은 상기 게이트 절연막(112)과 상기 소자 보호막(113) 사이에 위치할 수 있다. 상기 중간 전극(170)은 상기 전원전압 연결라인(SB)과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 해당 기준전압 공급라인(RL)과 연결하기 위하여 상기 게이트 절연막(112), 상기 소자 보호막(113) 및 상기 오버 코트층(114)을 관통하는 홀의 면적이 최소화될 수 있다. 예를 들어, 상기 검출 라인(SL)을 상기 중간 전극(170)과 연결하기 위하여 상기 오버 코트층(114)을 관통하는 중간홀은 상기 중간 전극(170)을 해당 기준전압 공급라인(RL)과 연결하기 위하여 상기 게이트 절연막(112) 및 상기 소자 보호막(113)을 관통하는 연결홀의 일부 영역과 중첩할 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 중간 전극(170)에 의한 상기 전원전압 연결라인(SB)의 면적 감소가 방지될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)이 해당 기준전압 공급라인(RL)과 안정적으로 연결되되, 전압 강하를 방지하기 위하여 상기 전원전압 공급라인들(PL) 사이를 전기적으로 연결하는 상기 전원전압 연결라인(SB)의 면적이 충분히 확보될 수 있다.
상기 검출 라인(SL)의 폭은 상기 기준전압 공급라인들(RL)의 외측에서 증가할 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)과 중첩하는 상기 검출 라인(SL)의 일부 영역은 상기 표시 영역(AA)과 상기 전원전압 연결라인(SB) 사이에 위치하는 상기 검출 라인(SL)의 일부 영역보다 큰 폭을 가질 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 쇼트의 감지를 위하여 상기 오버 코트층(114) 상에 위치하는 상기 검출 라인(SL)의 일부 영역 해당 기준전압 공급라인(RL)과 연결되는 상기 검출 라인(SL)의 일부 영역보다 큰 폭을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 이용한 쇼트의 감지에 대한 신뢰성이 크게 향상될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 표시 영역(AA)의 외측인 상기 감지 영역(DA) 상에 위치하는 상기 전원전압 연결라인(SB) 및 상기 검출 라인(SL)을 포함하되, 상기 신호 배선들(DL, SL, PL, RL)의 쇼트를 감지하기 위한 상기 검출 라인(SL)이 상기 전원전압 공급라인들(PL) 사이를 전기적으로 연결하는 상기 전원전압 연결라인(SB)과 다른 층 상에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)의 길이 및 폭이 증가될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 이용한 쇼트의 감지에 대한 신뢰성이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 데이터 드라이버(200), 상기 게이트 드라이버(300), 상기 타이밍 컨트롤러(400) 및 상기 전원 유닛(500)이 상기 표시 패널(100)의 외측에 위치하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 데이터 드라이버(200), 상기 게이트 드라이버(300), 상기 타이밍 컨트롤러(400) 및 상기 전원 유닛(500)이 상기 표시 패널(100)의 상기 비표시 영역(NA) 상에 위치할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치는 상기 게이트 드라이버(300)가 상기 표시 패널(100)의 상기 비표시 영역(NA) 상에 형성된 GIP(Gate In Panel) 타입의 표시 장치일 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 검출 라인(SL)이 인접한 전원전압 공급라인들(PL) 사이의 이격 거리보다 작은 폭을 갖는 것으로 설명된다. 그러나, 도 7에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 전원전압 연결라인(SB)과 중첩하는 검출 라인(SL)의 일부 영역이 전원전압 공급라인들(PL) 사이의 이격 거리(d)보다 큰 폭(w)을 가질 수 있다. 예를 들어, 상기 검출 라인(SL)은 상기 전원전압 공급라인들(PL)과 중첩하는 영역을 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 이용한 쇼트의 감지에 대한 신뢰성이 크게 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 전원전압 연결라인(SB)이 상기 전원전압 공급라인들(PL)과 다른 층 상에 위치하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 전원전압 공급라인들(PL)과 전원전압 연결라인(SB)이 동일한 층 상에 위치할 수 있다. 예를 들어, 도 8 및 9에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 전원전압 공급라인들(PL) 및 전원전압 연결라인(SB)이 소자 기판(101)과 버퍼 절연막(111) 사이에 위치할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 동일한 물질을 포함할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 동시에 형성될 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 직접 접촉할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 전원전압 연결라인(SB)과 상기 전원전압 공급라인들(PL) 사이의 접촉 저항이 최소화될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 전원전압 연결라인(SB)에 의한 전원전압의 전압 강하가 효과적으로 방지될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 검출 라인(SL)이 게이트 절연막(112)과 소자 보호막(113) 사이에 위치할 수 있다. 예를 들어, 상기 검출 라인(SL)은 각 발광 소자의 게이트 전극들과 동일한 물질을 포함할 수 있다. 상기 검출 라인(SL)은 각 발광 소자의 상기 게이트 전극들과 동시에 형성될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)의 위치 및 물질에 대한 자유도가 향상될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 검출 라인(SL)을 이용한 쇼트의 감지에 대한 신뢰성이 효과적으로 향상될 수 있다.
100: 표시 패널 150: 발광 소자
PA: 화소 영역 PL: 전원전압 공급라인
RL: 기준 전압 라인 SB: 전원전압 연결라인
SL: 검출 라인
PA: 화소 영역 PL: 전원전압 공급라인
RL: 기준 전압 라인 SB: 전원전압 연결라인
SL: 검출 라인
Claims (15)
- 표시 영역 및 비표시 영역을 포함하는 소자 기판;
상기 소자 기판의 상기 비표시 영역 상에 위치하고, 제 1 방향으로 연장하여 상기 표시 영역 내에 위치하는 화소 영역들과 전기적으로 연결되는 전원전압 공급라인들;
상기 소자 기판의 상기 비표시 영역 상에 위치하고, 상기 전원전압 공급라인들 사이를 전기적으로 연결하는 제 1 전원전압 연결라인; 및
상기 전원전압 공급라인들 사이에 위치하고, 상기 제 1 방향으로 연장하는 검출 라인을 포함하되,
상기 검출 라인은 상기 제 1 전원전압 연결라인과 중첩하는 영역을 포함하는 디스플레이 장치. - 제 1 항에 있어서,
상기 제 1 전원전압 연결라인과 중첩하는 상기 검출 라인의 일부 영역은 상기 표시 영역과 상기 제 1 전원전압 연결라인 사이에 위치하는 상기 검출 라인의 일부 영역보다 큰 폭을 갖는 디스플레이 장치. - 제 1 항에 있어서,
상기 검출 라인은 상기 제 1 전원전압 연결라인을 완전히 가로지르는 디스플레이 장치. - 제 3 항에 있어서,
상기 제 1 전원전압 연결라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장하는 디스플레이 장치. - 제 3 항에 있어서,
상기 소자 기판의 상기 비표시 영역 상에 위치하고, 상기 전원전압 공급라인들 사이를 전기적으로 연결하는 제 2 전원전압 연결라인을 더 포함하되,
상기 제 1 전원전압 연결라인은 상기 표시 영역과 상기 제 2 전원전압 연결라인 사이에 위치하고,
상기 검출 라인은 상기 제 2 전원전압 연결라인과 중첩하는 영역을 포함하는 디스플레이 장치. - 제 5 항에 있어서,
상기 제 2 전원전압 연결라인은 상기 제 1 전원전압 연결라인과 평행하게 연장하는 디스플레이 장치. - 제 5 항에 있어서,
상기 검출 라인은 상기 제 2 전원전압 연결라인을 완전히 가로지르는 디스플레이 장치. - 제 1 항에 있어서,
상기 제 1 전원전압 연결라인과 중첩하는 상기 검출 라인의 일부 영역은 인접한 전원전압 공급라인들 사이의 이격 거리보다 큰 폭을 갖는 디스플레이 장치. - 화소 영역들이 위치하는 표시 영역 및 상기 표시 영역의 외측에 위치하는 감지 영역을 포함하는 소자 기판;
상기 소자 기판의 상기 감지 영역 상에 위치하고, 상기 화소 영역들 중 일부와 전기적으로 연결되는 제 1 전원전압 공급라인;
상기 화소 영역들 중 일부와 전기적으로 연결되고, 상기 제 1 전원전압 공급라인과 나란히 위치하는 제 2 전원전압 공급라인;
상기 소자 기판의 상기 감지 영역 상에 위치하고, 상기 제 1 전원전압 공급라인과 상기 제 2 전원전압 공급라인 사이를 전기적으로 연결하는 전원전압 연결라인;
상기 제 1 전원전압 공급라인과 상기 제 2 전원전압 공급라인 사이에 위치하고, 상기 전원전압 연결라인의 일부 영역과 중첩하는 검출 라인; 및
상기 전원전압 연결라인과 상기 검출 라인 사이에 위치하는 제 1 절연막을 포함하는 디스플레이 장치. - 제 9 항에 있어서,
상기 검출 라인의 수평 길이는 상기 제 1 전원전압 공급라인과 상기 제 2 전원전압 공급라인 사이의 이격 거리보다 작은 디스플레이 장치. - 제 9 항에 있어서,
각 화소 영역은 박막 트랜지스터 및 상기 박막 트랜지스터와 전기적으로 연결되는 발광 소자를 포함하되,
상기 제 1 절연막은 각 화소 영역의 상기 박막 트랜지스터와 상기 발광 소자 사이로 연장하는 디스플레이 장치. - 제 11 항에 있어서,
상기 발광 소자는 상기 소자 기판 상에 순서대로 적층된 제 1 전극, 발광층 및 제 2 전극을 포함하되,
상기 검출 라인은 상기 발광 소자의 상기 제 1 전극과 동일한 물질을 포함하는 디스플레이 장치. - 제 11 항에 있어서,
상기 제 1 전원전압 공급라인 및 상기 제 2 전원전압 공급라인을 덮는 제 2 절연막을 더 포함하되,
상기 전원전압 연결라인은 상기 제 2 절연막 상에 위치하는 디스플레이 장치. - 제 13 항에 있어서,
상기 소자 기판과 각 화소 영역의 상기 박막 트랜지스터 사이에 위치하는 차광 패턴을 더 포함하되,
상기 제 2 절연막은 각 화소 영역의 상기 차광 패턴과 상기 박막 트랜지스터 사이로 연장하는 디스플레이 장치. - 제 14 항에 있어서,
상기 제 1 전원전압 공급라인 및 상기 제 2 전원전압 공급라인은 상기 차광 패턴과 동일한 물질을 포함하고,
상기 전원전압 연결라인은 상기 박막 트랜지스터의 게이트 전극과 동일한 물질을 포함하는 디스플레이 장치.
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|---|---|---|---|
| KR1020210081468A KR20220170523A (ko) | 2021-06-23 | 2021-06-23 | 검출 라인을 포함하는 디스플레이 장치 |
Applications Claiming Priority (1)
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| KR1020210081468A KR20220170523A (ko) | 2021-06-23 | 2021-06-23 | 검출 라인을 포함하는 디스플레이 장치 |
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| KR20220170523A true KR20220170523A (ko) | 2022-12-30 |
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ID=84538573
Family Applications (1)
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|---|---|---|---|
| KR1020210081468A KR20220170523A (ko) | 2021-06-23 | 2021-06-23 | 검출 라인을 포함하는 디스플레이 장치 |
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2021
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