KR20230097420A - 화소 구동 회로 및 발광 소자를 포함하는 디스플레이 장치 - Google Patents
화소 구동 회로 및 발광 소자를 포함하는 디스플레이 장치 Download PDFInfo
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Abstract
본 발명은 소자 기판의 각 화소 영역 상에 화소 구동 회로 및 발광 소자가 위치하는 디스플레이 장치에 관한 것이다. 상기 디스플레이 장치는 각 화소 영역의 상기 화소 구동 회로에 신호를 인가하는 신호 배선들을 포함할 수 있다. 각 신호 배선은 상기 화소 영역들을 포함하는 표시 영역의 외측으로 연장할 수 있다. 상기 표시 영역의 외측에 위치하는 각 신호 배선의 단부는 다각형 형상의 평면을 갖는 분리 홈들 중 하나에 의해 형성될 수 있다. 각 분리 홈의 모서리들 중 적어도 하나는 해당 신호 배선으로부터 연장하는 가상 라인 상에 위치할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 공정 효율의 저하 없이, 각 신호 배선을 통해 인가되는 신호의 왜곡이 방지될 수 있다.
Description
본 발명은 소자 기판의 각 화소 영역 상에 화소 구동 회로 및 발광 소자가 위치하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 사용자에게 이미지를 제공한다. 예를 들어, 상기 디스플레이 장치는 다수의 화소 영역을 포함한다. 각 화소 영역은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역 내에는 발광 소자가 위치할 수 있다. 상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다.
각 화소 영역 내에는 상기 발광 소자의 동작을 제어하기 위한 화소 구동 회로가 위치할 수 있다. 예를 들어, 각 화소 영역의 상기 발광 소자는 해당 화소 영역의 상기 화소 구동 회로와 연결될 수 있다. 각 화소 영역의 상기 화소 구동 회로는 다양한 신호를 인가하는 신호 배선들과 연결될 수 있다. 예를 들어, 각 화소 영역의 상기 화소 구동 회로는 게이트 신호를 인가하는 게이트 라인들 중 하나 및 데이터 신호를 인가하는 데이터 라인들 중 하나와 연결될 수 있다. 각 화소 영역의 상기 화소 구동 회로는 상기 게이트 신호에 따라 상기 데이터 신호에 대응하는 구동 전류를 해당 화소 영역의 상기 발광 소자에 공급할 수 있다.
상기 신호 배선들은 상기 화소 영역들을 포함하는 표시 영역의 외측으로 연장할 수 있다. 예를 들어, 각 신호 배선의 단부는 상기 표시 영역의 외측에 위치할 수 있다. 각 신호 배선의 단부는 분리 홈에 의해 형성될 수 있다. 예를 들어, 상기 신호 배선들의 형성 방법은 인접한 두 개의 라인이 연결되도록 도전 라인들을 형성하는 단계, 상기 도전 라인들의 상태를 테스트하는 단계, 각 도전 라인의 일부 영역을 가로지르는 분리 홈들을 형성하는 단계 및 상기 테스트의 종료 후 상기 분리 홈들을 이용하여 각 도전 라인을 인접한 도전 라인과 분리하는 단계를 포함할 수 있다.
각 분리 홈의 평면은 해당 도전 라인이 연장하는 방향과 수직한 방향으로 연장하는 형상을 가질 수 있다. 예를 들어, 각 분리 홈의 평면은 제 1 방향으로 연장하는 직사각형 형상을 가지고, 각 도전 라인의 단부는 상기 제 1 방향으로 연장하는 해당 분리 홈의 측면에 의해 형성될 수 있다. 그러나, 상기 디스플레이 장치에서는 공정 효율의 최적화 및 과식각에 의한 주변 구성 요소의 손상을 방지하기 위하여, 상기 분리 홈들의 형성 공정에 소요되는 시간이 최소화될 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 신호 배선들 중 일부가 인접한 신호 배선과 완전히 분리되지 않을 수 있다. 따라서, 상기 디스플레이 장치에서는 상기 신호 배선들 중 일부를 통해 인가되는 신호가 인접한 신호 배선을 통해 인가되는 신호에 의해 왜곡될 수 있다.
본 발명이 해결하고자 하는 과제는 식각 공정에 소요되는 시간의 증가 없이, 각 신호 배선을 통해 인가되는 신호의 왜곡을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 공정 효율의 저하 없이, 각 신호 배선을 인접한 신호 배선과 완전히 분리할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확히 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판은 표시 영역 및 베젤 영역을 포함한다. 소자 기판의 표시 영역 상에는 화소 구동 회로 및 발광 소자가 위치한다. 발광 소자는 화소 구동 회로와 전기적으로 연결된다. 화소 구동 회로와 전기적으로 연결되는 신호 배선은 소자 기판의 베젤 영역 상으로 연장한다. 소자 기판의 베젤 영역 상에는 제 1 도전 패턴이 위치한다. 제 1 도전 패턴은 제 1 방향으로 신호 배선과 이격된다. 제 1 방향은 신호 배선이 연장하는 방향이다. 신호 배선과 제 1 도전 패턴 사이에는 제 1 분리 홈이 위치한다. 제 1 분리 홈은 다각형 형상의 평면을 갖는다. 제 1 분리 홈의 모서리들 중 적어도 하나는 신호 배선 및 제 1 도전 패턴을 지나는 가상 라인 상에 위치한다.
제 1 도전 패턴은 신호 배선과 동일한 물질을 포함할 수 있다.
제 1 분리 홈의 평면은 제 1 방향과 경사진 방향으로 연장하는 직사각형 형상을 가질 수 있다.
제 1 분리 홈은 제 1 모서리, 제 2 모서리, 제 3 모서리 및 제 4 모서리를 포함할 수 있다. 제 2 모서리는 제 1 모서리와 나란히 위치할 수 있다. 제 3 모서리는 제 1 모서리와 대향할 수 있다. 제 4 모서리는 제 2 모서리와 대향할 수 있다. 제 1 모서리 및 제 3 모서리는 가상 라인 상에 위치할 수 있다. 제 2 모서리 및 제 4 모서리는 가상 라인의 외측에 위치할 수 있다.
소자 기판의 베젤 영역 상에는 제 2 도전 패턴이 위치할 수 있다. 제 2 도전 패턴은 제 1 방향으로 제 1 도전 패턴과 이격될 수 있다. 제 1 도전 패턴과 제 2 도전 패턴 사이에는 제 2 분리 홈이 위치할 수 있다. 제 2 분리 홈은 다각형 형상의 평면을 가질 수 있다. 가상 라인은 제 2 도전 패턴을 지나갈 수 있다. 제 2 분리 홈의 모서리들 중 적어도 하나는 가상 라인 상에 위치할 수 있다.
제 2 분리 홈의 크기는 제 1 분리 홈의 크기와 동일할 수 있다.
제 2 분리 홈의 평면은 제 1 분리 홈과 다른 방향으로 연장하는 직사각형 형상을 가질 수 있다.
제 2 분리 홈의 평면은 제 1 방향을 기준으로 제 1 분리 홈의 평면과 대칭될 수 있다.
제 3 분리 홈은 제 2 도전 패턴의 외측에 위치할 수 있다. 가상 라인은 제 2 도전 패턴의 외측에서 제 1 방향과 다른 제 2 방향으로 구부러질 수 있다. 제 3 분리 홈은 가상 라인의 구부러진 영역과 중첩할 수 있다.
가상 라인의 변곡점은 제 3 분리 홈의 일측 측면과 중첩할 수 있다.
본 발명이 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판의 각 화소 영역 상에는 화소 구동 회로 및 발광 소자가 위치한다. 각 화소 영역의 발광 소자는 화소 구동 회로들 중 하나와 전기적으로 연결된다. 각 화소 구동 회로는 데이터 라인들과 전기적으로 연결된다. 데이터 라인들은 화소 영역들을 포함하는 표시 영역의 외측으로 연장한다. 각 데이터 라인의 데이터 단부는 내측 방향으로 오목한 형상의 평면을 갖는다.
각 데이터 라인의 데이터 단부는 인접한 데이터 라인의 데이터 단부와 다른 형상의 평면을 가질 수 있다.
표시 영역의 외측에는 도전 패턴들이 위치할 수 있다. 도전 패턴들은 데이터 라인들과 이격될 수 있다. 각 도전 패턴은 데이터 라인들 중 하나의 데이터 단부와 마주보는 제 1 단부를 포함할 수 있다. 각 도전 패턴의 제 1 단부는 내측 방향으로 오목한 형상의 평면을 가질 수 있다.
각 도전 패턴은 제 1 단부와 대향하는 제 2 단부를 포함할 수 있다. 각 도전 패턴의 제 2 단부는 해당 도전 패턴의 제 1 단부와 다른 형상의 평면을 가질 수 있다.
각 도전 패턴의 제 2 단부는 내측 방향으로 오목한 형상의 평면을 가질 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 각 화소 영역의 상기 화소 구동 회로와 전기적으로 연결되는 신호 배선들을 포함하되, 각 신호 배선이 상기 화소 영역들이 위치하는 표시 영역의 외측으로 연장하고, 각 신호 배선의 단부가 내측 방향으로 오목한 형상의 평면을 가질 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 분리 홈들에 의해 각 신호 배선이 인접한 신호 배선과 빠르게 분리될 수 있다. 즉, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 공정 효율의 저하 없이, 각 신호 배선이 인접한 신호 배선과 완전히 분리될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 각 신호 배선을 통해 인가되는 신호의 왜곡이 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 구성을 회로적으로 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 부분적인 단면을 나타낸 도면이다.
도 4는 도 1의 K 영역을 확대한 도면이다.
도 5는 도 4의 R1 영역을 확대한 도면이다.
도 6은 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 7 내지 10은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 구성을 회로적으로 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 부분적인 단면을 나타낸 도면이다.
도 4는 도 1의 K 영역을 확대한 도면이다.
도 5는 도 4의 R1 영역을 확대한 도면이다.
도 6은 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 7 내지 10은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 구성을 회로적으로 나타낸 도면이다. 도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 화소 영역의 부분적인 단면을 나타낸 도면이다.
도 1 내지 3을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 표시 패널(100), 데이터 드라이버(200), 게이트 드라이버(300), 타이밍 컨트롤러(400) 및 전원 유닛(500)을 포함할 수 있다.
상기 표시 패널(100)은 사용자에게 제공될 이미지를 생성할 수 있다. 예를 들어, 상기 표시 패널(100)은 다수의 화소 영역(PA)을 포함할 수 있다. 상기 데이터 드라이버(200), 상기 게이트 드라이버(300), 상기 타이밍 컨트롤러(400) 및 상기 전원 유닛(500)은 신호 배선들(DL, GL, PL)을 통해 각 화소 영역(PA)의 동작을 위한 신호를 제공할 수 있다. 상기 신호 배선들(DL, GL, PL)은 데이터 라인들(DL), 게이트 라인들(GL) 및 전원전압 공급라인들(PL)을 포함할 수 있다. 예를 들어, 상기 데이트 드라이버(200)는 상기 데이터 라인들(DL)을 통해 각 화소 영역(PA)에 데이터 신호를 인가하고, 상기 게이트 드라이버(300)는 상기 게이트 라인들(GL)을 통해 각 화소 영역(PA)에 게이트 신호를 인가하며, 상기 전원 유닛(500)은 상기 전원전압 공급라인들(PL)을 통해 각 화소 영역(PA)에 전원전압을 공급할 수 있다. 상기 타이밍 컨트롤러(400)는 상기 데이터 드라이버(200) 및 상기 게이트 드라이버(300)의 동작을 제어할 수 있다. 예를 들어, 상기 데이트 드라이버(200)는 상기 타이밍 컨트롤러(400)로부터 디지털 비디오 데이터들 및 소스 타이밍 신호를 전달받고, 상기 게이트 드라이버(300)는 상기 타이밍 컨트롤러(400)로부터 클럭 신호들, 리셋 클럭 신호들 및 스타트 신호들을 전달받을 수 있다.
각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 소자 기판(101)에 의해 지지되는 발광 소자(150)가 위치할 수 있다. 상기 소자 기판(101)은 절연성 물질을 포함할 수 있다. 상기 소자 기판(101)은 투명한 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(101)은 유리 또는 플라스틱을 포함할 수 있다. 상기 발광 소자(150)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자(150)는 상기 소자 기판(101) 상에 순서대로 적층된 제 1 전극(151), 발광층(152) 및 제 2 전극(153)을 포함할 수 있다.
상기 제 1 전극(151)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(151)은 높은 투과율을 가질 수 있다. 예를 들어, 상기 제 1 전극(151)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다.
상기 발광층(152)은 상기 제 1 전극(151)과 상기 제 2 전극(153) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(152)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질을 포함하는 유기 전계 발광 표시 장치일 수 있다.
상기 발광층(152)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 발광층(152)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(152)의 발광 효율이 향상될 수 있다.
상기 제 2 전극(153)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(153)은 상기 제 1 전극(151)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 2 전극(153)의 투과율은 상기 제 1 전극(151)의 투과율보다 낮을 수 있다. 상기 제 2 전극(153)은 상기 제 1 전극(151)보다 높은 반사율을 가질 수 있다. 예를 들어, 상기 제 2 전극(153)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치의 상기 표시 패널(100)에서는 상기 발광층(152)에 의해 생성된 빛이 상기 제 1 전극(151) 및 상기 소자 기판(101)을 통해 외부로 방출될 수 있다.
각 화소 영역(PA) 내에는 상기 발광 소자(150)와 전기적으로 연결되는 화소 구동 회로(DC)가 위치할 수 있다. 예를 들어, 각 화소 영역(PA) 내에 위치하는 상기 발광 소자(150)의 동작은 해당 화소 영역(PA)의 화소 구동 회로(DC)에 의해 제어될 수 있다. 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 상기 신호 배선들(GL, DL, PL)에 의해 상기 데이터 드라이버(200), 상기 게이트 드라이버(300) 및 상기 전원 유닛(500)과 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 상기 데이터 라인들(DL) 중 하나, 상기 게이트 라인들(GL) 중 하나 및 상기 전원전압 공급라인들(PL) 중 하나와 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 상기 발광 소자(150)는 해당 화소 영역(PA)에 인가된 상기 게이트 신호 및 상기 데이터 신호에 의해 제어될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 상기 게이트 신호에 따라 상기 데이터 신호에 대응하는 구동 전류를 해당 화소 영역(PA)의 상기 발광 소자(150)에 제공할 수 있다. 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴, 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 포함할 수 있다. 상기 제 2 박막 트랜지스터(T2)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴(121), 제 2 게이트 전극(122), 제 2 소스 전극(123) 및 제 2 드레인 전극(124)을 포함할 수 있다.
상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(121)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(121)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 2 반도체 패턴(121)은 상기 제 1 반도체 패턴과 동일한 물질을 포함할 수 있다. 상기 제 2 반도체 패턴(121)은 상기 제 1 반도체 패턴과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(121)은 상기 제 1 반도체 패턴과 동시에 형성될 수 있다.
상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(121)은 각각 소스 영역, 채널 영역 및 드레인 영역을 포함할 수 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 상기 소스 영역과 상기 드레인 영역은 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 상기 소스 영역 및 상기 드레인 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
상기 제 1 게이트 전극 및 상기 제 2 게이트 전극(122)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극(122)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(122)은 상기 제 1 게이트 전극과 동일한 물질을 포함할 수 있다. 상기 제 2 게이트 전극(122)은 상기 제 1 게이트 전극과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(122)은 상기 제 1 게이트 전극과 동시에 형성될 수 있다.
상기 제 1 게이트 전극은 상기 제 1 반도체 패턴 상에 위치할 수 있다. 예를 들어, 상기 제 1 게이트 전극은 상기 제 1 반도체 패턴의 상기 채널 영역과 중첩할 수 있다. 상기 제 2 게이트 전극(122)은 상기 제 2 반도체 패턴(121) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(122)은 상기 제 2 반도체 패턴(121)의 상기 채널 영역과 중첩할 수 있다. 상기 제 1 게이트 전극은 상기 제 1 반도체 패턴과 절연되고, 상기 제 2 게이트 전극(122)은 상기 제 2 반도체 패턴(121)과 절연될 수 있다. 예를 들어, 상기 제 1 반도체 패턴의 상기 채널 영역은 상기 제 1 게이트 전극에 인가된 전압에 대응하는 전기 전도도를 가지고, 상기 제 2 반도체 패턴(121)의 상기 채널 영역은 상기 제 2 게이트 전극(122)에 인가된 전압에 대응하는 전기 전도도를 가질 수 있다.
상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극(123) 및 상기 제 2 드레인 전극(124)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극, 상기 제 1 드레인 전극, 상기 제 2 소스 전극(123) 및 상기 제 2 드레인 전극(124)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극은 상기 제 1 소스 전극과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극은 상기 제 1 소스 전극과 동일한 층 상에 위치할 수 있다. 상기 제 2 드레인 전극(124)은 상기 제 2 소스 전극(123)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(124)은 상기 제 2 소스 전극(123)과 동일한 층 상에 위치할 수 있다. 상기 제 2 드레인 전극(124)은 상기 제 1 드레인 전극과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(123) 및 상기 제 2 드레인 전극(124)은 상기 제 1 소스 전극 및 상기 제 1 드레인 전극과 동시에 형성될 수 있다.
상기 제 1 소스 전극은 상기 제 1 반도체 패턴의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 1 드레인 전극은 상기 제 1 반도체 패턴의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 드레인 전극은 상기 제 1 소스 전극과 이격될 수 있다. 상기 제 2 소스 전극(123)은 상기 제 2 반도체 패턴(121)의 상기 소스 영역과 전기적으로 연결될 수 있다. 상기 제 2 드레인 전극(124)은 상기 제 2 반도체 패턴(121)의 상기 드레인 영역과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 드레인 전극(124)은 상기 제 2 소스 전극(123)과 이격될 수 있다.
각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)은 상기 소자 기판(101)과 해당 화소 영역(PA)의 상기 발광 소자(150) 사이에 위치할 수 있다. 예를 들어, 상기 소자 기판(101) 상에는 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)과 상기 발광 소자(150) 사이의 불필요한 연결을 방지하기 위한 적어도 하나의 절연막(111, 112, 113, 114. 115)이 위치할 수 있다. 예를 들어, 상기 소자 기판(101) 상에는 소자 버퍼막(111), 게이트 절연막(112), 소자 보호막(113), 오버 코트층(114) 및 뱅크 절연막(115)이 위치할 수 있다.
상기 소자 버퍼막(111)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 버퍼막(111)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 소자 버퍼막(111)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 소자 버퍼막(111)은 실리콘 질화물(SiN)로 이루어진 막과 실리콘 산화물(SiO)로 이루어진 막의 적층 구조를 가질 수 있다.
상기 소자 버퍼막(111)은 상기 소자 기판(101)과 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2) 사이에 위치할 수 있다. 상기 소자 버퍼막(111)은 상기 박막 트랜지스터들(T1, T2)의 형성 공정에서 상기 소자 기판(101)에 의한 오염을 방지할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)을 향한 상기 소자 기판(101)의 전체 표면은 상기 소자 버퍼막(111)에 의해 덮일 수 있다.
상기 게이트 절연막(112)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(112)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 게이트 절연막(112)은 높은 유전율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 게이트 절연막(112)은 하프늄 산화물(HfO)과 같은 High-K 물질을 포함할 수 있다. 상기 게이트 절연막(112)은 다중층 구조를 가질 수 있다.
상기 게이트 절연막(112)은 상기 소자 버퍼막(111) 상에 위치할 수 있다. 상기 게이트 절연막(112)은 각 박막 트랜지스터(T1, T2)의 상기 반도체 패턴(121)과 상기 게이트 전극(122) 사이로 연장할 수 있다. 예를 들어, 상기 게이트 절연막(112)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴 및 상기 제 2 반도체 패턴(121)을 덮을 수 있다. 각 화소 영역(PA)의 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극(122)은 상기 게이트 절연막(112) 상에 위치할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)은 상기 게이트 절연막(112)에 의해 해당 박막 트랜지스터(T1, T2)의 상기 반도체 패턴(121)과 절연될 수 있다.
각 박막 트랜지스터(T1, T2)의 상기 소스 전극(123) 및 상기 드레인 전극(124)은 상기 게이트 절연막(112) 상에 위치할 수 있다. 예를 들어, 상기 게이트 절연막(112)은 각 반도체 패턴(121)의 상기 소스 영역을 부분적으로 노출하는 소스 컨택홀들 및 각 반도체 패턴(121)의 상기 드레인 영역을 부분적으로 노출하는 드레인 컨택홀들을 포함할 수 있다. 각 박막 트랜지스터(T1, T2)의 상기 소스 전극(123)은 상기 소스 컨택홀들 중 하나를 통해 해당 반도체 패턴(121)의 상기 소스 영역과 연결되고, 각 박막 트랜지스터(T1, T2)의 상기 드레인 전극(124)은 상기 드레인 컨택홀들 중 하나를 통해 해당 반도체 패턴(121)의 상기 드레인 영역과 연결될 수 있다.
상기 소자 보호막(113)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 보호막(113)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다.
상기 소자 보호막(113)은 상기 게이트 절연막(112) 상에 위치할 수 있다. 상기 소자 보호막(113)은 외부 충격 및 수분에 의한 각 박막 트랜지스터(T1, T2)의 손상을 방지할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122), 상기 소스 전극(123) 및 상기 드레인 전극(124)은 상기 소자 보호막(113)에 의해 덮일 수 있다. 상기 소자 보호막(113)은 상기 소자 기판(101)과 대향하는 각 박막 트랜지스터(T1, T2)의 표면을 따라 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)을 덮는 상기 소자 보호막(113)은 인접한 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)을 덮는 상기 소자 보호막(113)과 직접 접촉할 수 있다.
상기 소자 보호막(113)은 각 박막 트랜지스터(T1, T2)의 외측에서 상기 게이트 절연막(112)과 접촉할 수 있다. 예를 들어, 각 박막 트랜지스터(T1, T2)의 상기 소스 전극(123) 및 상기 드레인 전극(124)은 해당 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)과 동일한 층 상에 위치할 수 있다. 각 박막 트랜지스터(T1, T2)의 상기 소스 전극(123) 및 상기 드레인 전극(124)은 해당 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)과 동시에 형성될 수 있다. 각 박막 트랜지스터(T1, T2)의 상기 소스 전극(123) 및 상기 드레인 전극(124)은 해당 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 박막 트랜지스터들(T1, T2)의 형성 공정이 단순화될 수 있다.
상기 오버 코트층(114)은 절연성 물질을 포함할 수 있다. 상기 오버 코트층(114)은 상기 소자 보호막(113)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 오버 코트층(114)은 유기 절연 물질을 포함할 수 있다.
상기 오버 코트층(114)은 상기 소자 보호막(113) 상에 위치할 수 있다. 상기 오버 코트층(114)은 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 소자 기판(101)과 대향하는 상기 오버 코트층(114)의 상부면은 평평한 평면(flat surface)일 수 있다. 상기 발광 소자(150)의 상기 제 1 전극(151), 상기 발광층(152) 및 상기 제 2 전극(153)은 상기 오버 코트층(114)의 상기 상부면 상에 순서대로 적층될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(101)을 통해 외부로 방출된 빛의 생성 위치에 따른 위상 편차 및 휘도 편차가 방지될 수 있다.
상기 뱅크 절연막(115)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(115)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(115)은 상기 오버 코트층(114)과 다른 물질을 포함할 수 있다.
상기 뱅크 절연막(115)은 상기 오버 코트층(114) 상에 위치할 수 있다. 각 발광 소자(150)의 상기 제 1 전극(151)은 상기 뱅크 절연막(115)에 의해 인접한 발광 소자(150)의 상기 제 1 전극(151)과 절연될 수 있다. 예를 들어, 상기 뱅크 절연막(115)은 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(151)의 가장 자리를 덮을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(150)가 상기 뱅크 절연막(115)에 의해 독립적으로 제어될 수 있다. 각 발광 소자(150)의 상기 발광층(152) 및 상기 제 2 전극(153)은 상기 뱅크 절연막(115)에 의해 노출된 해당 제 1 전극(151)의 일부 영역 상에 적층될 수 있다. 예를 들어, 상기 뱅크 절연막(115)은 각 화소 영역(PA) 내에 발광 영역(EA)을 정의할 수 있다.
상기 뱅크 절연막(115)에 의해 정의된 각 화소 영역(PA)의 상기 발광 영역(EA)은 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)와 중첩하지 않을 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)은 해당 화소 영역(PA)의 상기 발광 영역(EA)의 외측에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 발광 소자(150)로부터 방출된 빛이 해당 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2)에 의해 차단되지 않을 수 있다.
각 발광 소자(150)의 상기 발광층(152)은 인접한 발광 소자(150)의 상기 발광층(152)과 연결될 수 있다. 예를 들어, 각 발광 소자(150)의 상기 발광층(152)은 상기 뱅크 절연막(115) 상으로 연장할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(150)로부터 방출된 빛은 인접한 화소 영역(PA)의 상기 발광 소자(150)로부터 방출된 빛과 동일한 색을 나타낼 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광층(152)은 백색광을 생성할 수 있다.
각 화소 영역(PA)은 인접한 화소 영역(PA)과 다른 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA)은 해당 화소 영역(PA)의 상기 발광 영역(EA)과 중첩하는 컬러 필터(160)를 포함할 수 있다. 상기 컬러 필터(160)는 통과하는 빛을 이용하여 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 컬러 필터(160)는 해당 화소 영역(PA) 내에 위치하는 상기 발광 소자(150)로부터 방출된 빛의 경로 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 컬러 필터(160)는 상기 소자 기판(101)과 해당 화소 영역(PA)의 상기 발광 소자(150) 사이에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 컬러 필터(160)는 상기 소자 보호막(113)과 상기 오버 코트층(114) 사이에 위치할 수 있다. 각 화소 영역(PA)의 상기 컬러 필터(160)에 의한 단차는 상기 오버 코트층(114)에 의해 제거될 수 있다.
각 발광 소자(150)의 상기 제 2 전극(153)에 인가되는 전압은 인접한 발광 소자(150)의 상기 제 2 전극(153)에 인가되는 전압과 동일할 수 있다. 예를 들어, 각 발광 소자(150)의 상기 제 2 전극(153)은 인접한 발광 소자(150)의 상기 제 2 전극(153)과 전기적으로 연결될 수 있다. 각 발광 소자(150)의 상기 제 2 전극(153)은 인접한 발광 소자(150)의 상기 제 2 전극(153)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 발광 소자(150)의 상기 제 2 전극(153)은 인접한 발광 소자(150)의 상기 제 2 전극(153)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 발광 소자(150)의 상기 제 2 전극(153)을 형성하는 공정이 단순화될 수 있다.
상기 소자 기판(101)과 각 박막 트랜지스터(T1, T2) 사이에는 차광 패턴(140)이 위치할 수 있다. 예를 들어, 상기 차광 패턴(140)은 상기 소자 기판(101)과 상기 소자 버퍼막(111) 사이에 위치할 수 있다. 상기 차광 패턴(140)은 빛을 흡수 또는 반사할 수 있는 물질을 포함할 수 있다. 상기 차광 패턴(140)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 차광 패턴(140)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다.
각 박막 트랜지스터(T1, T2)의 상기 반도체 패턴(121) 방향으로 진행하는 외광은 상기 차광 패턴(140)에 의해 차단될 수 있다. 예를 들어, 상기 차광 패턴(140)은 각 반도체 패턴(121)의 상기 채널 영역과 중첩하는 영역을 포함할 수 있다. 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)은 상기 차광 패턴(140)의 일부 영역과 중첩할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광에 의한 각 박막 트랜지스터(T1, T2)의 특성 변화가 방지될 수 있다.
각 화소 구동 회로(DC)의 상기 제 1 박막 트랜지스터(T1)는 상기 게이트 신호에 따라 상기 데이터 신호를 해당 화소 구동 회로(DC)의 상기 제 2 박막 트랜지스터(T2)로 전달할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 1 게이트 전극은 상기 게이트 라인들(GL) 중 하나와 전기적으로 연결되고, 각 화소 구동 회로(DC)의 상기 제 1 소스 전극은 상기 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다. 각 화소 구동 회로(DC)의 상기 제 2 박막 트랜지스터(T2)는 상기 데이터 신호에 따른 구동 전류를 생성할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 2 게이트 전극(122)은 해당 화소 구동 회로(DC)의 상기 제 1 드레인 전극과 전기적으로 연결되고, 각 화소 구동 회로(DC)의 상기 제 2 소스 전극(123)은 상기 전원전압 공급라인들(PL) 중 하나와 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 상기 발광 소자(150)에는 해당 화소 영역(PA) 내에 위치하는 상기 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류가 공급될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(151)은 해당 화소 영역(PA)의 상기 제 2 드레인 전극(124)과 전기적으로 연결될 수 있다.
상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 게이트 라인들(GL)은 상기 게이트 절연막(112)과 상기 소자 보호막(113) 사이에 위치할 수 있다. 상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 게이트 라인들(GL)은 각 박막 트랜지스터(T1, T2)의 상기 게이트 전극(122)과 동시에 형성될 수 있다. 각 화소 영역(PA)의 상기 제 1 게이트 전극은 해당 게이트 라인(GL)과 직접 접촉할 수 있다.
상기 데이터 라인들(DL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 상기 데이터 라인들(DL)은 상기 게이트 라인들(GL)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 데이터 라인들(DL)은 상기 소자 기판(101)과 상기 소자 버퍼막(111) 사이에 위치할 수 있다. 상기 데이터 라인들(DL)은 상기 차광 패턴(140)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 데이터 라인들(DL)은 상기 차광 패턴(140)과 동시에 형성될 수 있다. 상기 소자 버퍼막(111) 및 상기 게이트 절연막(112)은 각 데이터 라인(DL)의 일부 영역을 노출하는 데이터 컨택홀들을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 1 소스 전극은 상기 데이터 컨택홀들 중 하나를 통해 해당 데이터 라인(DL)과 연결될 수 있다.
상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 평행하게 연장할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 게이트 라인들(GL)과 교차할 수 있다. 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 소자 기판(101)과 상기 소자 버퍼막(111) 사이에 위치할 수 있다. 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 상기 데이터 라인들(DL)과 동시에 형성될 수 있다. 상기 소자 버퍼막(111) 및 상기 게이트 절연막(112)은 각 전원전압 공급라인(PL)의 일부 영역을 노출하는 전원전압 컨택홀들을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 2 소스 전극(123)은 상기 전원전압 컨택홀들 중 하나를 통해 해당 전원전압 공급라인(PL)과 연결될 수 있다.
각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 해당 화소 구동 회로(DC)의 상기 제 2 게이트 전극(122)에 인가되는 신호를 한 프레임 동안 유지할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 해당 화소 구동 회로(DC)의 상기 제 2 게이트 전극(122)과 상기 제 2 드레인 전극(124) 사이에 전기적으로 연결될 수 있다. 각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 적어도 두 개의 커패시터 전극(131, 132)이 적층된 구조를 가질 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 제 1 커패시터 전극(131)과 제 2 커패시터 전극(132)의 적층 구조를 가질 수 있다. 각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 해당 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131) 상에 위치할 수 있다. 각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 해당 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)과 절연될 수 있다. 각 화소 구동 회로(DC)의 상기 스토리지 커패시터(Cst)는 상기 소자 기판(101)과 상기 오버 코트층(114) 사이에 위치하는 도전층을 이용하여 형성될 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)은 상기 소자 기판(101)과 상기 소자 버퍼막(111) 사이에 위치하고, 각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 상기 소자 버퍼막(111)과 상기 게이트 절연막(112) 사이에 위치할 수 있다.
각 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)은 상기 차광 패턴(140)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 각 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)은 상기 차광 패턴(140)과 동시에 형성될 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)은 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140)과 직접 접촉할 수 있다.
각 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)은 해당 화소 구동 회로(DC)의 상기 제 2 드레인 전극(124)과 전기적으로 연결될 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 1 커패시터 전극(131)은 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140) 및 상기 제 2 반도체 패턴(121)의 상기 드레인 영역을 통해 해당 화소 구동 회로(DC)의 상기 제 2 드레인 전극(124)과 연결될 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 제 2 반도체 패턴(121)의 상기 드레인 영역은 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140)과 전기적으로 연결될 수 있다. 예를 들어, 상기 소자 버퍼막(111)은 각 화소 영역(PA) 내에서 상기 차광 패턴(140)과 상기 제 2 반도체 패턴(121)의 상기 드레인 영역 사이에 위치하는 스토리지 컨택홀들을 포함할 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 제 2 반도체 패턴(121)의 상기 드레인 영역은 상기 스토리지 컨택홀들 중 하나를 통해 해당 화소 영역(PA) 내에 위치하는 상기 차광 패턴(140)과 연결될 수 있다.
각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 해당 화소 구동 회로(DC)의 상기 반도체 패턴들(121)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 해당 화소 구동 회로(DC)의 상기 반도체 패턴들(121)과 동시에 형성될 수 있다. 각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 해당 화소 구동 회로(DC) 내에 위치하는 각 반도체 패턴(121)의 상기 채널 영역보다 낮은 저항을 가질 수 있다. 예를 들어, 각 화소 구동 회로(DC)의 상기 제 2 커패시터 전극(132)은 산화물 반도체의 도체화된 영역을 포함할 수 있다.
상기 표시 패널(100)의 상기 소자 기판(101)은 상기 화소 영역들(PA)이 위치하는 표시 영역(AA) 및 상기 표시 영역(AA)의 외측에 위치하는 베젤 영역(BZ)을 포함할 수 있다. 예를 들어, 상기 베젤 영역(BZ)은 상기 표시 영역(AA)을 둘러쌀 수 있다. 상기 신호 배선들(DL, GL, PL)은 상기 소자 기판(101)의 상기 베젤 영역(BZ)을 통과하여 각 화소 영역(PA)의 상기 화소 구동 회로(DC)와 연결될 수 있다. 예를 들어, 각 화소 영역(PZ)의 상기 화소 구동 회로(DC)와 전기적으로 연결되는 상기 데이터 라인들(DL), 상기 게이트 라인들(GL) 및 상기 전원전압 공급라인들(PL)은 상기 소자 기판(101)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다.
도 4는 도 1의 K 영역을 확대한 도면이다. 도 5는 도 4의 R1 영역을 확대한 도면이다. 도 6은 도 4의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 1 내지 6을 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(101)의 상기 베젤 영역(BZ) 상에 적어도 하나의 절연막(111, 112, 113, 114, 115)이 위치할 수 있다. 예를 들어, 상기 소자 버퍼막(111), 상기 게이트 절연막(112), 상기 소자 보호막(113), 상기 오버 코트층(114) 및 상기 뱅크 절연막(115)은 상기 소자 기판(101)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다. 상기 소자 기판(101)의 상기 베젤 영역(BZ) 상에는 상기 소자 버퍼막(111), 상기 게이트 절연막(112), 상기 소자 보호막(114), 상기 오버 코트층(114) 및 상기 뱅크 절연막(115)이 순서대로 적층될 수 있다.
상기 소자 기판(101)의 상기 베젤 영역(BZ) 상에는 적어도 하나의 전원전압 연결라인(SB)이 위치할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL) 사이를 연결할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 전원전압 공급라인들(PL)을 통해 인가되는 전원전압이 일정하게 유지될 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 교차할 수 있다. 예를 들어, 상기 전원전압 공급라인들(PL)은 제 1 방향으로 연장하고, 상기 전원전압 연결라인(SB)은 상기 제 1 방향과 수직한 제 2 방향으로 연장할 수 있다.
상기 전원전압 연결라인(SB)은 도전성 물질을 포함할 수 있다. 상기 전원전압 연결라인(SB)은 낮은 저항을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 다른 물질을 포함할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 공급라인들(PL)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 상기 게이트 절연막(112)과 상기 소자 보호막(113) 사이에 위치할 수 있다. 상기 전원전압 연결라인(SB)은 각 화소 구동 회로(DC)의 상기 게이트 전극들(122)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 각 화소 구동 회로(DC)의 상기 게이트 전극들(122)과 동시에 형성될 수 있다. 상기 소자 버퍼막(111) 및 상기 게이트 절연막(112)은 상기 베젤 영역(BZ) 상에 위치하는 각 전원전압 공급라인(PL)의 일부 영역을 부분적으로 노출하는 전원전압 연결홀들을 포함할 수 있다. 상기 전원전압 연결라인(SB)은 상기 전원전압 연결홀들을 통해 각 전원전압 공급라인(PL)과 연결될 수 있다.
각 데이터 라인(DL)은 상기 소자 기판(101)의 상기 베젤 영역(BZ) 상에 위치하는 데이터 단부(DE)를 포함할 수 있다. 예를 들어, 상기 전원전압 연결라인(SB)은 상기 데이터 라인들(DL)의 외측에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 데이터 라인(DL)과 상기 전원전압 연결라인(SB) 사이에 기생 커패시턴가 형성되지 않을 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 전원전압 공급라인(PL) 및 상기 전원전압 연결라인(SB)을 통해 인가되는 전원전압에 의한 각 데이터 라인(DL)을 통해 인가되는 상기 데이터 신호의 왜곡이 방지될 수 있다.
상기 소자 기판(101)의 상기 베젤 영역(BZ) 상에는 도전 패턴들(CP)이 위치할 수 있다. 각 도전 패턴(CP)은 각 데이터 라인(DL)의 상기 데이터 단부(DE)로부터 연장하는 가상 라인들(VL)과 완전히 중첩할 수 있다. 예를 들어, 각 도전 패턴(CP)의 폭은 각 데이터 라인(DL)의 폭과 동일할 수 있다. 각 데이터 라인(DL)의 상기 데이터 단부(DE)로부터 연장하는 상기 가상 라인(VL)은 인접한 데이터 라인(DL)의 상기 데이터 단부(DE)로부터 연장하는 상기 가상 라인(VL)과 연결될 수 있다. 예를 들어, 상기 도전 패턴들(CP)은 상기 데이터 라인들(DL)이 연장하는 상기 제 1 방향으로 나란히 위치하는 제 1 패턴들(P1) 및 상기 제 1 방향과 수직한 제 2 방향으로 나란히 위치하는 제 2 패턴들(P2)을 포함할 수 있다. 상기 가상 라인들(VL)은 상기 데이터 라인들(DL) 및 상기 도전 패턴들(CP)을 지나갈 수 있다.
상기 제 1 패턴들(P1) 및 상기 제 2 패턴들(P2)은 도전성 물질을 포함할 수 있다. 상기 제 2 패턴들(P2)은 상기 제 1 패턴들(P1)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 1 패턴들(P1) 및 상기 제 2 패턴들(P2)은 상기 데이터 라인들(DL)과 동일한 물질을 포함할 수 있다. 상기 제 1 패턴들(P1) 및 상기 제 2 패턴들(P2)은 상기 데이터 라인들(DL)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 패턴들(P1) 및 상기 제 2 패턴들(P2)은 상기 소자 기판(101)과 상기 소자 버퍼막(111) 사이에 위치할 수 있다. 상기 제 1 패턴들(P1) 및 상기 제 2 패턴들(P2)은 상기 데이터 라인들(DL)과 동시에 형성될 수 있다. 예를 들어, 상기 데이터 라인들(DL) 및 상기 도전 패턴들(CP)의 형성 방법은 인접한 두 개의 라인이 연결되도록 도전 라인들을 형성하는 단계, 상기 도전 라인들의 상태를 테스트하는 단계, 각 도전 라인의 일부 영역을 가로지르는 분리 홈들(Sg)을 형성하는 단계 및 상기 테스트의 종료 후 상기 분리 홈들(Sg)을 이용하여 각 도전 라인을 인접한 도전 라인과 분리하는 단계를 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 라인들(DL)의 상태에 대한 테스트의 효율이 향상될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 라인들(DL)의 불량률이 현저히 감소될 수 있다.
각 가상 라인(VL) 상에는 다수의 분리 홈들(Sg)이 위치할 수 있다. 예를 들어, 상기 분리 홈들(Sg)은 각 데이터 라인(DL)과 상기 도전 패턴들(CP) 중 하나의 사이 및 상기 도전 패턴들(CP) 사이에 위치할 수 있다. 상기 제 1 패턴들(P1) 및 상기 제 2 패턴들(P2)은 상기 분리 홈들(Sg)에 의해 이격될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 라인들(DL) 사이의 의도치 않은 연결이 방지될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 데이터 라인(DL)이 인접한 데이터 라인(DL)과 확실히 분리될 수 있다.
상기 도전 라인의 테스트는 상기 소자 기판(101)의 각 화소 영역(PA) 상에 상기 화소 구동 회로(DC)가 형성된 상태에서 진행될 수 있다. 예를 들어, 상기 데이터 라인들(DL)과 상기 도전 패턴들(CP) 사이 및 상기 도전 패턴들(CP) 사이에 위치하는 상기 분리 홈들(Sg)은 상기 베젤 영역(BZ)의 상기 소자 버퍼막(111) 및 상기 게이트 절연막(112)을 관통할 수 있다. 각 분리 홈(Sg)은 상기 소자 기판(101)의 상기 베젤 영역(BZ)을 부분적으로 노출할 수 있다. 상기 소자 보호막(113)은 각 분리 홈(Sg)의 표면을 따라 연장할 수 있다. 각 분리 홈(Sg)은 상기 오버 코트층(114)에 의해 완전히 채워질 수 있다.
상기 분리 홈들(Sg)은 상기 가상 라인(VL)을 완전히 가로지를 수 있다. 각 분리 홈(Sg)의 평면은 다각형 형상을 가질 수 있다. 예를 들어, 각 분리 홈(Sg)의 평면은 상기 제 1 방향과 경사진 방향으로 연장하는 직사각형 형상을 가질 수 있다. 각 분리 홈(Sg)의 모서리들 중 적어도 하나는 상기 가상 라인(VL) 상에 위치할 수 있다. 예를 들어, 각 분리 홈(Sg)은 제 1 모서리(C1)와 나란히 위치하는 제 2 모서리(C2), 상기 제 1 모서리(C1)와 대향하는 제 3 모서리(C3) 및 상기 제 2 모서리(C2)와 대향하는 제 4 모서리(C4)를 포함하되, 상기 제 1 모서리(C1) 및 상기 제 3 모서리(C3)는 상기 가상 라인(VL) 상에 위치할 수 있다. 각 도전 라인을 분리하는 단계는 식각 용액을 이용하여 상기 분리 홈들(Sg)에 의해 노출된 각 도전 라인의 일부 영역을 제거하는 단계를 포함할 수 있다. 각 분리 홈(Sg)의 상기 모서리들(C1, C2, C3, C4)에는 상대적으로 많은 양의 식각 용액이 유입되므로, 각 분리 홈(Sg)의 상기 모서리들(C1, C2, C3, C4)과 중첩하는 각 도전 라인의 일부 영역 및 그 주변 영역은 상대적으로 빠르게 식각될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 도전 라인이 빠르게 분리될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 식각 공정에 소요되는 시간의 증가 없이, 각 데이터 라인(DL)이 인접한 데이터 라인(DL)과 완전히 분리될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율의 저하 없이, 각 데이터 라인(DL)을 통해 인가되는 신호의 왜곡이 방지될 수 있다.
각 데이터 라인(DL)의 상기 데이터 단부(DE)는 상기 분리 홈들(Sg) 중 하나에 의해 형성될 수 있다. 예를 들어, 각 데이터 라인(DL)의 상기 데이터 단부(DE)는 내측 방향으로 오목한 형상의 평면을 가질 수 있다. 상기 분리 홈들(Sg)에 의해 분리된 각 제 1 패턴(P1)은 해당 데이터 라인(DL)의 상기 데이터 단부(DE)를 향한 제 1 단부(PE1) 및 상기 제 1 단부(PE1)에 대향하는 제 2 단부(PE2)를 포함할 수 있다. 각 제 1 패턴(P1)의 상기 제 1 단부(PE1) 및 상기 제 2 단부(PE2)는 상기 분리 홈들(Sg)에 의해 형성될 수 있다. 예를 들어, 상기 제 1 단부(PE1) 및 상기 제 2 단부(PE2)는 내측 방향으로 오목한 형상의 평면을 가질 수 있다.
상기 분리 홈들(Sg)은 동일한 크기를 가질 수 있다. 각 분리 홈(Sg)의 평면은 인접한 분리 홈(Sg)의 평면과 동일할 수 있다. 예를 들어, 각 제 1 패턴(P1)의 상기 제 1 단부(PE1)는 각 데이터 라인(DL)의 상기 데이터 단부(DE)와 다른 형상의 평면을 가질 수 있다. 각 제 1 패턴(P1)의 상기 제 1 단부(PE1)는 해당 제 1 패턴(P1)의 상기 제 2 단부(PE2)와 다른 형상의 평면을 가질 수 있다. 예를 들어, 각 제 1 패턴(P1)의 상기 제 1 단부(PE1)의 평면은 해당 제 1 패턴(P1)의 중심점을 기준으로 해당 제 1 패턴(P1)의 상기 제 2 단부(PE2)의 평면과 대칭될 수 있다. 각 제 1 패턴(P1)의 상기 제 2 단부(PE2)은 각 데이터 라인(DL)의 상기 데이터 단부(DE)와 동일한 형상의 평면을 가질 수 있다.
각 발광 소자(150)의 상기 발광층(152) 및 상기 제 2 전극(153)은 상기 베젤 영역(BZ)의 상기 뱅크 절연막(115) 상으로 연장할 수 있다. 각 발광 소자(150)의 상기 제 2 전극(153) 상에는 봉지 기판(180)이 위치할 수 있다. 예를 들어, 상기 봉지 기판(180)은 상기 소자 기판(101)의 상기 표시 영역(AA) 및 상기 베젤 영역(BZ)과 중첩할 수 있다. 상기 봉지 기판(180)은 외부 충격 및 수분에 의한 상기 발광 소자들(150)의 손상을 방지할 수 있다. 예를 들어, 상기 봉지 기판(180)은 일정 이상의 강도를 갖는 물질을 포함할 수 있다. 상기 봉지 기판(180)은 상대적으로 높은 열전도도를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 봉지 기판(180)은 알루미늄(Al), 니켈(Ni) 및 철(Fe)과 같은 금속을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC) 및 상기 발광 소자(150)에 의해 생성된 열이 상기 봉지 기판(180)을 통해 방출될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층들(152)의 열화가 최소화될 수 있다.
상기 봉지 기판(180)은 상기 발광 소자들(150)이 형성된 상기 소자 기판(101) 상에 부착될 수 있다. 예를 들어, 상기 발광 소자들(150)과 상기 봉지 기판(180) 사이의 공간에는 봉지 부재(170)가 위치할 수 있다. 상기 봉지 부재(170)는 접착성 물질을 포함할 수 있다. 상기 봉지 부재(170)는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 봉지 부재(170)는 올레핀계 물질을 포함할 수 있다. 상기 봉지 부재(170)은 상대적으로 낮은 수분 투습율(Water Vapor Transmission Rate; WVTR)을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 봉지 부재(170)를 통한 외부 수분의 침투가 차단될 수 있다.
결과적으로 본 발명의 실시 예에 따른 디스플레이 장치는 상기 소자 기판(101)의 각 화소 영역(PA) 상에 위치하는 상기 화소 구동 회로(DC)와 전기적으로 연결되는 상기 데이터 라인들(DL)을 포함하되, 각 데이터 라인(DL)이 상기 소자 기판(101)의 상기 베젤 영역(BZ) 상에 위치하는 상기 데이터 단부(DE)를 포함하고, 상기 분리 홈들(Sg)에 의해 각 데이터 라인(DL)의 상기 데이터 단부(DE)가 내측 방향으로 오목한 형상의 평면을 가질 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 데이터 라인들(DL)과 상기 도전 패턴들(CP) 사이 및 상기 도전 패턴들(CP) 사이에 위치하는 상기 분리 홈들(Sg)이 다각형 형상의 평면을 갖되, 각 분리 홈(Sg)의 모서리들 중 적어도 하나가 상기 데이터 라인들(DL)과 상기 도전 패턴들(CP)을 지나는 상기 가상 라인들(VL) 중 하나 상에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율의 저하 없이, 각 데이터 라인(DL)을 통해 인가되는 데이터 신호의 왜곡이 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 사용자에게 제공되는 이미지의 품질이 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 각 데이터 라인(DL)의 상기 데이터 단부(DE)가 내측 방향으로 오목한 형상의 평면을 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 다양한 신호 배선의 단부가 상기 분리 홈들(Sg)에 의해 형성될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 게이트 신호를 인가하는 상기 게이트 라인들(GL)이 상기 분리 홈들(Sg)에 의해 형성될 수 있다. 각 게이트 라인(GL)은 상기 소자 기판(101)의 상기 베젤 영역(BZ) 상에 위치하는 게이트 단부를 포함하되, 각 게이트 라인(GL)의 상기 게이트 단부는 내측으로 오목한 형상의 평면을 가질 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서 상기 게이트 라인들(GL)의 형성 방법은 인접한 두 개의 라인이 연결되도록 도전 라인들을 형성하는 단계, 상기 도전 라인들의 상태를 테스트하는 단계, 각 도전 라인의 일부 영역을 가로지르는 분리 홈들(Sg)을 형성하는 단계 및 상기 테스트의 종료 후 상기 분리 홈들(Sg)을 이용하여 각 도전 라인을 인접한 도전 라인과 분리하는 단계를 포함할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 게이트 라인들(GL)의 불량률이 현저히 감소되고, 각 게이트 라인(GL)을 통해 인가되는 상기 게이트 신호의 왜곡이 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 각 가상 라인(VL) 상에 위치하는 상기 분리 홈들(Sg)이 동일한 형상의 평면을 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 가상 라인(VL) 상에 다양한 형상의 분리 홈들(Sg)이 배치될 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 가상 라인(VL)을 따라 배치되는 상기 분리 홈들(Sg)이 상기 데이터 라인들(DL)이 연장하는 상기 제 1 방향과 경사진 방향으로 연장하는 제 1 홈들(S1) 및 상기 제 1 홈들(S1)과 다른 방향으로 경사진 제 2 홈들(S2)을 포함할 수 있다. 상기 제 2 홈들(S2)은 상기 제 1 홈들(S1) 사이에 위치할 수 있다. 예를 들어, 각 가상 라인(VL) 상에는 상기 제 1 홈(S1)과 상기 제 2 홈(S2)이 반복 배치될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 공정 오차에 의한 불량이 방지될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 데이터 라인(DL)이 인접한 데이터 라인(DL)과 효과적으로 분리될 수 있다.
각 제 2 홈(S2)의 평면은 상기 제 1 방향을 기준으로 각 제 1 홈(S1)의 평면과 반대 방향으로 경사질 수 있다. 예를 들어, 각 제 2 홈(S2)의 평면은 상기 가상 라인들(VL)을 기준으로 각 제 1 홈(S1)의 평면과 대칭될 수 있다. 각 제 2 홈(S2)의 모서리들 중 하나는 인접한 제 1 홈(S1)의 모서리들 중 하나와 가깝게 위치할 수 있다. 상기 데이터 라인들(DL)의 형성 공정에서 가깝게 위치하는 상기 제 1 홈(S1)의 모서리와 상기 제 2 홈(S2)의 모서리 사이에서 위치하는 도전 라인의 일부 영역은 매우 빠르게 제거될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 분리 홀들(Sg)을 이용한 식각 공정에 소요되는 시간이 단축될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 공정 효율의 저하 없이, 각 데이터 라인(DL)이 인접한 데이터 라인(DL)과 안정적으로 분리될 수 있다.
도 8에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 가상 라인(VL)을 따라 배치되는 상기 분리 홈들(Sg)이 상기 데이터 라인들(DL)이 연장하는 상기 제 1 방향과 경사진 방향으로 연장하는 제 1 홈들(S1), 상기 제 1 홈들(S1)과 다른 방향으로 경사진 제 2 홈들(S2) 및 상기 제 1 방향과 수직한 제 2 방향으로 연장하는 제 3 홈들(S3)을 포함할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 가상 라인(VL) 상에 상기 제 1 홈(S1), 상기 제 2 홈(S2) 및 상기 제 3 홈(S3)이 반복 배치될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 공정 오차에 의한 불량이 현저히 감소될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 데이터 라인(DL)을 통해 인가되는 신호의 안정성이 향상될 수 있다.
도 9 및 10에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 가상 라인(VL)의 구부러지는 영역이 상기 분리 홈들(Sg) 중 하나와 중첩할 수 있다. 예를 들어, 상기 분리 홈들(Sg)은 각 가상 라인(VL)의 직선 영역과 중첩하는 직선 분리 홈들(G1) 및 각 가상 라인(VL)의 곡선 영역과 중첩하는 곡선 분리 홈들(G2)을 포함할 수 있다. 각 직선 분리 홈(G1)은 대향하는 두 개의 모서리가 해당 가상 라인(VL) 상에 위치할 수 있다. 각 곡선 분리 홈(G2)은 나란히 위치하는 두 개의 모서리가 해당 가상 라인(VL) 상에 위치할 수 있다. 예를 들어, 각 곡선 분리 홈(G2)은 상기 제 1 모서리(C1) 및 상기 제 4 모서리(C4)가 해당 가상 라인(VL) 상에 위치할 수 있다. 각 곡선 분리 홈(G2)의 상기 제 2 모서리(C2) 및 상기 제 3 모서리(C3)는 해당 가상 라인(VL)의 외측에 위치할 수 있다.
각 가상 라인(VL)의 변곡점들(VP1, VP2)은 해당 곡선 분리 홈(G2)의 측면에 가까이 위치할 수 있다. 예를 들어, 각 가상 라인(VL)의 외측 변곡점(VP1) 및 내측 변곡점(VP2)은 각각 상기 곡선 분리 홈들(G2) 중 하나의 일측 측면과 중첩할 수 있다. 각 곡선 분리 홈(G2)은 해당 가상 라인(VL)과 동일한 폭을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 해당 곡선 분리 홈(G2)의 측면을 따라 흐르는 식각 용액이 각 가상 라인(VL)의 외측 변곡점(VP1) 및 내측 변곡점(VP2)으로 빠르게 유입될 수 있다. 각 가상 라인(VL)의 외측 변곡점(VP1) 및 내측 변곡점(VP2)은 식각 용액과 접촉 면적이 상대적으로 클 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 가상 라인(VL)의 상기 곡선 영역이 빠르게 제거될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율의 저하 없이, 각 데이터 라인(DL)이 인접한 데이터 라인(DL)과 안정적으로 분리될 수 있다.
101: 소자 기판 150: 발광 소자
180: 봉지 부재 190: 봉지 기판
DL: 데이터 라인 CP: 도전 패턴
Sg: 분리 홈
180: 봉지 부재 190: 봉지 기판
DL: 데이터 라인 CP: 도전 패턴
Sg: 분리 홈
Claims (15)
- 표시 영역 및 베젤 영역을 포함하는 소자 기판;
상기 소자 기판의 상기 표시 영역 상에 위치하는 화소 구동 회로;
상기 소자 기판의 상기 표시 영역 상에 위치하고, 상기 화소 구동 회로와 전기적으로 연결되는 발광 소자;
상기 화소 구동 회로와 전기적으로 연결되고, 상기 소자 기판의 상기 베젤 영역 상으로 연장하는 신호 배선;
상기 소자 기판의 상기 베젤 영역 상에 위치하고, 상기 신호 배선이 연장하는 제 1 방향으로 상기 신호 배선과 이격되는 제 1 도전 패턴; 및
상기 신호 배선과 상기 제 1 도전 패턴 사이에 위치하고, 다각형 형상의 평면을 갖는 제 1 분리 홈을 포함하되,
상기 제 1 분리 홈의 모서리들 중 적어도 하나는 상기 신호 배선 및 상기 제 1 도전 패턴을 지나는 가상 라인 상에 위치하는 디스플레이 장치. - 제 1 항에 있어서,
상기 제 1 도전 패턴은 상기 신호 배선과 동일한 물질을 포함하는 디스플레이 장치. - 제 1 항에 있어서,
상기 제 1 분리 홈의 평면은 상기 제 1 방향과 경사진 방향으로 연장하는 직사각형 형상을 갖는 디스플레이 장치. - 제 3 항에 있어서,
상기 제 1 분리 홈은 제 1 모서리와 나란히 위치하는 제 2 모서리, 상기 제 1 모서리와 대향하는 제 3 모서리 및 상기 제 2 모서리와 대향하는 제 4 모서리를 포함하되,
상기 제 1 모서리 및 상기 제 3 모서리는 상기 가상 라인 상에 위치하고, 상기 제 2 모서리 및 상기 제 4 모서리는 상기 가상 라인의 외측에 위치하는 디스플레이 장치. - 제 3 항에 있어서,
상기 소자 기판의 상기 베젤 영역 상에 위치하고, 상기 제 1 방향으로 상기 제 1 도전 패턴과 이격되는 제 2 도전 패턴; 및
상기 제 1 도전 패턴과 상기 제 2 도전 패턴 사이에 위치하고, 다각형 형상의 평면을 갖는 제 2 분리 홈을 포함하되,
상기 가상 라인은 상기 제 2 도전 패턴을 지나가고,
상기 제 2 분리 홈의 모서리들 중 적어도 하나는 상기 가상 라인 상에 위치하는 디스플레이 장치. - 제 5 항에 있어서,
상기 제 2 분리 홈의 크기는 상기 제 1 분리 홈의 크기와 동일한 디스플레이 장치. - 제 5 항에 있어서,
상기 제 2 분리 홈의 평면은 상기 제 1 분리 홈과 다른 방향으로 연장하는 직사각형 형상을 갖는 디스플레이 장치. - 제 7 항에 있어서,
상기 제 2 분리 홈의 평면은 상기 가상 라인(VL)을 기준으로 상기 제 1 분리 홈의 평면과 대칭되는 디스플레이 장치. - 제 5 항에 있어서,
상기 제 2 도전 패턴의 외측에 위치하는 제 3 분리 홈을 더 포함하되,
상기 가상 라인은 상기 제 2 도전 패턴의 외측에서 상기 제 1 방향과 다른 제 2 방향으로 구부러지고,
상기 제 3 분리 홈은 상기 가상 라인의 구부러진 영역과 중첩하는 디스플레이 장치. - 제 9 항에 있어서,
상기 가상 라인의 변곡점은 상기 제 3 분리 홈의 일측 측면과 중첩하는 디스플레이 장치. - 소자 기판의 각 화소 영역 상에 위치하는 화소 구동 회로들;
상기 소자 기판의 각 화소 영역 상에 위치하고, 상기 화소 구동 회로들 중 하나와 전기적으로 연결되는 발광 소자들; 및
각 화소 구동 회로와 전기적으로 연결되고, 상기 화소 영역들을 포함하는 표시 영역의 외측으로 연장하는 데이터 라인들을 포함하되,
각 데이터 라인의 데이터 단부는 내측 방향으로 오목한 형상의 평면을 갖는 디스플레이 장치. - 제 11 항에 있어서,
각 데이터 라인의 상기 데이터 단부는 인접한 데이터 라인의 상기 데이터 단부와 다른 형상의 평면을 갖는 디스플레이 장치. - 제 11 항에 있어서,
상기 표시 영역의 외측에 위치하고, 상기 데이터 라인들과 이격되는 도전 패턴들을 더 포함하되,
각 도전 패턴은 상기 데이터 라인들 중 하나의 상기 데이터 단부와 마주보는 제 1 단부를 포함하고,
각 도전 패턴의 상기 제 1 단부는 내측 방향으로 오목한 형상의 평면을 갖는 디스플레이 장치. - 제 13 항에 있어서,
각 도전 패턴은 상기 제 1 단부와 대향하는 제 2 단부를 포함하되,
각 도전 패턴의 상기 제 2 단부는 해당 도전 패턴의 상기 제 1 단부와 다른 형상의 평면을 갖는 디스플레이 장치. - 제 14 항에 있어서,
각 도전 패턴의 상기 제 2 단부는 내측 방향으로 오목한 형상의 평면을 갖는 디스플레이 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210186904A KR20230097420A (ko) | 2021-12-24 | 2021-12-24 | 화소 구동 회로 및 발광 소자를 포함하는 디스플레이 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210186904A KR20230097420A (ko) | 2021-12-24 | 2021-12-24 | 화소 구동 회로 및 발광 소자를 포함하는 디스플레이 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230097420A true KR20230097420A (ko) | 2023-07-03 |
Family
ID=87157148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210186904A KR20230097420A (ko) | 2021-12-24 | 2021-12-24 | 화소 구동 회로 및 발광 소자를 포함하는 디스플레이 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230097420A (ko) |
-
2021
- 2021-12-24 KR KR1020210186904A patent/KR20230097420A/ko active Search and Examination
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