KR20240087110A - 발광 소자 및 화소 구동 회로를 포함하는 디스플레이 장치 - Google Patents

발광 소자 및 화소 구동 회로를 포함하는 디스플레이 장치 Download PDF

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Abstract

본 발명은 발광 소자 및 화소 구동 회로를 포함하는 디스플레이 장치에 관한 것이다. 상기 화소 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 상기 발광 소자에 공급할 수 있다. 예를 들어, 상기 화소 구동 회로는 구동 박막 트랜지스터 및 다수의 스위칭 박막 트랜지스터를 포함할 수 있다. 상기 다수의 스위칭 박막 트랜지스터는 상기 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결된 샘플링 박막 트랜지스터를 포함할 수 있다. 상기 샘플링 박막 트랜지스터의 샘플링 반도체 패턴은 샘플링 차광 패턴과 상기 샘플링 박막 트랜지스터의 샘플링 게이트 전극 사이에 위치할 수 있다. 상기 샘플링 반도체 패턴의 폭 방향으로 상기 샘플링 차광 패턴 및 상기 샘플링 게이트 전극 중 적어도 하나의 단면은 상기 샘플링 반도체 패턴을 기준으로 오목한 형상을 가질 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 발광 소자로부터 방출된 빛에 의한 상기 샘플링 박막 트랜지스터의 특성 변화가 방지될 수 있다.

Description

발광 소자 및 화소 구동 회로를 포함하는 디스플레이 장치{Display apparatus having a light-emitting device and a pixel driving circuit}
본 발명은 각 화소 영역 내에 발광 소자 및 화소 구동 회로가 위치하는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 사용자에게 이미지를 제공할 수 있다. 예를 들어, 상기 디스플레이 장치는 다수의 화소 영역을 포함할 수 있다. 각 화소 영역은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역 내에는 발광 소자 및 화소 구동 회로가 위치할 수 있다.
상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다. 상기 화소 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 한 프레임 동안 상기 발광 소자에 공급할 수 있다. 예를 들어, 상기 화소 구동 회로는 구동 박막 트랜지스터 및 적어도 하나의 스위칭 박막 트랜지스터를 포함할 수 있다.
한 프레임은 상기 구동 박막 트랜지스터의 문턱 전압을 샘플링하는 기간을 포함할 수 있다. 상기 샘플링하는 기간 동안, 상기 구동 박막 트랜지스터는 다이오드 연결(diode connection)될 수 있다. 예를 들어, 상기 화소 구동 회로는 상기 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결된 샘플링 박막 트랜지스터를 포함할 수 있다.
그러나, 상기 디스플레이 장치에서는 상기 샘플링 박막 트랜지스터의 미세한 특성 변화에 의해 상기 화소 구동 회로에 의해 생성되는 상기 구동 전류가 크게 달라질 수 있다. 예를 들어, 상기 디스플레이 장치에서는 상기 발광 소자로부터 방출된 빛이 내부 반사에 의해 상기 샘플링 박막 트랜지스터의 샘플링 반도체 패턴의 채널 영역에 유입되면, 상기 구동 박막 트랜지스터의 문턱 전압이 크게 변화될 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 구동 전류의 변화에 의해 이미지의 품질이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 샘플링 박막 트랜지스터의 특성 변화를 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 각 화소 영역 내에 위치하는 샘플링 반도체 패턴의 채널 영역으로 빛의 유입을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판 상에는 화소 구동 회로, 샘플링 차광 패턴 및 발광 소자가 위치한다. 화소 구동 회로는 구동 박막 트랜지스터 및 샘플링 박막 트랜지스터를 포함한다. 샘플링 박막 트랜지스터는 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결된다. 샘플링 차광 패턴은 소자 기판과 샘플링 박막 트랜지스터의 샘플링 반도체 패턴 사이에 위치한다. 샘플링 반도체 패턴의 폭 방향으로 샘플링 차광 패턴 및 샘플링 박막 트랜지스터의 샘플링 게이트 전극 중 적어도 하나의 단면은 샘플링 반도체 패턴을 기준으로 오목한 형상을 갖는다. 발광 소자는 화소 구동 회로와 전기적으로 연결된다.
샘플링 차광 패턴 및 샘플링 게이트 전극은 금속을 포함할 수 있다.
구동 박막 트랜지스터는 구동 반도체 패턴을 포함할 수 있다. 구동 반도체 패턴은 샘플링 반도체 패턴과 동일한 층 상에 위치할 수 있다. 구동 반도체 패턴 및 샘플링 반도체 패턴은 산화물 반도체를 포함할 수 있다.
구동 반도체 패턴은 샘플링 반도체 패턴과 동일한 물질을 포함할 수 있다.
소자 기판과 구동 박막 트랜지스터의 구동 반도체 패턴 사이에는 구동 차광 패턴이 위치할 수 있다. 소자 기판과 구동 차광 패턴 사이에는 하부 버퍼막이 위치할 수 있다. 하부 버퍼막은 하부 홀을 포함할 수 있다. 하부 홀은 샘플링 반도체 패턴의 채널 영역과 중첩할 수 있다. 하부 홀의 측벽 및 바닥면은 샘플링 차광 패턴에 의해 덮일 수 있다.
샘플링 차광 패턴은 하부 홀 내에서 소자 기판과 접촉할 수 있다.
샘플링 차광 패턴은 구동 차광 패턴과 다른 층 상에 위치할 수 있다.
샘플링 차광 패턴 및 샘플링 게이트 전극은 샘플링 반도체 패턴의 폭 방향으로 샘플링 반도체 패턴의 채널 영역을 가로지를 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 디스플레이 장치는 소자 기판을 포함한다. 소자 기판 상에는 샘플링 차광 패턴 및 상부 버퍼막이 위치한다. 상부 버퍼막은 샘플링 차광 패턴을 덮는다. 상부 버퍼막 상에는 화소 구동 회로 및 발광 소자가 위치한다. 화소 구동 회로는 구동 박막 트랜지스터 및 다수의 스위칭 박막 트랜지스터를 포함한다. 다수의 스위칭 박막 트랜지스터는 샘플링 박막 트랜지스터를 포함한다. 샘플링 박막 트랜지스터는 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결된다. 샘플링 박막 트랜지스터는 샘플링 게이트 전극 및 샘플링 반도체 패턴을 포함한다. 샘플링 게이트 전극은 샘플링 차광 패턴과 중첩한다. 샘플링 반도체 패턴은 샘플링 차광 패턴과 샘플링 게이트 전극 사이에 위치한다. 샘플링 게이트 전극은 샘플링 반도체 패턴의 제 1 측면 상으로 연장하는 제 1 전극 영역을 포함한다. 발광 소자는 화소 구동 회로와 전기적으로 연결된다.
소자 기판과 제 1 전극 영역 사이의 최소 거리는 소자 기판과 샘플링 반도체 패턴 사이의 최소 거리보다 작을 수 있다.
샘플링 게이트 전극은 샘플링 차광 패턴과 전기적으로 연결될 수 있다.
샘플링 게이트 전극의 제 1 전극 영역은 샘플링 차광 패턴과 접촉할 수 있다.
샘플링 반도체 패턴은 제 1 측면과 대향하는 제 2 측면을 포함할 수 있다. 샘플링 게이트 전극은 샘플링 반도체 패턴의 제 2 측면 상으로 연장하는 제 2 전극 영역을 포함할 수 있다.
샘플링 반도체 패턴과 샘플링 게이트 전극 사이에는 상부 게이트 절연막이 위치할 수 있다. 상부 게이트 절연막은 제 1 차광 트랜치 및 제 2 차광 트랜치를 포함할 수 있다. 제 1 차광 트랜치는 샘플링 반도체 패턴의 제 1 측면 상에 위치할 수 있다. 제 2 차광 트랜치는 샘플링 반도체 패턴의 제 2 측면 상에 위치할 수 있다. 제 1 차광 트랜치 및 제 2 차광 트랜치는 샘플링 반도체 패턴과 이격될 수 있다. 제 1 차광 트랜치의 측벽 및 바닥면은 제 1 전극 영역에 의해 덮일 수 있다. 제 2 차광 트랜치의 측벽 및 바닥면은 제 2 전극 영역에 의해 덮일 수 있다.
소자 기판과 상부 버퍼막 사이에는 하부 버퍼막이 위치할 수 있다. 하부 버퍼막은 샘플링 반도체 패턴의 채널 영역과 중첩하는 하부 홀을 포함할 수 있다. 샘플링 차광 패턴은 하부 홀의 측벽 및 바닥면을 따라 연장할 수 있다.
본 발명의 기술적 사상에 따른 디스플레이 장치는 각 화소 영역 내에 위치하는 발광 소자 및 화소 구동 회로를 포함하되, 상기 화소 구동 회로가 구동 박막 트랜지스터 및 샘플링 박막 트랜지스터를 포함하고, 상기 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결되는 상기 샘플링 박막 트랜지스터가 샘플링 차광 패턴과 샘플링 박막 트랜지스터의 샘플링 게이트 전극 사이에 위치하는 샘플링 반도체 패턴을 포함하며, 상기 샘플링 반도체 패턴의 폭 방향으로 상기 샘플링 차광 패턴 및 상기 샘플링 게이트 전극 중 적어도 하나의 단면이 상기 샘플링 반도체 패턴을 기준으로 오목한 형상을 가질 수 있다. 이에 따라, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 각 화소 영역 내에 위치하는 상기 샘플링 반도체 패턴의 채널 영역으로 빛의 유입이 방지될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 디스플레이 장치에서는 각 화소 영역 내에 위치하는 상기 구동 박막 트랜지스터의 문턱 전압 편차에 의한 이미지의 품질 저하가 방지될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역 내에 위치하는 제 3 박막 트랜지스터의 평면을 개략적으로 나타낸 도면이다.
도 4는 도 1의 I-I'선을 따라 절단한 단면 및 각 화소 영역의 개략적인 단면을 나타낸 도면이다.
도 5는 도 3의 II-II'선 및 III-III'선을 따라 절단한 단면들을 나타낸 도면이다.
도 6 내지 15는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(실시 예)
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다.
도 1 및 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 표시 패널(DP)을 포함할 수 있다. 상기 표시 패널(DP)은 사용자에게 제공할 이미지를 생성할 수 있다. 예를 들어, 상기 표시 패널(DP)은 다수의 화소 영역(PA)을 포함할 수 있다.
각 화소 영역(PA)에는 신호 배선들(GL1, GL2, DL, EM1, EM2, PL, RL)을 통해 다양한 신호가 제공될 수 있다. 예를 들어, 상기 신호 배선들(GL1, GL2, DL, EM1, EM2, PL, RL)은 각 화소 영역(PA)에 게이트 신호를 인가하는 게이트 라인들(GL1, GL2), 각 화소 영역(PA)에 데이터 신호를 인가하는 데이터 라인들(DL), 각 화소 영역(PA)에 발광 제어 신호를 인가하는 발광 제어 라인들(EM1, EM2), 각 화소 영역(PA)에 양의 전원전압(VDD)을 공급하는 전원전압 공급라인들(PL) 및 각 화소 영역(PA)에 기준전압을 공급하는 기준전압 공급라인들(RL)을 포함할 수 있다. 상기 게이트 라인들(GL1, GL2) 및 상기 발광 제어 라인들(EM1, EM2)은 게이트 드라이버(GD)와 전기적으로 연결될 수 있다. 상기 데이터 라인들(DL)은 데이터 드라이버(DD)와 전기적으로 연결될 수 있다. 상기 전원전압 공급라인들(PL) 및 상기 기준전압 공급라인들(RL)은 전원 유닛(PU)과 전기적으로 연결될 수 있다.
상기 게이트 드라이버(GD) 및 상기 데이터 드라이버(DD)는 타이밍 컨트롤러(TC)에 의해 제어될 수 있다. 예를 들어, 상기 게이트 드라이버(GD)는 상기 타이밍 컨트롤러(TC)로부터 클럭 신호들, 리셋 신호들 및 스타트 신호를 전달받고, 상기 데이터 드라이버(DD)는 상기 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터 및 소스 타이밍 신호를 전달받을 수 있다.
각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 발광 소자(500) 및 상기 발광 소자(500)와 전기적으로 연결되는 화소 구동 회로(DC)가 위치할 수 있다. 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 상기 게이트 신호(GL1, GL2)에 따라 상기 데이터 신호(DL)에 대응하는 구동 전류를 생성할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T2), 제 3 박막 트랜지스터(T3), 제 4 박막 트랜지스터(T4), 제 5 박막 트랜지스터(T5), 제 6 박막 트랜지스터(T6) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 제 3 박막 트랜지스터(T3)의 평면을 개략적으로 나타낸 도면이다. 도 4는 도 1의 I-I'선을 따라 절단한 단면 및 각 화소 영역(PA)의 개략적인 단면을 나타낸 도면이다. 도 5는 도 3의 II-II' 선 및 III-III'선을 따라 절단한 단면들을 나타낸 도면이다.
도 1 내지 5를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 구동 회로(DC)에서 상기 제 1 박막 트랜지스터(T1)는 데이터 라인(DL)과 제 3 노드(N3) 사이에 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(T1)는 제 2 게이트 라인(GL2)을 통해 인가되는 제 2 게이트 신호에 따라 상기 제 3 노드(N3)를 상기 데이터 라인(DL)과 전기적으로 연결할 수 있다. 상기 제 1 박막 트랜지스터(T1)는 상기 제 2 게이트 신호에 의해 턴-온되어, 상기 데이터 라인(DL)을 통해 인가되는 데이터 신호를 제 3 노드(N3)에 전달할 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터일 수 있다.
상기 제 1 박막 트랜지스터(T1)는 제 1 반도체 패턴(211), 제 1 게이트 전극(213), 제 1 드레인 전극(215) 및 제 1 소스 전극(217)을 포함할 수 있다. 예를 들어, 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 게이트 전극(213)은 상기 제 2 게이트 라인(GL2)과 전기적으로 연결되고, 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 드레인 전극(215)은 상기 데이터 라인(DL)과 전기적으로 연결되며, 상기 제 1 박막 트랜지스터(T1)의 상기 제 1 소스 전극(217)은 상기 제 3 노드(N3)와 전기적으로 연결될 수 있다.
상기 제 1 반도체 패턴(211)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 1 반도체 패턴(211)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 1 반도체 패턴(211)은 제 1 채널 영역, 제 1 드레인 영역 및 제 1 소스 영역을 포함할 수 있다. 상기 제 1 채널 영역은 상기 제 1 드레인 영역과 상기 제 1 소스 영역 사이에 위치할 수 있다. 상기 제 1 드레인 영역의 저항 및 상기 제 1 소스 영역의 저항은 상기 제 1 채널 영역의 저항보다 작을 수 있다. 예를 들어, 상기 제 1 드레인 영역 및 상기 제 1 소스 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 제 1 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
상기 제 1 게이트 전극(213)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 게이트 전극(213)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 게이트 전극(213)은 상기 제 1 반도체 패턴(211) 상에 위치할 수 있다. 예를 들어, 상기 제 1 게이트 전극(213)은 상기 제 1 반도체 패턴(211)의 상기 제 1 채널 영역과 중첩할 수 있다. 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역 및 상기 제 1 소스 영역은 상기 제 1 게이트 전극(213)의 외측에 위치할 수 있다. 상기 제 1 게이트 전극(213)은 상기 제 1 반도체 패턴(211)과 절연될 수 있다. 예를 들어, 상기 제 1 소스 영역은 상기 제 1 게이트 전극(213)에 인가된 신호에 의해 상기 제 1 드레인 영역과 전기적으로 연결될 수 있다.
상기 제 1 드레인 전극(215)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 드레인 전극(215)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 드레인 전극(215)은 상기 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 상기 제 1 드레인 전극(215)은 상기 제 1 게이트 전극(213)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 드레인 전극(215)은 상기 제 1 게이트 전극(213)과 절연될 수 있다. 상기 제 1 드레인 전극(215)은 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역과 전기적으로 연결될 수 있다.
상기 제 1 소스 전극(217)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 1 소스 전극(217)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 소스 전극(217)은 상기 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 상기 제 1 소스 전극(217)은 상기 제 1 게이트 전극(213)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 1 소스 전극(217)은 상기 제 1 드레인 전극(215)과 동일한 층 상에 위치할 수 있다. 상기 제 1 소스 전극(217)은 상기 제 1 드레인 전극(215)과 동일한 물질을 포함할 수 있다. 상기 제 1 소스 전극(217)은 상기 제 1 게이트 전극(213)과 절연될 수 있다. 예를 들어, 상기 제 1 소스 전극(217)은 상기 제 1 반도체 패턴(211)의 상기 제 1 소스 영역과 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 구동 회로(DC)에서 상기 제 2 박막 트랜지스터(T2)는 제 2 노드(N2)와 상기 제 3 노드(N3) 사이에 전기적으로 연결될 수 있다. 상기 제 2 박막 트랜지스터(T2)는 제 2 반도체 패턴(221), 제 2 게이트 전극(223), 제 2 드레인 전극(225) 및 제 2 소스 전극(227)을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 제 1 노드(N1)와 전기적으로 연결되고, 상기 제 2 드레인 전극(225)은 상기 제 3 노드(N3)와 전기적으로 연결되며, 상기 제 2 소스 전극(227)은 제 2 노드(N2)와 전기적으로 연결될 수 있다. 상기 제 2 박막 트랜지스터(T2)는 상기 제 3 노드(N3)에 인가된 데이터 신호에 대응하는 구동 전류를 생성할 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)는 구동 박막 트랜지스터일 수 있다.
상기 제 2 반도체 패턴(221)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 2 반도체 패턴(221)은 제 2 드레인 영역과 제 2 소스 영역 사이에 위치하는 제 2 채널 영역을 포함할 수 있다. 상기 제 2 채널 영역은 상기 제 2 드레인 영역 및 상기 제 2 소스 영역보다 큰 저항을 가질 수 있다. 예를 들어, 상기 제 2 드레인 영역 및 상기 제 2 소스 영역은 산화물 반도체의 도체화된 영역을 포함하고, 상기 제 2 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 동일한 층 상에 위치할 수 있다. 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)은 상기 제 1 반도체 패턴(211)과 동시에 형성될 수 있다. 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역 및 상기 제 2 소스 영역은 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역 및 상기 제 1 소스 영역과 동일한 저항을 가질 수 있다. 예를 들어, 상기 제 2 채널 영역의 저항은 상기 제 1 채널 영역의 저항과 동일할 수 있다.
상기 제 2 게이트 전극(223)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 1 게이트 전극(213)과 동시에 형성될 수 있다.
상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221) 상에 위치할 수 있다. 예를 들어, 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)의 상기 제 2 채널 영역과 중첩할 수 있다. 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역 및 상기 제 2 소스 영역은 상기 제 2 게이트 전극(223)의 외측에 위치할 수 있다. 상기 제 2 게이트 전극(223)은 상기 제 2 반도체 패턴(221)과 절연될 수 있다. 예를 들어, 상기 제 2 반도체 패턴(221)의 상기 제 2 채널 영역은 상기 제 2 게이트 전극(223)에 인가되는 전압에 대응하는 전기 전도도를 가질 수 있다.
상기 제 2 드레인 전극(225)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(225)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 드레인 전극(225)은 상기 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 상기 제 2 드레인 전극(225)은 상기 제 2 게이트 전극(223)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 드레인 전극(225)은 상기 제 2 게이트 전극(223)과 절연될 수 있다. 상기 제 2 드레인 전극(225)은 상기 제 2 반도체 패턴(221)의 상기 제 2 드레인 영역과 전기적으로 연결될 수 있다.
상기 제 2 드레인 전극(225)은 상기 제 1 드레인 전극(215)과 동일한 층 상에 위치할 수 있다. 상기 제 2 드레인 전극(225)은 상기 제 1 드레인 전극(215)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 드레인 전극(225)은 상기 제 1 드레인 전극(215)과 동시에 형성될 수 있다.
상기 제 2 소스 전극(227)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(227)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 소스 전극(227)은 상기 제 2 게이트 전극(223)과 다른 물질을 포함할 수 있다. 상기 제 2 소스 전극(227)은 상기 제 2 게이트 전극(223)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 2 소스 전극(227)은 상기 제 2 게이트 전극(223)과 절연될 수 있다. 상기 제 2 소스 전극(227)은 상기 제 2 반도체 패턴(221)의 상기 제 2 소스 영역과 전기적으로 연결될 수 있다.
상기 제 2 소스 전극(227)은 상기 제 1 소스 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 제 2 소스 전극(227)은 상기 제 1 소스 전극(217)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 2 소스 전극(227)은 상기 제 1 소스 전극(217)과 동시에 형성될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 구동 회로(DC)에서 상기 제 3 박막 트랜지스터(T3)는 상기 제 1 노드(N1)와 상기 제 2 노드(N2) 사이에 전기적으로 연결될 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(T3)는 상기 제 1 게이트 라인(GL1)을 통해 인가되는 제 1 게이트 신호에 따라 상기 제 2 노드(N2)를 상기 제 1 노드(N1)와 전기적으로 연결할 수 있다. 상기 제 3 박막 트랜지스터(T3)는 스위칭 박막 트랜지스터일 수 있다. 상기 제 3 박막 트랜지스터(T3)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(T3)는 제 3 반도체 패턴(231), 제 3 게이트 전극(233), 제 3 드레인 전극(235) 및 제 3 소스 전극(237)을 포함할 수 있다. 상기 제 3 게이트 전극(233)은 제 1 게이트 라인(GL1)과 전기적으로 연결되고, 상기 제 3 드레인 전극(235)은 상기 제 1 노드(N1)와 전기적으로 연결되며, 상기 제 3 소스 전극(237)은 상기 제 2 노드(N2)와 전기적으로 연결될 수 있다.
상기 제 3 박막 트랜지스터(T3)의 턴-온에 의해 상기 제 2 박막 트랜지스터(T2)는 다이오드 연결(diode connection)될 수 있다. 예를 들어, 상기 제 3 박막 트랜지스터(T3)는 구동 박막 트랜지스터인 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 게이트 전극(223)과 상기 제 2 소스 전극(227) 사이에 전기적으로 연결된 샘플링 박막 트랜지스터일 수 있다.
상기 제 3 반도체 패턴(231)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 제 3 반도체 패턴(231)은 IGZO와 같은 산화물 반도체를 포함할 수 있다. 상기 제 3 반도체 패턴(231)은 제 3 채널 영역, 제 3 드레인 영역 및 제 3 소스 영역을 포함할 수 있다. 상기 제 3 채널 영역은 상기 제 3 드레인 영역과 상기 제 3 소스 영역 사이에 위치할 수 있다. 상기 제 3 드레인 영역의 저항 및 상기 제 3 소스 영역의 저항응ㄴ 상기 제 3 채널 영역의 저항보다 작을 수 있다. 예를 들어, 상기 제 3 드레인 영역 및 상기 제 3 소스 영역은 산화물 반도체의 도체화된 영역을 포함할 수 있다. 상기 제 3 채널 영역은 산화물 반도체의 도체화되지 않은 영역일 수 있다.
상기 제 3 반도체 패턴(231)은 상기 제 1 반도체 패턴(211)과 동일한 층 상에 위치할 수 있다. 상기 제 3 반도체 패턴(231)은 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 반도체 패턴(231)은 상기 제 1 반도체 패턴(211)과 동시에 형성될 수 있다. 상기 제 3 반도체 패턴(231)의 상기 제 3 드레인 영역 및 상기 제 3 소스 영역은 상기 제 1 반도체 패턴(211)의 상기 제 1 드레인 영역 및 상기 제 1 소스 영역과 동일한 저항을 가질 수 있다. 예를 들어, 상기 제 3 채널 영역의 저항은 상기 제 1 채널 영역의 저항과 동일할 수 있다.
상기 제 3 게이트 전극(233)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 게이트 전극(233)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 3 게이트 전극(233)은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함할 수 있다. 상기 제 3 게이트 전극(233)은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 3 게이트 전극(233)은 상기 제 1 게이트 전극(213)과 동시에 형성될 수 있다.
상기 제 3 게이트 전극(233)은 상기 제 3 반도체 패턴(231) 상에 위치할 수 있다. 예를 들어, 상기 제 3 게이트 전극(233)은 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역과 중첩할 수 있다. 상기 제 3 반도체 패턴(231)의 상기 제 3 드레인 영역 및 상기 제 3 소스 영역은 상기 제 3 게이트 전극(233)의 외측에 위치할 수 있다. 상기 제 3 게이트 전극(233)은 상기 제 3 반도체 패턴(231)과 절연될 수 있다. 예를 들어, 상기 제 3 소스 영역은 상기 제 3 게이트 전극(233)에 인가된 신호에 따라 상기 제 3 드레인 영역과 전기적으로 연결될 수 있다.
상기 제 3 드레인 전극(235)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 드레인 전극(235)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 3 드레인 전극(235)은 상기 제 3 게이트 전극(233)과 다른 물질을 포함할 수 있다. 상기 제 3 드레인 전극(235)은 상기 제 3 게이트 전극(233)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 3 드레인 전극(235)은 상기 제 3 게이트 전극(233)과 절연될 수 있다. 상기 제 3 드레인 전극(235)은 상기 제 3 반도체 패턴(231)의 상기 제 3 드레인 영역과 전기적으로 연결될 수 있다.
상기 제 3 드레인 전극(235)은 상기 제 1 드레인 전극(215)과 동일한 층 상에 위치할 수 있다. 상기 제 3 드레인 전극(235)은 상기 제 1 드레인 전극(215)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 드레인 전극(235)은 상기 제 1 드레인 전극(215)과 동시에 형성될 수 있다.
상기 제 3 소스 전극(237)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제 3 소스 전극(237)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 3 소스 전극(237)은 상기 제 3 게이트 전극(233)과 다른 물질을 포함할 수 있다. 상기 제 3 소스 전극(237)은 상기 제 3 게이트 전극(233)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 제 3 소스 전극(237)은 상기 제 3 드레인 전극(235)과 동일한 층 상에 위치할 수 있다. 상기 제 3 소스 전극(237)은 상기 제 3 드레인 전극(235)과 동일한 물질을 포함할 수 있다. 상기 제 3 소스 전극(237)은 상기 제 3 게이트 전극(233)과 절연될 수 있다. 예를 들어, 상기 제 3 소스 전극(237)은 상기 제 3 반도체 패턴(231)의 상기 제 3 소스 영역과 전기적으로 연결될 수 있다.
상기 제 3 소스 전극(237)은 상기 제 1 소스 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 제 3 소스 전극(237)은 상기 제 1 소스 전극(217)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 3 소스 전극(237)은 상기 제 1 소스 전극(217)과 동시에 형성될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 구동 회로(DC)에서 상기 제 4 박막 트랜지스터(T4)는 전원전압 공급라인(PL)과 상기 제 2 노드(N2) 사이에 전기적으로 연결될 수 있다. 예를 들어, 상기 제 4 박막 트랜지스터(T4)는 제 1 발광 제어 라인(EM1)을 통해 인가되는 제 1 발광 신호에 따라 상기 전원전압 공급라인(PL)을 상기 제 2 노드(N2)와 전기적으로 연결할 수 잇다. 상기 제 4 박막 트랜지스터(T4)는 상기 제 1 발광 신호에 따라 턴-온되어, 상기 전원전압 공급라인(DL)을 통해 인가되는 양의 전원전압(VDD)을 상기 제 2 노드(N2)에 공급할 수 있다. 예를 들어, 상기 제 4 박막 트랜지스터(T4)는 스위칭 박막 트랜지스터일 수 있다.
상기 제 4 박막 트랜지스터(T4)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 4 박막 트랜지스터(T4)는 제 4 반도체 패턴, 제 4 게이트 전극, 제 4 드레인 전극 및 제 4 소스 전극을 포함할 수 있다. 상기 제 4 게이트 전극은 상기 제 1 발광 제어 라인(EM1)과 전기적으로 연결되고, 상기 제 4 드레인 전극은 상기 제 2 노드(N2)와 전기적으로 연결되며, 상기 제 4 소스 전극은 상기 전원전압 공급라인(PL)과 전기적으로 연결될 수 있다.
상기 제 4 박막 트랜지스터(T4)는 상기 제 1 박막 트랜지스터(T1)와 동시에 형성될 수 있다. 예를 들어, 상기 제 4 반도체 패턴은 상기 제 1 반도체 패턴(211)과 동일한 층 상에 위치하고, 상기 제 4 게이트 전극은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치하며, 상기 제 4 드레인 전극 및 상기 제 4 소스 전극은 상기 제 1 드레인 전극(215) 및 상기 제 1 소스 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 제 4 반도체 패턴은 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함하고, 상기 제 4 게이트 전극은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함하며, 상기 제 4 드레인 전극 및 상기 제 4 소스 전극은 상기 제 1 드레인 전극(215) 및 상기 제 1 소스 전극(217)과 동일한 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 구동 회로(DC)에서 상기 제 5 박막 트랜지스터(T5)는 상기 제 3 노드(N3)와 제 5 노드(N5) 사이에 전기적으로 연결될 수 잇다. 예를 들어, 상기 제 5 박막 트랜지스터(T5)는 제 2 발광 제어 라인(EM2)을 통해 인가되는 제 2 발광 신호에 따라 상기 제 3 노드(N3)를 상기 제 5 노드(N5)와 전기적으로 연결할 수 있다. 상기 제 5 박막 트랜지스터(T5)는 상기 제 2 발광 신호에 따라 턴-온되어, 상기 제 2 박막 트랜지스터(T2)에 의해 생성된 상기 구동 전류를 상기 제 5 노드(N5)에 전달할 수 있다. 예를 들어, 상기 제 5 박막 트랜지스터(T5)는 스위칭 박막 트랜지스터일 수 있다.
상기 제 5 박막 트랜지스터(T5)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 5 박막 트랜지스터(T5)는 제 5 반도체 패턴, 제 5 게이트 전극, 제 5 드레인 전극 및 제 5 소스 전극을 포함할 수 있다. 상기 제 5 게이트 전극은 상기 제 2 발광 제어 라인(EM2)과 전기적으로 연결되고, 상기 제 5 드레인 전극은 상기 제 5 노드(N5)와 전기적으로 연결되며, 상기 제 5 소스 전극은 상기 제 3 노드(N3)와 전기적으로 연결될 수 있다.
상기 제 5 박막 트랜지스터(T5)는 상기 제 1 박막 트랜지스터(T1)와 동시에 형성될 수 있다. 예를 들어, 상기 제 5 반도체 패턴은 상기 제 1 반도체 패턴(211)과 동일한 층 상에 위치하고, 상기 제 5 게이트 전극은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치하며, 상기 제 5 드레인 전극 및 상기 제 5 소스 전극은 상기 제 1 드레인 전극(215) 및 상기 제 1 소스 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 제 5 반도체 패턴은 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함하고, 상기 제 5 게이트 전극은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함하며, 상기 제 5 드레인 전극 및 상기 제 5 소스 전극은 상기 제 1 드레인 전극(215) 및 상기 제 1 소스 전극(217)과 동일한 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 구동 회로(DC)에서 상기 제 6 박막 트랜지스터(T6)는 기준전압 공급라인(RL)과 제 4 노드(N4) 사이에 전기적으로 연결될 수 있다. 상기 제 6 박막 트랜지스터(T6)는 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 제 6 박막 트랜지스터(T6)는 제 6 반도체 패턴, 제 6 게이트 전극, 제 6 드레인 전극 및 제 6 소스 전극을 포함할 수 있다. 상기 제 6 박막 트랜지스터(T6)는 상기 제 3 박막 트랜지스터(T3)와 동시에 턴-온/오프될 수 있다. 예를 들어, 상기 제 6 게이트 전극은 상기 제 1 게이트 라인(GL1)과 전기적으로 연결되고, 상기 제 6 드레인 전극은 상기 제 4 노드(N4)와 전기적으로 연결되며, 상기 제 6 소스 전극은 상기 기준전압 공급라인(RL)과 전기적으로 연결될 수 있다. 상기 제 6 박막 트랜지스터(T6)는 상기 제 1 게이트 신호에 따라 상기 기준전압 공급라인(RL)을 상기 제 4 노드(N4)와 전기적으로 연결할 수 있다. 예를 들어, 상기 제 6 박막 트랜지스터(T6)는 상기 제 1 게이트 신호에 의해 턴-온되어, 상기 기준전압 공급라인(RL)을 통해 인가되는 기준전압을 상기 제 4 노드(N4)에 전달할 수 있다. 상기 제 6 박막 트랜지스터(T6)는 스위칭 박막 트랜지스터일 수 있다.
상기 제 4 박막 트랜지스터(T4)는 상기 제 1 발광 제어 라인(EM1)을 통해 인가되는 신호에 의해 턴-온되어, 상기 전원전압 공급라인(PL)을 통해 인가되는 양의 전원전압(VDD)을 상기 제 2 노드(N2)에 공급할 수 있다. 상기 제 5 박막 트랜지스터(T5)는 상기 제 2 발광 제어 라인(EM2)을 통해 인가되는 신호에 의해 턴-온되어, 상기 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류를 상기 제 5 노드(N5)에 전달할 수 있다. 상기 제 6 박막 트랜지스터(T6)는 상기 제 1 게이트 라인(GL1)을 통해 인가되는 신호에 의해 턴-온되어, 상기 기준전압 공급라인(RL)을 통해 인가되는 기준전압을 상기 제 4 노드(N4)에 공급할 수 있다. 예를 들어, 상기 제 6 박막 트랜지스터(T6)는 상기 제 3 박막 트랜지스터(T3)와 동시에 턴-온/오프될 수 있다.
상기 제 6 박막 트랜지스터(T6)는 상기 제 1 박막 트랜지스터(T1)와 동시에 형성될 수 있다. 예를 들어, 상기 제 6 반도체 패턴은 상기 제 1 반도체 패턴(211)과 동일한 층 상에 위치하고, 상기 제 6 게이트 전극은 상기 제 1 게이트 전극(213)과 동일한 층 상에 위치하며, 상기 제 6 드레인 전극 및 상기 제 6 소스 전극은 상기 제 1 드레인 전극(215) 및 상기 제 1 소스 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 제 6 반도체 패턴은 상기 제 1 반도체 패턴(211)과 동일한 물질을 포함하고, 상기 제 6 게이트 전극은 상기 제 1 게이트 전극(213)과 동일한 물질을 포함하며, 상기 제 6 드레인 전극 및 상기 제 6 소스 전극은 상기 제 1 드레인 전극(215) 및 상기 제 1 소스 전극(217)과 동일한 물질을 포함할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 각 화소 구동 회로(DC)에서 상기 스토리지 커패시터(Cst)는 상기 제 1 노드(N1)와 상기 제 4 노드(N4) 사이에 전기적으로 연결될 수 있다. 예를 들어, 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 게이트 전극(223)에 인가되는 신호는 상기 스토리지 커패시터(Cst)에 의해 한 프레임 동안 유지될 수 있다. 상기 제 4 노드(N4)는 상기 제 5 노드(N5)와 전기적으로 연결될 수 있다. 예를 들어, 상기 스토리지 커패시터(Cst)는 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 게이트 전극(223)과 상기 제 5 박막 트랜지스터(T5)의 상기 제 5 드레인 전극 사이에 전기적으로 연결될 수 있다.
상기 스토리지 커패시터(Cst)는 커패시터 전극들의 적층 구조를 가질 수 있다. 상기 스토리지 커패시터(Cst)는 상기 박막 트랜지스터들(T1, T2, T3, T4, T5, T6)의 형성 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 스토리지 커패시터(Cst)는 상기 제 2 게이트 전극(223)과 동시에 형성되는 제 1 커패시터 전극 및 상기 제 2 드레인 전극(225)과 동시에 형성되는 제 2 커패시터 전극을 포함할 수 있다. 상기 제 1 커패시터 전극은 상기 제 2 게이트 전극(223)과 동일한 물질을 포함할 수 있다. 상기 제 1 커패시터 전극은 상기 제 2 게이트 전극(223)과 동일한 층 상에 위치할 수 있다. 상기 제 2 커패시터 전극은 상기 제 2 드레인 전극(225)과 동일한 물질을 포함할 수 있다. 상기 제 2 커패시터 전극은 상기 제 2 드레인 전극(225)과 동일한 층 상에 위치할 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 한 프레임이 초기화 기간, 샘플링 기간 및 발광 기간을 포함할 수 있다. 상기 초기화 기간에는 상기 제 3 박막 트랜지스터(T3), 상기 제 4 박막 트랜지스터(T4) 및 상기 제 6 박막 트랜지스터(T6)만 턴-온되어, 상기 제 1 노드(N1) 및 상기 제 2 노드(N2)에 양의 전원전압(VDD)이 인가되고, 상기 제 4 노드(N4)에 기준전압이 인가될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 초기화 기간 동안, 상기 스토리지 커패시터(Cst)가 초기화될 수 있다.
상기 샘플링 기간에는 상기 제 1 박막 트랜지스터(T1), 상기 제 3 박막 트랜지스터(T3) 및 상기 제 6 박막 트랜지스터(T6)만 턴-온되어, 상기 제 2 박막 트랜지스터(T2)가 다이오드 연결되고, 상기 제 3 노드(N3)에 데이터 신호가 인가될 수 있다. 상기 데이터 신호의 전압은 상기 양의 전원전압(VDD)에서 상기 제 2 박막 트랜지스터(T2)의 문턱 전압(Vth)을 뺀 값보다 낮을 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 샘플링 기간 동안, 상기 제 1 노드(N1)가 상기 제 2 박막 트랜지스터(T2)의 문턱 전압(Vth)과 상기 데이터 신호를 합한 값과 동일한 전위를 가질 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 샘플링 기간 동안, 상기 제 2 박막 트랜지스터(T2)가 턴-온되고, 상기 제 2 박막 트랜지스터(T2)의 상기 제 2 드레인 전극(225)과 상기 제 2 소스 전극(227) 사이에 전류가 흐를 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 샘플링 기간 동안, 상기 제 2 박막 트랜지스터(T2)에 의해 상기 데이터 신호에 대응하는 구동 전류가 생성될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 샘플링 기간 동안, 상기 스토리지 커패시터(Cst)에 상기 데이터 신호에 대응하는 전압 값이 저장될 수 있다.
상기 발광 기간에는 상기 제 4 박막 트랜지스터(T4) 및 상기 제 5 박막 트랜지스터(T5)만 턴-온되어, 상기 제 2 노드(N2)에 양의 전원전압(VDD)이 인가되고, 상기 제 3 노드(N3)가 상기 제 5 노드(N5)와 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광 기간 동안, 상기 제 5 노드(N5)에 상기 제 2 박막 트랜지스터(T2)에 의해 생성된 구동 전류가 공급될 수 있다.
각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 소자 기판(100) 상에 위치할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다.
상기 표시 패널(DP)은 상기 화소 영역들(PA)이 위치하는 표시 영역(AA) 및 상기 표시 영역(AA)의 외측에 위치하는 베젤 영역(BZ)을 포함할 수 있다. 상기 게이트 드라이버(GD), 상기 데이터 드라이버(DD), 상기 전원 유닛(PU) 및 상기 타이밍 컨트롤러(TC) 중 적어도 하나는 상기 표시 패널(DP)의 상기 베젤 영역(BZ) 상에 위치할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 상기 게이트 드라이버(GD)가 상기 표시 패널(DP)의 상기 베젤 영역(BZ)에 형성된 GIP(Gate In Panel) 타입의 디스플레이 장치일 수 있다. 상기 게이트 드라이버(GD)는 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상에 위치하는 적어도 하나의 회로 박막 트랜지스터(290)를 포함할 수 있다.
상기 회로 박막 트랜지스터(290)는 특정 신호에 선택적으로 빠르게 전달할 수 있다. 예를 들어, 상기 회로 박막 트랜지스터(290)는 스위칭 박막 트랜지스터일 수 있다. 상기 회로 박막 트랜지스터(290)는 각 화소 영역(PA)의 상기 제 1 박막 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 예를 들어, 상기 회로 박막 트랜지스터(290)는 회로 반도체 패턴(291), 회로 게이트 전극(293), 회로 드레인 전극(295) 및 회로 소스 전극(297)을 포함할 수 있다.
상기 회로 반도체 패턴(291)은 반도체 물질을 포함할 수 있다. 상기 회로 반도체 패턴(291)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 회로 반도체 패턴(291)은 저온 다결정 실리콘(Low-Temperature Poly-Si; LTPS)을 포함할 수 있다. 상기 회로 반도체 패턴(291)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 회로 반도체 패턴(291)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211)과 다른 전기적 특성을 가질 수 있다.
상기 회로 반도체 패턴(291)은 회로 채널 영역, 회로 드레인 영역 및 회로 소스 영역을 포함할 수 있다. 상기 회로 채널 영역은 상기 회로 드레인 영역과 상기 회로 소스 영역 사이에 위치할 수 있다. 상기 회로 드레인 영역의 저항 및 상기 회로 소스 영역의 저항은 상기 회로 채널 영역의 저항보다 작을 수 있다. 예를 들어, 상기 회로 드레인 영역 및 상기 회로 소스 영역은 도전성 불순물을 포함할 수 있다. 상기 회로 채널 영역은 도전성 불순물로 도핑되지 않은 영역일 수 있다.
상기 회로 게이트 전극(293)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 회로 게이트 전극(293)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 회로 게이트 전극(293)은 상기 회로 반도체 패턴(291) 상에 위치할 수 있다. 예를 들어, 상기 회로 게이트 전극(293)은 상기 회로 반도체 패턴(291)의 상기 회로 채널 영역과 중첩할 수 있다. 상기 회로 반도체 패턴(291)의 상기 회로 드레인 영역 및 상기 회로 소스 영역은 상기 회로 게이트 전극(293)의 외측에 위치할 수 있다. 상기 회로 게이트 전극(293)은 상기 회로 반도체 패턴(291)과 절연될 수 있다. 예를 들어, 상기 회로 소스 영역은 상기 회로 게이트 전극(293)에 인가되는 신호에 따라 상기 회로 드레인 영역과 전기적으로 연결될 수 있다.
상기 회로 게이트 전극(293)은 각 화소 영역(PA)의 상기 제 1 게이트 전극(213)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 회로 게이트 전극(293)은 각 화소 영역(PA)의 상기 제 1 게이트 전극(213)과 다른 물질을 포함할 수 있다. 상기 회로 게이트 전극(293)은 각 화소 영역(PA)의 상기 제 1 게이트 전극(213)과 다른 공정에 의해 형성될 수 있다.
상기 회로 드레인 전극(295)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 회로 드레인 전극(295)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 회로 드레인 전극(295)은 상기 회로 게이트 전극(293)과 다른 물질을 포함할 수 있다. 상기 회로 드레인 전극(295)은 상기 회로 게이트 전극(293)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 회로 드레인 전극(295)은 상기 회로 게이트 전극(293)과 절연될 수 있다. 상기 회로 드레인 전극(295)은 상기 회로 반도체 패턴(291)의 상기 회로 드레인 영역과 전기적으로 연결될 수 있다.
상기 회로 드레인 전극(295)은 각 화소 영역(PA)의 상기 제 1 드레인 전극(215)과 동일한 층 상에 위치할 수 있다. 상기 회로 드레인 전극(295)은 각 화소 영역(PA)의 상기 제 1 드레인 전극(215)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 회로 드레인 전극(295)은 각 화소 영역(PA)의 상기 제 1 드레인 전극(215)과 동시에 형성될 수 있다.
상기 회로 소스 전극(297)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 회로 소스 전극(297)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 회로 소스 전극(297)은 상기 회로 게이트 전극(293)과 다른 물질을 포함할 수 있다. 상기 회로 소스 전극(297)은 상기 회로 게이트 전극(293)과 다른 층 상에 위치할 수 있다. 예를 들어, 상기 회로 소스 전극(297)은 상기 회로 드레인 전극(295)과 동일한 층 상에 위치할 수 있다. 상기 회로 소스 전극(297)은 상기 회로 드레인 전극(295)과 동일한 물질을 포함할 수 있다. 상기 회로 소스 전극(297)은 상기 회로 게이트 전극(293)과 절연될 수 있다. 예를 들어, 상기 회로 소스 전극(297)은 상기 회로 반도체 패턴(291)의 상기 회로 소스 영역과 전기적으로 연결될 수 있다.
상기 회로 소스 전극(297)은 각 화소 영역(PA)의 상기 제 1 소스 전극(217)과 동일한 층 상에 위치할 수 있다. 상기 회로 소스 전극(297)은 각 화소 영역(PA)의 상기 제 1 소스 전극(217)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 회로 소스 전극(297)은 각 화소 영역(PA)의 상기 제 1 소스 전극(217)과 동시에 형성될 수 있다.
상기 소자 기판(100) 상에는 상기 표시 패널(DP) 내에서 불필요한 전기적 연결을 방지하기 위한 다수의 절연막(110, 120, 130, 140, 150, 160, 170, 180, 190)이 위치할 수 있다. 예를 들어, 상기 소자 기판(100) 상에는 하부 버퍼막(110), 하부 게이트 절연막(120), 하부 층간 절연막(130), 상부 버퍼막(140), 상부 게이트 절연막(150), 상부 층간 절연막(160), 제 1 평탄화막(170), 제 2 평탄화막(180) 및 뱅크 절연막(190)이 위치할 수 있다.
상기 하부 버퍼막(110)은 상기 소자 기판(100)에 가까이 위치할 수 있다. 상기 하부 버퍼막(110)은 상기 회로 박막 트랜지스터(290) 및 각 화소 영역(PA)의 상기 화소 구동 회로(DC)를 형성하는 공정에서 상기 소자 기판(100)에 의한 오염을 방지할 수 있다. 예를 들어, 상기 하부 버퍼막(110)은 상기 소자 기판(100)의 상기 표시 영역(AA) 및 상기 베젤 영역(BZ)을 완전히 덮을 수 있다. 상기 회로 박막 트랜지스터(290) 및 각 화소 영역(PA)의 상기 화소 구동 회로(DC)는 상기 하부 버퍼막(110) 상에 위치할 수 있다. 상기 하부 버퍼막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 버퍼막(110)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)과 같은 무기 절연 물질을 포함할 수 있다. 상기 하부 버퍼막(110)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 하부 버퍼막(110)은 실리콘 산화물(SiOx)로 이루어진 무기 절연막과 실리콘 질화물(SiNx)로 이루어진 무기 절연막의 적층 구조를 가질 수 있다.
상기 하부 게이트 절연막(120)은 상기 회로 박막 트랜지스터(290)의 상기 회로 반도체 패턴(291)과 상기 회로 게이트 전극(293) 사이를 절연할 수 있다. 예를 들어, 상기 회로 반도체 패턴(291)은 상기 하부 버퍼막(110)과 상기 하부 게이트 절연막(120) 사이에 위치할 수 있다. 상기 하부 게이트 절연막(120)은 상기 회로 반도체 패턴(291)을 덮을 수 있다. 상기 하부 게이트 절연막(120)은 상기 소자 기판(100)의 상기 표시 영역(AA) 상으로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3, T4, T5, T6)은 상기 하부 게이트 절연막(120) 상에 위치할 수 있다. 상기 하부 게이트 절연막(120)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 게이트 절연막(120)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)과 같은 무기 절연 물질을 포함할 수 있다.
상기 하부 층간 절연막(130)은 상기 회로 드레인 전극(295) 및 상기 회로 소스 전극(297)을 상기 회로 게이트 전극(291)과 절연할 수 있다. 예를 들어, 상기 회로 게이트 전극(291)은 상기 하부 게이트 절연막(120)과 상기 하부 층간 절연막(130) 사이에 위치하고, 상기 회로 드레인 전극(295) 및 상기 회로 소스 전극(297)은 상기 하부 층간 절연막(130) 상에 위치할 수 있다. 상기 하부 층간 절연막(130)은 상기 소자 기판(100)의 상기 표시 영역(AA) 상으로 연장할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3, T4, T5, T6)은 상기 하부 층간 절연막(130) 상에 위치할 수 있다. 상기 하부 층간 절연막(130)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 층간 절연막(130)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)과 같은 무기 절연 물질을 포함할 수 있다.
상기 상부 버퍼막(140)은 상기 하부 층간 절연막(130)과 각 화소 영역(PA)의 상기 박막 트랜지스터들(T1, T2, T3, T4, T5, T6) 사이에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 반도체 패턴들(211, 221, 231)은 상기 상부 버퍼막(140) 상에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 회로 반도체 패턴(291) 및 상기 회로 게이트 전극(293)의 형성 공정에 의한 각 화소 영역(PA) 내에 위치하는 상기 반도체 패턴들(211, 221, 231)의 손상이 방지될 수 있다. 예를 들어, 상기 상부 버퍼막(140)의 두께는 상기 하부 층간 절연막(130)의 두께보다 클 수 있다. 상기 상부 버퍼막(140)은 절연성 물질을 포함할 수 있다. 상기 상부 버퍼막(140)은 상대적으로 수소 함량이 낮은 물질을 포함할 수 있다. 예를 들어, 상기 상부 버퍼막(140)은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소의 확산에 의한 각 화소 영역(PA) 내에 위치하는 상기 반도체 패턴들(211, 221, 231)의 특성 변화가 방지될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소에 의한 각 화소 구동 회로(DC)의 특성 저하가 방지될 수 있다.
상기 상부 게이트 절연막(150)은 각 화소 영역(PA)의 상기 반도체 패턴(211, 221, 231)과 상기 게이트 전극(213, 223, 233) 사이를 절연할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211), 상기 제 2 반도체 패턴(221), 상기 제 3 반도체 패턴(231), 상기 제 4 반도체 패턴, 상기 제 5 반도체 패턴 및 상기 제 6 반도체 패턴은 상기 상부 버퍼막(140)과 상기 상부 게이트 절연막(150) 사이에 위치할 수 있다. 상기 상부 게이트 절연막(150)은 각 화소 영역(PA)의 상기 제 1 반도체 패턴(211), 상기 제 2 반도체 패턴(221), 상기 제 3 반도체 패턴(231), 상기 제 4 반도체 패턴, 상기 제 5 반도체 패턴 및 상기 제 6 반도체 패턴을 덮을 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 게이트 전극(213), 상기 제 2 게이트 전극(223), 상기 제 3 게이트 전극(233), 상기 제 4 게이트 전극, 상기 제 5 게이트 전극 및 상기 제 6 게이트 전극은 상기 상부 게이트 절연막(150) 상에 위치할 수 있다. 상기 상부 게이트 절연막(150)은 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다. 예를 들어, 상기 회로 드레인 전극(295) 및 상기 회로 소스 전극(297)은 상기 베젤 영역(BZ)의 상기 상부 게이트 절연막(150) 상에 위치할 수 있다. 상기 상부 게이트 절연막(150)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 상부 게이트 절연막(150)은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다.
각 화소 영역(PA) 내에 위치하는 상기 반도체 패턴들(211, 221, 231)과 상기 게이트 전극들(213, 223, 233) 사이의 이격 거리는 동일할 수 있다. 예를 들어, 상기 상부 게이트 절연막(150)은 각 화소 영역(PA)의 상기 반도체 패턴들(211, 221, 231) 및 상기 게이트 전극들(213, 223, 233)과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 화소 구동 회로(DC)의 형성 공정이 단순화될 수 있다.
상기 상부 층간 절연막(160)은 각 화소 영역(PA) 내에 위치하는 상기 드레인 전극들(215, 225, 235) 및 상기 소스 전극들(217, 227, 237)을 해당 게이트 전극(213, 223, 233)과 절연할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 게이트 전극들(213, 223, 233)은 상기 상부 게이트 절연막(150)과 상기 상부 층간 절연막(160) 사이에 위치하고, 각 화소 영역(PA)의 상기 드레인 전극들(215, 225, 235) 및 상기 소스 전극들(217, 227, 237)은 상기 상부 층간 절연막(160) 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 드레인 전극들(215, 225, 235) 및 상기 소스 전극들(217, 227, 237)은 각각 상기 상부 게이트 절연막(150) 및 상기 상부 층간 절연막(160)을 관통하여 해당 반도체 패턴(211, 221, 231)과 전기적으로 연결될 수 있다. 상기 상부 층간 절연막(160)은 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다. 예를 들어, 상기 회로 드레인 전극(295) 및 상기 회로 소스 전극(297)은 상기 상부 층간 절연막(160) 상에 위치할 수 있다. 상기 회로 드레인 전극(295) 및 상기 회로 소스 전극(297)은 상기 하부 게이트 절연막(120), 상기 하부 층간 절연막(130), 상기 상부 버퍼막(140), 상기 상부 게이트 절연막(150) 및 상기 상부 층간 절연막(160)을 관통하여 상기 회로 반도체 패턴(291)과 전기적으로 연결될 수 있다.
상기 상부 층간 절연막(160)은 절연성 물질을 포함할 수 있다. 상기 상부 층간 절연막(160)은 상기 하부 층간 절연막(130)과 다른 물질을 포함할 수 있다. 상기 상부 층간 절연막(160)은 상대적으로 수소 함량이 적은 물질을 포함할 수 있다. 예를 들어, 상기 상부 층간 절연막(160)은 실리콘 산화물(SiOx)로 이루어진 무기 절연막일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 수소에 의한 각 화소 영역(PA) 내에 위치하는 상기 박막 트랜지스터들(T1, T2, T3, T4, T5, T6)의 특성 변화가 방지될 수 있다.
상기 제 1 평탄화막(170)은 상기 상부 층간 절연막(160) 상에 위치할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 드레인 전극들(215, 225, 235) 및 상기 소스 전극들(217, 227, 237)은 상기 제 1 평탄화막(170)에 의해 덮일 수 있다. 상기 회로 드레인 전극(295) 및 상기 회로 드레인 전극(297)은 상기 상부 층간 절연막(160)과 상기 제 1 평탄화막(170) 사이에 위치할 수 있다. 상기 제 2 평탄화막(180)은 상기 제 1 평탄화막(170) 상에 위치할 수 있다. 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)은 상기 회로 박막 트랜지스터(290) 및 각 화소 영역(PA)의 상기 화소 구동 회로(DC)에 의한 단차를 제거할 수 있다. 예를 들어, 상기 소자 기판(100)과 대향하는 상기 제 2 평탄화막(180)의 상부면은 평평한 평면일 수 있다.
상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)은 절연성 물질을 포함할 수 있다. 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)은 상기 상부 층간 절연막(160)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 평탄화막(170) 및 상기 제 2 평탄화막(180)은 유기 절연 물질로 이루어진 유기 절연막일 수 있다. 상기 제 2 평탄화막(180)은 상기 제 1 평탄화막(170)과 동일한 물질을 포함할 수 있다. 상기 제 2 평탄화막(180)은 상기 제 1 평탄화막(170)과 직접 접촉할 수 있다. 예를 들어, 상기 제 1 평탄화막(170)과 상기 제 2 평탄화막(180)의 경계면은 인식되지 않을 수 있다.
각 화소 영역(PA)의 상기 발광 소자(500)는 상기 제 2 평탄화막(180) 상에 위치할 수 있다. 각 화소 영역(PA)의 상기 발광 소자(500)는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광 소자(500)는 해당 화소 영역(PA)의 상기 제 2 평탄화막(180) 상에 순서대로 적층된 제 1 전극(510), 발광층(520) 및 제 2 전극(530)을 포함할 수 있다.
상기 제 1 전극(510)은 도전성 물질을 포함할 수 있다. 상기 제 1 전극(510)은 높은 반사율을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제 1 전극(510)은 알루미늄(Al) 및 은(Ag)과 같은 금속을 포함할 수 있다. 상기 제 1 전극(510)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 제 1 전극(510)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극들 사이에 금속으로 이루어진 반사 전극이 위치하는 구조를 가질 수 있다.
상기 발광층(520)은 상기 제 1 전극(510)과 상기 제 2 전극(530) 사이의 전압 차에 대응하는 휘도의 빛을 생성할 수 있다. 예를 들어, 상기 발광층(520)은 발광 물질을 포함하는 발광 물질층(Emission Material Layer; EML)을 포함할 수 있다. 상기 발광 물질은 유기 물질, 무기 물질 또는 하이브리드 물질을 포함할 수 있다. 예를 들어, 본 발명의 실시 예에 따른 디스플레이 장치는 유기 발광 물질을 포함하는 유기 발광 표시 장치일 수 있다.
상기 발광층(520)은 다중층 구조를 가질 수 있다. 예를 들어, 상기 발광층(520)은 정공 주입층(Hole Injection Layer; HIL), 정공 수송층(Hole Transport Layer; HTL), 전자 수송층(Electron Transport Layer; ETL) 및 전자 주입층(Electron Injection Layer; EIL) 중 적어도 하나를 더 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(520)의 발광 효율이 향상될 수 있다.
상기 제 2 전극(530)은 도전성 물질을 포함할 수 있다. 상기 제 2 전극(530)은 상기 제 1 전극(510)과 다른 물질을 포함할 수 있다. 상기 제 2 전극(530)의 투과율은 상기 제 1 전극(510)의 투과율보다 클 수 있다. 예를 들어, 상기 제 2 전극(530)은 ITO 및 IZO와 같은 투명한 도전성 물질로 이루어진 투명 전극일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 발광층(520)에 의해 생성된 빛이 상기 제 2 전극(530)을 통해 외부로 방출될 수 있다.
각 화소 영역(PA)의 상기 제 1 전극(510)은 상기 제 2 평탄화막(180)의 상기 상부면과 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 발광 소자(500)로부터 방출되는 빛의 생성 위치에 따른 휘도 편차가 방지될 수 있다.
각 화소 영역(500)의 상기 제 1 전극(510)은 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)와 전기적으로 연결될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 1 전극(500)은 해당 화소 영역(PA) 내에 위치하는 상기 화소 구동 회로(DC)의 상기 제 5 노드(N5)와 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC)에 의해 생성된 상기 구동 전류가 해당 화소 영역(PA)의 상기 발광 소자(500)에 한 프레임 동안 공급될 수 있다.
상기 제 1 평탄화막(170)과 상기 제 2 평탄화막(180) 사이에는 중간 전극들(400)이 위치할 수 있다. 상기 중간 전극들(400)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 중간 전극들(400)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 각 화소 영역(PA)의 상기 제 1 전극(510)은 상기 중간 전극들(400) 중 하나를 통해 해당 화소 영역(PA)의 상기 화소 구동 회로(DC)와 전기적으로 연결될 수 있다. 예를 들어, 각 중간 전극(400)은 상기 제 1 평탄화막(170)을 관통하여 상기 화소 영역들(PA) 중 하나의 상기 제 5 노드(N5)와 전기적으로 연결되고, 각 화소 영역(PA)의 상기 제 1 전극(510)은 해당 화소 영역(PA)의 상기 제 2 평탄화막(180)을 관통하여 상기 중간 전극들(400) 중 하나와 직접 접촉할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 화소 구동 회로(DC)와 상기 발광 소자(500) 사이의 연결 공정이 단순화될 수 있다.
상기 뱅크 절연막(190)은 상기 제 2 평탄화막(180) 상에 위치할 수 있다. 상기 뱅크 절연막(190)은 각 화소 영역(PA)의 상기 제 1 전극(510)을 인접한 화소 영역(PA)의 상기 제 1 전극(510)과 절연할 수 있다. 예를 들어, 각 화소 영역(PA) 내에 위치하는 상기 제 1 전극(510)의 가장 자리는 상기 뱅크 절연막(190)에 의해 덮일 수 있다. 각 화소 영역(PA)의 상기 발광층(520) 및 상기 제 2 전극(530)은 상기 뱅크 절연막(190)에 의해 노출된 해당 제 1 전극(510)의 일부 영역 상에 순서대로 적층될 수 있다. 예를 들어, 상기 뱅크 절연막(190)은 각 화소 영역(PA) 내에 발광 영역을 정의할 수 있다. 상기 뱅크 절연막(190)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(190)은 유기 절연 물질을 포함할 수 있다. 상기 뱅크 절연막(190)은 상기 제 2 평탄화막(180)과 다른 물질을 포함할 수 있다.
각 화소 영역(PA)의 상기 발광 소자(500)로부터 방출된 빛은 인접한 화소 영역(PA)의 상기 발광 소자(500)로부터 방출된 빛과 다른 색을 나타낼 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광층(520)은 인접한 화소 영역(PA)의 상기 발광층(520)과 다른 물질을 포함할 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 발광층(520)은 상기 뱅크 절연막(190) 상에 위치하는 단부를 포함할 수 있다. 각 화소 영역(PA)의 상기 발광층(520)은 개별적으로 형성될 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 발광층(520)은 미세 금속 마스크(Fine Metal Mask; FMM)로 형성될 수 있다. 상기 뱅크 절연막(190) 상에는 스페이서가 위치할 수 있다. 상기 스페이서는 상기 미세 금속 마스크에 의한 상기 뱅크 절연막(190) 및 상기 발광층(520)의 손상을 방지할 수 있다. 상기 스페이서는 절연성 물질을 포함할 수 있다. 예를 들어, 상기 스페이서는 유기 절연 물질을 포함할 수 있다. 상기 스페이서는 상기 뱅크 절연막(190)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 뱅크 절연막(190) 및 상기 스페이서는 하프톤 마스크를 이용한 패터닝 공정에 의해 동시에 형성될 수 있다. 각 화소 영역(PA) 내에 위치하는 상기 발광층(520)의 단부는 상기 스페이서와 이격될 수 있다.
각 화소 영역(PA)의 상기 제 2 전극(530)에 인가되는 전압은 인접한 화소 영역(530)의 상기 제 2 전극(530)에 인가되는 전압과 동일할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 2 전극(530)에는 음의 전원전압(VSS)이 인가될 수 있다. 각 화소 영역(PA)의 상기 제 2 전극(530)은 인접한 화소 영역(530)의 상기 제 2 전극(530)과 전기적으로 연결될 수 있다. 각 화소 영역(PA)의 상기 제 2 전극(530)은 인접한 화소 영역(530)의 상기 제 2 전극(530)과 동일한 물질을 포함할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 2 전극(530)은 인접한 화소 영역(530)의 상기 제 2 전극(530)과 동시에 형성될 수 있다. 각 화소 영역(PA)의 상기 제 2 전극(530)은 인접한 화소 영역(530)의 상기 제 2 전극(530)과 직접 접촉할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 제 2 전극(530)은 상기 뱅크 절연막(190) 상으로 연장할 수 있다. 상기 뱅크 절연막(190)은 상기 제 2 전극(530)에 의해 덮일 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 제 2 전극(530)의 형성 공정이 단순화될 수 있다. 또한, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC)에 인가되는 상기 데이터 신호에 의해 해당 화소 영역(PA)의 상기 발광 소자(500)로부터 방출되는 빛의 휘도가 조절될 수 있다.
각 화소 영역(PA)의 상기 발광 소자(500) 상에는 봉지 유닛(600)이 위치할 수 있다. 상기 봉지 유닛(600)은 외부 수분 및 충격에 의한 상기 발광 소자들(500)의 손상을 방지할 수 있다. 상기 봉지 유닛(600)은 상기 소자 기판(100)의 상기 베젤 영역(BZ) 상으로 연장할 수 있다. 상기 봉지 유닛(600)은 다중층 구조를 포함할 수 있다. 예를 들어, 상기 봉지 유닛(600)은 상기 소자 기판(100) 상에 순서대로 적층된 제 1 봉지층(610), 제 2 봉지층(620) 및 제 3 봉지층(630)을 포함할 수 있다. 상기 제 1 봉지층(610), 상기 제 2 봉지층(620) 및 상기 제 3 봉지층(630)은 절연성 물질을 포함할 수 있다. 상기 제 2 봉지층(620)은 상기 제 1 봉지층(610) 및 상기 제 3 봉지층(630)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제 1 봉지층(610) 및 상기 제 3 봉지층(630)은 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)과 같은 무기 절연 물질로 이루어진 무기 절연막이고, 상기 제 2 봉지층(620)은 유기 절연 물질로 이루어진 유기 절연막일 수 있다. 상기 발광 소자들(500)에 의한 단차는 상기 제 2 봉지층(620)에 의해 제어될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외부 수분 및 충격에 의한 상기 발광 소자들(600)의 손상이 효과적으로 방지될 수 있다.
상기 소자 기판(100)의 각 화소 영역(PA) 상에는 차광 패턴들(310, 320, 330)이 위치할 수 있다. 각 차광 패턴(310, 320, 330)은 상기 소자 기판(100)을 통과하여 해당 화소 영역(PA) 내에 위치하는 상기 박막 트랜지스터들(T1, T2, T3, T4, T5, T6) 중 하나의 상기 반도체 패턴(211, 221, 231) 방향으로 진행하는 빛을 차단할 수 있다. 예를 들어, 각 화소 영역(PA)의 상기 차광 패턴들(310, 320, 330)은 해당 화소 영역(PA)의 상기 제 1 반도체 패턴(211)과 중첩하는 제 1 차광 패턴(310), 해당 화소 영역(PA)의 상기 제 2 반도체 패턴(221)과 중첩하는 제 2 차광 패턴(320), 해당 화소 영역(PA)의 상기 제 3 반도체 패턴(231)과 중첩하는 제 3 차광 패턴(330), 해당 화소 영역(PA)의 상기 제 4 반도체 패턴과 중첩하는 제 4 차광 패턴, 해당 화소 영역(PA)의 상기 제 5 반도체 패턴과 중첩하는 제 5 차광 패턴 및 해당 화소 영역(PA)의 상기 제 6 반도체 패턴과 중첩하는 제 6 차광 패턴을 포함할 수 있다.
상기 제 1 차광 패턴(310)은 상기 소자 기판(100)과 상기 제 1 반도체 패턴(211) 사이에 위치할 수 있다. 상기 제 1 차광 패턴(310)은 빛을 반사할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 제 1 차광 패턴(310)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 1 차광 패턴(310)은 상기 제 1 게이트 전극(213)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 1 차광 패턴(310)은 상기 제 1 박막 트랜지스터(T1)의 더미 게이트 전극으로 기능할 수 있다.
상기 제 1 차광 패턴(310)은 상기 회로 게이트 전극(293)과 동일한 층 상에 위치할 수 있다. 상기 제 1 차광 패턴(310)은 상기 회로 게이트 전극(293)과 동일한 물질을 포함할 수 있다. 상기 제 1 차광 패턴(310)은 상기 회로 게이트 전극(293)과 동시에 형성될 수 있다. 예를 들어, 상기 제 1 차광 패턴(310)은 상기 하부 게이트 절연막(120)과 상기 하부 층간 절연막(130) 사이에 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 1 차광 패턴(310)의 형성 공정이 단순화될 수 있다.
상기 제 2 차광 패턴(320)은 상기 소자 기판(100)과 상기 제 2 반도체 패턴(221) 사이에 위치할 수 있다. 상기 제 2 차광 패턴(320)은 빛을 반사할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 제 2 차광 패턴(320)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 2 차광 패턴(320)에는 특정 전압이 인가될 수 있다. 예를 들어, 상기 제 2 차광 패턴(320)은 상기 제 2 소스 전극(227)과 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 외광에 의한 상기 제 2 박막 트랜지스터(T2)의 특성 변화가 효과적으로 방지될 수 있다.
상기 제 2 차광 패턴(320)은 상기 제 1 차광 패턴(310)과 다른 물질을 포함할 수 있다. 상기 제 2 차광 패턴(320)은 상기 제 1 차광 패턴(310)과 다른 층 상에 위치할 수 있다. 상기 제 2 차광 패턴(320)과 상기 제 2 반도체 패턴(221) 사이의 수직 거리는 상기 제 1 차광 패턴(310)과 상기 제 1 반도체 패턴(211) 사이의 수직 거리보다 작을 수 있다. 예를 들어, 상기 제 2 차광 패턴(320)은 상기 하부 층간 절연막(130)과 상기 상부 버퍼막(140) 사이에 위치할 수 있다. 상기 제 1 차광 패턴(310)은 상기 제 2 차광 패턴(320)보다 상기 소자 기판(100)에 가까이 위치할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 제 2 차광 패턴(320)과 상기 제 2 반도체 패턴(221) 사이에 형성된 기생 커패시터가 해당 화소 영역(PA)의 상기 제 1 차광 패턴(310)과 상기 제 1 반도체 패턴(211) 사이에 형성된 기생 커패시터보다 큰 커패시턴스를 가질 수 있다.
일반적으로 각 박막 트랜지스터의 유효 게이트 전압의 변화량은 아래의 수식에 의해 결정될 수 있다. 여기서, ΔVeff는 유효 게이트 전압의 변화량을 의미하고, ΔVGAT는 해당 박막 트랜지스터의 게이트 전극에 인가되는 전압의 변화량을 의미하고, C1은 해당 박막 트랜지스터의 반도체 패턴과 해당 반도체 패턴의 하부에 위치하는 차광 패턴 사이에 형성된 기생 커패시터의 커패시턴스를 의미하고, C2는 해당 반도체 패턴과 해당 게이트 전극 사이에 형성된 기생 커패시턴의 커패시턴스를 의미하며, CACT는 해당 반도체 패턴의 소스 영역과 드레인 영역에 인가되는 전압에 의해 형성되는 기생 커패시터의 커패시턴스를 의미한다.
[수식]
커패시터의 커패시턴스는 해당 커패시터를 구성하는 도전체들 사이의 거리에 반비례한다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 2 박막 트랜지스터(T2)의 유효 게이트 전압이 상기 제 1 박막 트랜지스터(T1)의 유효 게이트 전압보다 작을 수 있다. 일반적으로, 박막 트랜지스터의 유효 게이트 전압이 감소하면, 해당 박막 트랜지스터의 게이트 전극에 인가되는 전압의 변동에 따른 전류 변화량의 역비(inverse ratio)를 의미하는 S-factor가 증가한다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 2 박막 트랜지스터(T2)가 상대적으로 큰 S-factor를 가지며, 상기 제 2 게이트 전극(223)에 인가되는 전압에 따른 상기 제 2 박막 트랜지스터(T2)에 의해 생성되는 상기 구동 전류의 변동율이 감소될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 저계조에서 얼룩의 발생이 방지될 수 있다.
상기 제 3 차광 패턴(330)은 상기 소자 기판(100)과 상기 제 3 반도체 패턴(231) 사이에 위치할 수 있다. 상기 제 3 차광 패턴(330)은 빛을 반사할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 제 3 차광 패턴(330)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 3 차광 패턴(330)은 상기 제 3 게이트 전극(233)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 3 차광 패턴(330)은 상기 제 3 박막 트랜지스터(T3)의 더미 게이트 전극으로 기능할 수 있다.
상기 제 3 차광 패턴(330)은 상기 제 1 차광 패턴(310)과 동시에 형성될 수 있다. 예를 들어, 상기 제 3 차광 패턴(330)은 상기 제 1 차광 패턴(310)과 동일한 물질을 포함할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
상기 제 3 반도체 패턴(231)은 상기 제 3 차광 패턴(330)과 상기 제 3 게이트 전극(233) 사이에 위치하는 영역을 포함할 수 있다. 예를 들어, 상기 제 3 게이트 전극(233)은 상기 제 3 반도체 패턴(231)의 폭 방향으로 해당 제 3 채널 영역을 가로지르고, 상기 제 3 차광 패턴(330)은 상기 제 3 게이트 전극(233)과 평행하게 연장할 수 있다. 상기 제 3 반도체 패턴(231)의 폭 방향으로 상기 제 3 차광 패턴(330)의 단면은 오목한 형상을 가질 수 있다. 예를 들어, 상기 소자 기판(100)과 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 사이에는 하부 홀(LH)이 위치하고, 상기 하부 홀(LH)의 측벽 및 바닥면은 상기 제 3 차광 패턴(330)에 의해 덮일 수 있다. 예를 들어, 상기 하부 홀(LH)은 상기 하부 버퍼막(110) 및 상기 하부 게이트 절연막(120)을 관통할 수 있다. 상기 제 3 차광 패턴(330)은 상기 하부 홀(LH)의 측벽 및 바닥면을 따라 연장할 수 있다. 예를 들어, 상기 제 3 차광 패턴(330)은 상기 하부 홀(LH) 내에서 상기 소자 기판(100)과 직접 접촉할 수 있다. 상기 제 3 차광 패턴(330)의 단부는 상기 하부 게이트 절연막(120)과 상기 하부 층간 절연막(130) 사이에 위치할 수 있다.
상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역은 상기 제 3 차광 패턴(330)의 오목한 영역과 중첩할 수 있다. 상기 하부 홀(LH)에 의한 단차로 인하여, 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역과 중첩하는 상기 제 3 게이트 전극(233)의 일부 영역은 상대적으로 상기 소자 기판(100)에 가까이 위치할 수 있다. 예를 들어, 상기 제 3 반도체 패턴(231)의 폭 방향으로 상기 제 3 게이트 전극(233)의 단면은 오목한 형상을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 3 차광 패턴(330)의 단부에서 반사된 빛(L1)이 상기 제 3 게이트 전극(233)의 오목한 형상에 의해 상기 제 3 반도체 패턴(231)의 외측 방향으로 반사될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역으로 내부 반사된 빛(L1)의 유입이 방지될 수 있다. 즉, 본 발명의 실시 예에 따른 디스플레이 장치에서는 내부 반사된 빛에 의한 상기 제 3 박막 트랜지스터(T3)의 특성 변화가 방지될 수 있다.
상기 제 4 차광 패턴은 상기 소자 기판(100)과 상기 제 4 반도체 패턴 사이에 위치할 수 있다. 상기 제 5 차광 패턴은 상기 소자 기판(100)과 상기 제 5 반도체 패턴 사이에 위치할 수 있다. 상기 제 6 차광 패턴은 상기 소자 기판(100)과 상기 제 6 반도체 패턴 사이에 위치할 수 있다. 상기 제 4 차광 패턴, 상기 제 5 차광 패턴 및 상기 제 6 차광 패턴은 빛을 반사할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 제 4 차광 패턴, 상기 제 5 차광 패턴 및 상기 제 6 차광 패턴은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 제 4 차광 패턴, 상기 제 5 차광 패턴 및 상기 제 6 차광 패턴은 상기 제 1 차광 패턴(310)과 동일한 층 상에 위치할 수 있다. 예를 들어, 상기 제 4 차광 패턴, 상기 제 5 차광 패턴 및 상기 제 6 차광 패턴은 상기 하부 게이트 절연막(120)과 상기 하부 층간 절연막(130) 사이에 위치할 수 있다. 상기 제 4 차광 패턴, 상기 제 5 차광 패턴 및 상기 제 6 차광 패턴은 상기 제 1 차광 패턴(310)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제 4 차광 패턴, 상기 제 5 차광 패턴 및 상기 제 6 차광 패턴은 상기 제 1 차광 패턴(310)과 동시에 형성될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
상기 제 4 차광 패턴은 상기 제 4 게이트 전극과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 4 차광 패턴은 상기 제 4 박막 트랜지스터(T4)의 더미 게이트 전극으로 기능할 수 있다. 상기 제 5 차광 패턴은 상기 제 5 게이트 전극과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 5 차광 패턴은 상기 제 5 박막 트랜지스터(T5)의 더미 게이트 전극으로 기능할 수 있다. 상기 제 6 차광 패턴은 상기 제 6 게이트 전극과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 6 차광 패턴은 상기 제 6 박막 트랜지스터(T6)의 더미 게이트 전극으로 기능할 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 화소 구동 회로(DC)의 효율이 향상될 수 있다.
결과적으로, 본 발명의 실시 예에 따른 디스플레이 장치는 각 화소 영역(PA) 내에 위치하는 상기 발광 소자(500) 및 상기 화소 구동 회로(DC)를 포함하되, 상기 화소 구동 회로(DC)가 구동 박막 트랜지스터인 제 2 박막 트랜지스터(T2) 및 샘플링 박막 트랜지스터인 제 3 박막 트랜지스터(T3)를 포함하고, 상기 제 3 박막 트랜지스터(T3)이 상기 제 3 차광 패턴(330) 상에 위치하는 상기 제 3 반도체 패턴(231) 및 상기 제 3 반도체 패턴(231) 상에 위치하는 상기 제 3 게이트 전극(233)을 포함하며, 상기 제 3 반도체 패턴(231)의 폭 방향으로 상기 제 3 차광 패턴(330) 및 상기 제 3 게이트 전극(233)의 단면이 오목한 형상을 가질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 장치에서는 내부 반사된 빛에 의한 각 화소 영역(PA) 내에 위치하는 상기 제 3 박막 트랜지스터(T3)의 특성 변화가 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 제 2 박막 트랜지스터(T3)의 특성 편차에 의한 이미지의 품질 저하가 방지될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC)가 여섯 개의 박막 트랜지스터(T1, T2, T3, T4, T5, T6)을 포함하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA)의 상기 화소 구동 회로(DC)가 하나의 구동 박막 트랜지스터 및 다수의 스위칭 박막 트랜지스터를 포함하되, 상기 스위칭 박막 트랜지스터들 중 하나가 상기 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결된 샘플링 박막 트랜지스터일 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 구동 회로(DC)의 구성에 대한 자유도가 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 하부 홀(LH)이 상기 하부 버퍼막(110) 및 상기 하부 게이트 절연막(120)을 관통하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 하부 홀(LH)이 상기 하부 버퍼막(110) 및 상기 하부 게이트 절연막(120) 중 하나를 관통할 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 하부 홀(LH)이 상기 하부 버퍼막(110)을 관통하고, 상기 하부 게이트 절연막(120)이 상기 하부 홀(LH)의 측벽 및 바닥면을 따라 연장할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 하부 홀(LH)의 형성 공정에 대한 자유도가 향상될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는 상기 제 3 드레인 영역과 상기 제 3 소스 영역 사이에서 상기 제 3 채널 영역을 가로지르는 상기 제 3 차광 패턴(330) 및 상기 제 3 게이트 전극(233)이 상기 제 3 반도체 패턴(231)의 폭 방향으로 오목한 형상의 단면을 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 하부 홀(LH)의 형성 없이, 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 방향으로 진행하는 빛이 상기 제 3 게이트 전극(233)에 의해 차단될 수 있다. 예를 들어, 도 6 및 7에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 제 1 측면(S1) 상에 상기 상부 게이트 절연막(150)을 관통하는 차광 트랜치(PT)가 위치하고, 상기 제 3 게이트 전극(233)이 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 상에 위치하는 중심 영역(233a) 및 상기 차광 트랜치(PT)의 측벽과 바닥면을 덮는 제 1 전극 영역(233b)을 포함할 수 있다. 상기 차광 트랜치(PT)는 상기 제 3 반도체 패턴(231)의 길이 방향으로 연장할 수 있다. 예를 들어, 상기 차광 트랜치(PT)는 상기 제 3 채널 영역의 상기 제 1 측면(S1)과 나란히 위치할 수 있다. 상기 제 1 전극 영역(233b)은 상기 차광 트랜치(PT) 내에서 상기 제 3 채널 영역의 상기 제 1 측면(S1) 상으로 연장할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 차광 패턴(330)의 단부에서 반사된 빛(L2)이 상기 제 3 게이트 전극(233)의 상기 제 1 전극 영역(233b)에 의해 상기 제 3 반도체 패턴(231)의 외측 방향으로 반사될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 내부 반사된 빛에 의한 상기 제 3 박막 트랜지스터(T3)의 특성 변화가 상기 제 3 게이트 전극(233)의 상기 제 1 전극 영역(233b)에 의해 방지될 수 있다.
상기 소자 기판(100)과 상기 제 1 전극 영역(233b) 사이의 최소 거리는 상기 소자 기판(100)과 상기 제 3 반도체 패턴(231) 사이의 최소 거리보다 작을 수 있다. 예를 들어, 상기 차광 트랜치(PT)는 상기 상부 버퍼막(140)을 부분적으로 관통할 수 있다. 상기 차광 트랜치(PT)의 바닥면은 상기 소자 기판(100)과 대향하는 상기 상부 버퍼막(140)의 상부면보다 상기 소자 기판(100)에 가까이 위치할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 내부 반사에 의해 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 방향으로 진행하는 빛이 효과적으로 차단될 수 있다. 상기 제 3 게이트 전극(233)은 상기 제 3 반도체 패턴(231)의 상기 제 1 측면(S1)과 대향하는 제 2 측면(S2) 상에서 상기 제 3 차광 패턴(330)과 전기적으로 연결될 수 있다. 예를 들어, 상기 제 3 반도체 패턴(231)의 폭 방향으로 상기 제 3 게이트 전극(233)의 단면은 상기 제 3 반도체 패턴(231)을 기준으로 오목한 형상을 가질 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 내부 반사된 빛에 의한 상기 제 3 박막 트랜지스터(T3)의 특성 변화가 효과적으로 방지될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 1 전극 영역(233b)이 상기 제 3 차광 패턴(330)과 전기적으로 연결될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 차광 트랜치(PT)가 상기 하부 층간 절연막(130), 상기 상부 버퍼막(140) 및 상기 상부 게이트 절연막(150)을 관통하고, 상기 제 1 전극 영역(233b)이 상기 차광 트랜치(PT) 내에서 상기 제 3 차광 패턴(330)과 직접 접촉할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 게이트 전극(233)이 상기 제 3 차광 패턴(330)과 안정적으로 연결될 수 있다. 또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 방향으로 빛의 유입이 효과적으로 차단될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 영역(PA) 내에 위치하는 상기 제 2 박막 트랜지스터(T2)의 특성 편차에 의한 이미지의 품질 저하가 효과적으로 방지될 수 있다.
도 9 및 10에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 상기 제 1 측면(S1) 상에 제 1 차광 트랜치(PT1)가 위치하고, 상기 제 3 반도체 패턴(231)의 상기 제 2 측면(S2) 상에 제 2 차광 트랜치(PT2)가 위치하며, 상기 제 3 게이트 전극(233)이 상기 제 1 차광 트랜치(PT1) 내에 위치하는 제 1 전극 영역(233b) 및 상기 제 2 차광 트랜치(PT2) 내에 위치하는 제 2 전극 영역(233c)을 포함할 수 있다. 예를 들어, 상기 제 3 게이트 전극(233)의 일부 영역이 상기 제 3 반도체 패턴(231)의 폭 방향으로 캡(cap) 형상(Π)의 단면을 가질 수 있다. 상기 제 1 차광 트랜치(PT1) 및 상기 제 2 차광 트랜치(PT2)는 상기 제 3 반도체 패턴(231)과 이격될 수 있다. 상기 제 1 차광 트랜치(PT1) 및 상기 제 2 차광 트랜치(PT2)는 상기 제 3 반도체 패턴(231)의 길이 방향으로 연장할 수 있다. 예를 들어, 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역은 상기 제 1 차광 트랜치(PT1)과 상기 제 2 차광 트랜치(PT2) 사이에 위치할 수 있다. 상기 제 2 차광 트랜치(PT2)의 길이는 상기 제 1 차광 트랜치(PT1)의 길이와 동일할 수 있다. 상기 제 2 차광 트랜치(PT2)는 상기 제 1 차광 트랜치(PT1)와 동일한 폭을 가질 수 있다. 예를 들어, 상기 제 2 차광 트랜치(PT2)의 형상은 상기 제 1 차광 트랜치(PT1)의 형상과 동일할 수 있다.
상기 제 1 전극 영역(233b)은 상기 제 1 차광 트랜치(PT1)의 측벽 및 바닥면을 덮을 수 있다. 상기 제 2 차광 트랜치(PT2)의 측벽 및 바닥면은 상기 제 2 전극 영역(233c)에 의해 덮일 수 있다. 상기 제 3 게이트 전극(233)은 상기 제 2 차광 트랜치(PT2)의 외측에서 상기 제 3 차광 패턴(330)과 전기적으로 연결될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역으로 내부 반사된 빛의 유입이 효과적으로 방지될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역이 상기 제 3 차광 패턴(330) 및 상기 제 3 게이트 전극(233)에 의해 둘러싸일 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 1 차광 트랜치(PT1) 및 상기 제 2 차광 트랜치(PT2)가 상기 하부 층간 절연막(130), 상기 상부 버퍼막(140) 및 상기 상부 게이트 절연막(150)을 관통하고, 상기 제 1 전극 영역(233b)이 상기 제 1 차광 트랜치(PT1) 내에서 상기 제 3 차광 패턴(330)과 직접 접촉하며, 상기 제 2 전극 영역(233c)이 상기 제 2 차광 트랜치(PT2) 내에서 상기 제 3 차광 패턴(330)과 직접 접촉할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 방향으로 반사된 빛이 상기 제 3 게이트 전극(233)에 의해 효과적으로 차단될 수 있다. 또한, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 게이트 전극(233)이 상기 제 1 전극 영역(233b) 및 상기 제 2 전극 영역(233c)을 통해 상기 제 3 차광 패턴(330)과 전기적으로 연결될 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 게이트 전극(233)을 상기 제 3 차광 패턴(330)과 전기적으로 연결하기 위한 컨택홀의 형성 공정이 생략될 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 공정 효율이 향상될 수 있다.
본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 1 게이트 라인(GL1)을 통해 인가되는 상기 제 1 게이트 신호에 의해 동시에 턴-온/오프되는 상기 제 3 박막 트랜지스터(T3) 및 상기 제 6 박막 트랜지스터(T6)가 나란히 위치할 수 있다. 예를 들어, 도 12 및 13에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 박막 트랜지스터(T3) 및 상기 제 6 박막 트랜지스터(T6)가 상기 제 3 차광 패턴(330) 상에 위치하고, 상기 제 3 박막 트랜지스터(T3)의 상기 제 3 반도체 패턴(231) 및 상기 제 6 박막 트랜지스터(T6)의 상기 제 6 반도체 패턴(261)이 상기 제 3 차광 패턴(330)을 가로지르며, 상기 제 3 박막 트랜지스터(T3)의 상기 제 3 게이트 전극(233)이 상기 제 6 박막 트랜지스터(T6)의 상기 제 6 게이트 전극(263)과 직접 접촉할 수 있다.
상기 제 3 게이트 전극(233) 및 상기 제 6 게이트 전극(263)은 상기 제 3 반도체 패턴(231)과 상기 제 6 반도체 패턴(261) 사이에서 상기 제 3 차광 패턴(330)과 전기적으로 연결될 수 있다. 상기 제 6 반도체 패턴(261)과 대향하는 상기 제 3 반도체 패턴(231)의 측면(231S) 상에는 제 3 차광 트랜치(PT3)가 위치하고, 상기 제 3 반도체 패턴(231)과 대향하는 상기 제 6 반도체 패턴(261)의 측면(261S) 상에는 제 4 차광 트랜치(PT4)가 위치할 수 있다. 상기 제 3 게이트 전극(233)은 상기 제 3 차광 트랜치(PT3) 내에 위치하는 단부(233e)를 포함하고, 상기 제 6 게이트 전극(263)은 상기 제 4 차광 트랜치(PT4) 내에 위치하는 단부(263e)를 포함할 수 있다. 상기 제 3 게이트 전극(233)의 단부(233e) 및 상기 제 6 게이트 전극(263)의 단부(263e)는 상기 제 3 반도체 패턴(231) 및 상기 제 6 반도체 패턴(261)보다 상기 소자 기판(100)에 가까이 위치할 수 있다. 예를 들어, 상기 제 3 차광 트랜치(PT3) 및 상기 제 4 차광 트랜치(PT4)는 상기 상부 버퍼막(140) 및 상기 상부 게이트 절연막(150)을 관통할 수 있다. 상기 제 3 게이트 전극(233)의 단부(233e)는 상기 제 3 차광 트랜치(PT3) 내에서 상기 하부 층간 절연막(130)과 접촉하고, 상기 제 6 게이트 전극(263)의 단부(263e)는 상기 제 4 차광 트랜치(PT4) 내에서 상기 하부 층간 절연막(130)과 접촉할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 각 화소 구동 회로(DC)의 구성에 대한 자유도가 향상되고, 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역으로 빛의 유입이 효과적으로 방지될 수 있다.
도 14 및 15에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 소자 기판(100)과 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 사이에 상기 하부 홀(LH)이 위치하고, 상기 제 3 반도체 패턴(231)의 상기 제 1 측면 상에 차광 트랜치(PT)가 위치하며, 상기 제 3 게이트 전극(233)의 상기 제 1 전극 영역(233b)이 상기 차광 트랜치(PT)의 측벽 및 바닥면을 따라 연장할 수 있다. 상기 제 1 전극 영역(233b)은 상기 차광 트랜치(PT) 내에서 상기 제 3 차광 패턴(330)의 단부와 직접 접촉할 수 있다. 이에 따라, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 상기 제 3 반도체 패턴(231)의 상기 제 3 채널 영역 방향으로 반사된 빛이 상기 제 3 차광 패턴(330) 및 상기 제 3 게이트 전극(233)에 의해 효과적으로 차단될 수 있다. 따라서, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 빛의 내부 반사에 의한 각 화소 영역(PA) 내에 위치하는 상기 제 3 박막 트랜지스터(T3)의 특성 변화가 방지될 수 있다. 즉, 본 발명의 다른 실시 예에 따른 디스플레이 장치에서는 빛의 유입에 의한 각 화소 영역(PA) 내에 위치하는 구동 박막 트랜지스터의 문턱 전압 편차가 방지될 수 있다.
100: 소자 기판 110: 하부 버퍼막
231: 제 3 반도체 패턴 233: 제 3 게이트 전극
330: 제 3 차광 패턴 500: 발광 소자
T1: 제 1 박막 트랜지스터 T3: 제 3 박막 트랜지스터
LH: 하부 홀

Claims (15)

  1. 소자 기판 상에 위치하고, 구동 박막 트랜지스터 및 샘플링 박막 트랜지스터를 포함하는 화소 구동 회로;
    상기 소자 기판과 상기 샘플링 박막 트랜지스터의 샘플링 반도체 패턴 사이에 위치하는 샘플링 차광 패턴; 및
    상기 소자 기판 상에 위치하고, 상기 화소 구동 회로와 전기적으로 연결되는 발광 소자를 포함하되,
    상기 샘플링 박막 트랜지스터는 상기 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결되고,
    상기 샘플링 반도체 패턴의 폭 방향으로 상기 샘플링 차광 패턴 및 상기 샘플링 박막 트랜지스터의 샘플링 게이트 전극 중 적어도 하나의 단면은 상기 샘플링 반도체 패턴을 기준으로 오목한 형상을 갖는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 샘플링 차광 패턴 및 상기 샘플링 게이트 전극은 금속을 포함하는 디스플레이 장치.
  3. 제 1 항에 있어서,
    상기 구동 박막 트랜지스터는 상기 샘플링 반도체 패턴과 동일한 층 상에 위치하는 구동 반도체 패턴을 포함하되,
    상기 구동 반도체 패턴 및 상기 샘플링 반도체 패턴은 산화물 반도체를 포함하는 디스플레이 장치.
  4. 제 3 항에 있어서,
    상기 구동 반도체 패턴은 상기 샘플링 반도체 패턴과 동일한 물질을 포함하는 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 소자 기판과 상기 구동 박막 트랜지스터의 구동 반도체 패턴 사이에 위치하는 구동 차광 패턴; 및
    상기 소자 기판과 상기 구동 차광 패턴 사이에 위치하는 하부 버퍼막을 더 포함하되,
    상기 하부 버퍼막은 상기 샘플링 반도체 패턴의 채널 영역과 중첩하는 하부 홀을 포함하고,
    상기 하부 홀의 측벽 및 바닥면은 상기 샘플링 차광 패턴에 의해 덮이는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 샘플링 차광 패턴은 상기 하부 홀 내에서 상기 소자 기판과 접촉하는 디스플레이 장치.
  7. 제 5 항에 있어서,
    상기 샘플링 차광 패턴은 상기 구동 차광 패턴과 다른 층 상에 위치하는 디스플레이 장치.
  8. 제 1 항에 있어서,
    상기 샘플링 차광 패턴 및 상기 샘플링 게이트 전극은 상기 샘플링 반도체 패턴의 폭 방향으로 상기 샘플링 반도체 패턴의 채널 영역을 가로지르는 디스플레이 장치.
  9. 소자 기판 상에 위치하는 샘플링 차광 패턴;
    상기 소자 기판 상에 위치하고, 상기 샘플링 차광 패턴을 덮는 상부 버퍼막;
    상기 상부 버퍼막 상에 위치하고, 구동 박막 트랜지스터 및 다수의 스위칭 박막 트랜지스터를 포함하는 화소 구동 회로; 및
    상기 소자 기판 상에 위치하고, 상기 화소 구동 회로와 전기적으로 연결되는 발광 소자를 포함하되,
    상기 다수의 스위칭 박막 트랜지스터는 상기 구동 박막 트랜지스터의 구동 게이트 전극과 구동 소스 전극 사이에 전기적으로 연결되는 샘플링 박막 트랜지스터를 포함하고,
    상기 샘플링 박막 트랜지스터는 상기 샘플링 차광 패턴과 중첩하는 샘플링 게이트 전극 및 상기 샘플링 차광 패턴과 상기 샘플링 게이트 전극 사이에 위치하는 샘플링 반도체 패턴을 포함하며,
    상기 샘플링 게이트 전극은 상기 샘플링 반도체 패턴의 제 1 측면 상으로 연장하는 제 1 전극 영역을 포함하는 디스플레이 장치.
  10. 제 9 항에 있어서,
    상기 소자 기판과 상기 제 1 전극 영역 사이의 최소 거리는 상기 소자 기판과 상기 샘플링 반도체 패턴 사이의 최소 거리보다 작은 디스플레이 장치.
  11. 제 9 항에 있어서,
    상기 샘플링 게이트 전극은 상기 샘플링 차광 패턴과 전기적으로 연결되는 디스플레이 장치.
  12. 제 11 항에 있어서,
    상기 샘플링 게이트 전극의 상기 제 1 전극 영역은 상기 샘플링 차광 패턴과 접촉하는 디스플레이 장치.
  13. 제 11 항에 있어서,
    상기 샘플링 반도체 패턴은 상기 제 1 측면과 대향하는 제 2 측면을 포함하고,
    상기 샘플링 게이트 전극은 상기 샘플링 반도체 패턴의 상기 제 2 측면 상으로 연장하는 제 2 전극 영역을 포함하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 샘플링 반도체 패턴과 상기 샘플링 게이트 전극 사이에 위치하는 상부 게이트 절연막을 더 포함하되,
    상기 상부 게이트 절연막은 상기 샘플링 반도체 패턴의 상기 제 1 측면 상에 위치하는 제 1 차광 트랜치 및 상기 샘플링 반도체 패턴의 상기 제 2 측면 상에 위치하는 제 2 차광 트랜치를 포함하고,
    상기 샘플링 반도체 패턴과 이격되는 상기 제 1 차광 트랜치의 측벽 및 바닥면은 상기 제 1 전극 영역에 의해 덮이며,
    상기 샘플링 반도체 패턴과 이격되는 상기 제 2 차광 트랜치의 측벽 및 바닥면은 상기 제 2 전극 영역에 의해 덮이는 디스플레이 장치.
  15. 제 9 항에 있어서,
    상기 소자 기판과 상기 상부 버퍼막 사이에 위치하는 하부 버퍼막을 더 포함하되,
    상기 하부 버퍼막은 상기 샘플링 반도체 패턴의 채널 영역과 중첩하는 하부 홀을 포함하고,
    상기 샘플링 차광 패턴은 상기 하부 홀의 측벽 및 바닥면을 따라 연장하는 디스플레이 장치.
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