CN118201409A - 包括发光器件和像素驱动电路的显示设备 - Google Patents

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Abstract

公开了一种包括发光器件和像素驱动电路的显示设备。像素驱动电路提供对应于数据信号的驱动电流。像素驱动电路包括驱动薄膜晶体管和开关薄膜晶体管。开关薄膜晶体管包括电连接在驱动薄膜晶体管的驱动栅极和驱动源极之间的采样薄膜晶体管。采样薄膜晶体管的采样半导体图案设置在采样光屏蔽图案和采样薄膜晶体管的采样栅极之间。采样栅极相对于采样半导体图案具有凹部。可以防止由发光器件发射的光引起的采样薄膜晶体管的特性变化。

Description

包括发光器件和像素驱动电路的显示设备
本申请要求于2022年12月12日提交的第10-2022-0172483号韩国专利申请的权益，其通过引用并入本文，如同在本文中完全阐述一样。
技术领域
本发明涉及一种显示设备，其中在每个像素区域中设置发光器件和像素驱动电路。
背景技术
通常，显示设备可以向用户提供图像。例如，显示设备可以包括多个像素区域。每个像素区域可以呈现特定颜色。例如，在每个像素区域中可以设置发光器件和像素驱动电路。
发光器件可以发射呈现特定颜色的光。例如，发光器件可以包括设置在第一电极和第二电极之间的发光层。像素驱动电路可根据栅极信号提供对应于一帧数据信号的驱动电流。例如，像素驱动电路可以包括驱动薄膜晶体管和至少一个开关薄膜晶体管。
一帧可以包括用于对驱动薄膜晶体管的阈值电压进行采样的时段。在采样时段期间，驱动薄膜晶体管可以处于二极管连接状态。例如，像素驱动电路可以包括电连接在驱动薄膜晶体管的驱动栅极和驱动源极之间的采样薄膜晶体管。
然而，在显示设备中，即使是采样薄膜晶体管的特性的微小变化，由像素驱动电路产生的驱动电流也可能变化很大。例如，在显示设备中，当从发光器件发射的光被向内反射进入采样薄膜晶体管中的采样半导体图案的沟道区域时，驱动薄膜晶体管的阈值电压可以极大地变化。结果，如上所述，在显示设备中，图像质量可能由于驱动电流的变化而劣化。
发明内容
因此，本发明涉及一种包括发光器件和像素驱动电路的显示设备，其基本上消除了由于相关技术的限制和缺点而导致的一个或多个问题。
本发明的一个目的是提供一种能够防止采样薄膜晶体管的特性变化的显示设备。
本发明的另一目的的是提供一种能够防止光进入设置在每个像素区域中的采样半导体图案的沟道区域的显示设备。
本发明的目的不限于上述目的，并且本领域技术人员从以下详细描述中将更清楚地理解本发明的尚未描述的其他目的。
为了实现这些目的和其他优点，根据发明意图，如本文所体现和广泛描述的，显示设备包括器件基板。像素驱动电路、采样光屏蔽图案和发光器件设置在器件基板上。像素驱动电路包括驱动薄膜晶体管和采样薄膜晶体管。采样薄膜晶体管电连接在驱动薄膜晶体管的驱动栅极和驱动源极之间。采样光屏蔽图案设置在器件基板和采样薄膜晶体管的采样半导体图案之间。采样薄膜晶体管的采样栅极相对于采样半导体图案具有凹部。发光器件电连接到像素驱动电路。
采样栅极的凹部可以与采样半导体图案的沟道区域重叠。
采样光屏蔽图案可以具有与采样栅极的凹部对应的凹部。
下缓冲层可以设置在器件基板和采样光屏蔽图案之间。下缓冲层可以包括与采样半导体图案的沟道区域重叠的下孔。采样光屏蔽图案可以沿着下孔的侧壁和底表面延伸。
采样光屏蔽图案可以在下孔内接触器件基板。
采样栅极的凹部可以与采样光屏蔽图案的延伸超过采样半导体图案的部分重叠。
采样光屏蔽图案可以电连接至采样栅极。
驱动薄膜晶体管可以包括驱动半导体图案。驱动半导体图案可以设置在与采样半导体图案相同的层上。驱动半导体图案和采样半导体图案均可以包括氧化物半导体。
驱动光屏蔽图案可以设置在器件基板和驱动半导体图案之间。驱动光屏蔽图案和驱动半导体图案之间的垂直距离可以小于采样光屏蔽图案和采样半导体图案之间的垂直距离。
采样光屏蔽图案和采样栅极可以在采样半导体图案的宽度方向上跨采样半导体图案的沟道区域延伸。
在本发明的另一方面，显示设备包括器件基板。采样光屏蔽图案设置在器件基板上。上缓冲层覆盖采样光屏蔽图案。像素驱动电路设置在上缓冲层上。发光器件设置在器件基板上并电连接到像素驱动电路。像素驱动电路包括驱动薄膜晶体管和多个开关薄膜晶体管。多个开关薄膜晶体管包括采样薄膜晶体管。采样薄膜晶体管电连接在驱动薄膜晶体管的驱动栅极和驱动源极之间。采样薄膜晶体管包括采样栅极和采样半导体图案。采样栅极与采样光屏蔽图案重叠。采样半导体图案设置在采样光屏蔽图案和采样栅极之间。所述采样栅极包括沿着采样半导体图案的第一侧表面延伸的第一电极区域。
器件基板与第一电极区域之间的最小距离可小于器件基板与采样半导体图案之间的最小距离。
采样栅极可以电连接到采样光屏蔽图案。
采样栅极的第一电极区域可以接触采样光屏蔽图案。
上栅极绝缘层可以设置在采样半导体图案与采样栅极之间。上栅极绝缘层可以包括与采样半导体图案的第一侧表面间隔开的第一遮光槽。第一电极区域可以沿着第一遮光槽的侧壁和底表面延伸。
采样半导体图案可以包括与第一侧表面相对的第二侧表面。采样栅极可以包括沿着采样半导体图案的第二侧表面延伸的第二电极区域。
上栅极绝缘层可以包括与采样半导体图案的第二侧表面间隔开的第二遮光槽。第二电极区域可以沿着第二遮光槽的侧壁和底表面延伸。
下缓冲层可以设置在器件基板和采样光屏蔽图案之间。下缓冲层可以包括与采样半导体图案的沟道区域重叠的下孔。采样光屏蔽图案可以沿着下孔的侧壁和底表面延伸。
附图说明
附图被并入本申请中并构成本申请的一部分，以提供对本发明的进一步理解，并且附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。在附图中：
图1是示意性地示出根据本发明的实施例的显示设备的示意图；
图2是示出根据本发明的实施例的显示设备中的单位像素区域中的电路的电路图；
图3是示意性地示出根据本发明的实施例的设置在显示设备中的每个像素区域中的第三薄膜晶体管的布局的视图；
图4是示意性地示出沿图1中的线I-I'截取的截面和每个像素区域的截面的视图；
图5是示出沿图3中的线II-II’和III-III’截取的截面的视图；
图6至图15是示出根据本发明的其他实施例的显示设备的视图。
具体实施方式
通过以下详细描述并参考示出本发明的多个实施例的附图，将阐明本发明的目的和技术配置及其功能和效果的细节。这里，提供了本发明的多个实施例，使得本发明足够详尽和完整以帮助本领域技术人员完全理解本发明的范围。因此，本发明可以以不同的形式实施，并且不应被解释为受限于本文阐述的实施例。
在整个说明书中，由相同附图标记表示的元件表示相同的组成元件。在附图中，为了方便起见，可以夸大每个层或区域的长度和厚度。另外，应当理解，第一构成元件被称为在第二构成元件“上”的情况不仅包括第一构成元件设置在第二构成元件上使得第一构成元件直接接触第二构成元件的情况，还包括第三构成元件插置在第一构成元件和第二构成元件之间的情况。
应当理解，尽管本文使用术语“第一”、“第二”等来描述各种组成元件，但是这些术语仅用于区分一个组成元件与另一组成元件。当然，可以根据本领域技术人员的便利性可选地命名第一构成元件和第二构成元件。
在本发明的说明书中使用的术语仅用于描述特定实施例的目的，并不旨在限制本发明。例如，除非上下文另有明确说明，否则以单数形式表示的组成元件旨在包括多个组成元件。可以进一步理解的是，当在本发明的说明书中使用时，术语“包括”或“具有”指定存在所声明的特征、整数、步骤、操作、元件、组件或其组合，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件或其组合。
除非另有定义，否则本文使用的包括技术和科学术语的所有术语具有与典型实施例所属领域的普通技术人员通常理解的含义相同的含义。可以进一步理解的是，诸如在常用词典中定义的那些术语应当被解释为具有与其在相关领域的背景中的含义一致的含义，并且不应当以理想化或过于正式的意义来解释，除非在本文中明确地如此定义。
(实施例)
图1是示意性地示出根据本发明的实施例的显示设备的示意图。图2是示出根据本发明的实施例的显示设备中的单位像素区域中的电路的电路图。
参照图1和图2，根据本发明的实施例的显示设备可包括显示面板DP。显示面板DP可以产生要提供给用户的图像。例如，显示面板DP可以包括多个像素区域PA。
可以通过信号线GL1、GL2、DL、EM1、EM2、PL和RL向每个像素区域PA提供各种信号。例如，信号线GL1、GL2、DL、EM1、EM2、PL和RL可以包括各自被配置为向每个像素区域PA提供栅极信号的栅极线GL1和GL2、各自被配置为向每个像素区域PA提供数据信号的数据线DL、各自被配置为向每个像素区域PA提供发光控制信号的发光控制线EM1和EM2、各自被配置为向每个像素区域PA提供正电源电压VDD的电源电压提供线PL、以及各自被配置为向每个像素区域PA提供参考电压的参考电压提供线RL。栅极线GL1、GL2及发光控制线EM1、EM2可以与栅极驱动器GD电连接。数据线DL可以与数据驱动器DD电连接。电源电压提供线PL和参考电压提供线RL可以电连接到电源单元PU。
栅极驱动器GD及数据驱动器DD可以由定时控制器TC控制。例如，栅极驱动器GD可从定时控制器TC接收时钟信号、复位信号和启动信号，并且数据驱动器DD可从定时控制器TC接收数字视频数据和源极定时信号。
每个像素区域PA可以呈现特定颜色。例如，在每个像素区域PA中可以设置发光器件500和电连接到发光器件500的像素驱动电路DC。每个像素区域PA的像素驱动电路DC可根据栅极信号生成与数据信号对应的驱动电流。例如，每个像素区域PA的像素驱动电路DC可以包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和存储电容器Cst。
图3是示意性地示出根据本发明的实施例的设置在显示设备中的每个像素区域PA中的第三薄膜晶体管T3的布局的视图。图4是示意性地示出沿图1中的线I-I'截取的截面和每个像素区域PA的截面的视图。图5是示出沿图3中的线II-II'和III-III'截取的截面的视图。
参照图1至图5，在根据本发明的实施例的显示设备的每个像素驱动电路DC中，第一薄膜晶体管T1可以电连接在数据线DL和第三节点N3之间。例如，第一薄膜晶体管T1可以根据第二栅极线GL2提供的第二栅极信号将第三节点N3电连接到数据线DL。第一薄膜晶体管T1由第二栅极信号导通，因此可以将通过数据线DL提供的数据信号发送到第三节点N3。例如，第一薄膜晶体管T1可以是开关薄膜晶体管。
第一薄膜晶体管T1可以包括第一半导体图案211、第一栅极213、第一漏极215和第一源极217。例如，第一薄膜晶体管T1的第一栅极213可以电连接到第二栅极线GL2，第一薄膜晶体管T1的第一漏极215可以电连接到数据线DL，第一薄膜晶体管T1的第一源极217可以电连接到第三节点N3。
第一半导体图案211可以包括半导体材料。例如，第一半导体图案211可以包括诸如IGZO的氧化物半导体。第一半导体图案211可以包括第一沟道区域、第一漏极区域和第一源极区域。第一沟道区域可设置于第一漏极区域与第一源极区域之间。第一漏极区域的电阻和第一源极区域的电阻可以小于第一沟道区域的电阻。例如，第一漏极区域和第一源极区域均可以包括经处理以具有导电性的氧化物半导体区域。第一沟道区域可以是未经处理以具有导电性的氧化物半导体区域。
第一栅极213可以包括导电材料。例如，第一栅极213可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第一栅极213可以设置在第一半导体图案211上。例如，第一栅极213可以与第一半导体图案211的第一沟道区域重叠。第一半导体图案211的第一漏极区域和第一源极区域可以设置在第一栅极213的外部。第一栅极213可以与第一半导体图案211绝缘。例如，通过提供到第一栅极213的信号，第一源极区域可以电连接到第一漏极区域。
第一漏极215可包含导电材料。例如，第一漏极215可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第一漏极215可以包括与第一栅极213不同的材料。第一漏极215可以设置在与第一栅极213不同的层上。例如，第一漏极215可以与第一栅极213绝缘。第一漏极215可以电连接到第一半导体图案211的第一漏极区域。
第一源极217可以包括导电材料。例如，第一源极217可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第一源极217可以包括与第一栅极213不同的材料。第一源极217可以设置在与第一栅极213不同的层上。举例来说，第一源极217可设置于与第一漏极215相同的层上。第一源极217可包含与第一漏极215相同的材料。第一源极217可以与第一栅极213绝缘。例如，第一源极217可以电连接到第一半导体图案211的第一源极区域。
在根据本发明的实施例的显示设备的每个像素驱动电路DC中，第二薄膜晶体管T2可以电连接在第二节点N2和第三节点N3之间。第二薄膜晶体管T2可以包括第二半导体图案221、第二栅极223、第二漏极225和第二源极227。例如，第二栅极223可以电连接到第一节点N1，第二漏极225可以电连接到第三节点N3，第二源极227可以电连接到第二节点N2。第二薄膜晶体管T2可以生成与提供到第三节点N3的数据信号相对应的驱动电流。例如，第二薄膜晶体管T2可以是驱动薄膜晶体管。
第二半导体图案221可以包括半导体材料。例如，第二半导体图案221可以包括诸如IGZO的氧化物半导体。第二半导体图案221可以包括设置在第二漏极区域和第二源极区域之间的第二沟道区域。第二沟道区域可以具有比第二漏极区域和第二源极区域的电阻更大的电阻。举例来说，第二漏极区域及第二源极区域均可包含经处理以具有导电性的氧化物半导体区域，第二沟道区域可为未经处理以具有导电性的氧化物半导体区域。
第二半导体图案221可以设置在与第一半导体图案211相同的层上。第二半导体图案221可以包括与第一半导体图案211相同的材料。例如，第二半导体图案221可以与第一半导体图案211同时形成。第二半导体图案221的第二漏极区域和第二源极区域可以具有与第一漏极区域和第一源极区域的电阻相同的电阻。例如，第二沟道区域的电阻可以等于第一沟道区域的电阻。
第二栅极223可以包括导电材料。例如，第二栅极223可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第二栅极223可以包括与第一栅极213相同的材料。第二栅极223可以设置在与第一栅极213相同的层上。例如，第二栅极223可以与第一栅极213同时形成。
第二栅极223可以设置在第二半导体图案221上。例如，第二栅极223可以与第二半导体图案221的第二沟道区域重叠。第二半导体图案221的第二漏极区域和第二源极区域可以设置在第二栅极223的外部。第二栅极223可以与第二半导体图案221绝缘。例如，第二半导体图案221的第二沟道区域可以具有与提供到第二栅极223的电压相对应的导电率。
第二漏极225可包含导电材料。例如，第二漏极225可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第二漏极225可以包括与第二栅极223不同的材料。第二漏极225可以设置在与第二栅极223不同的层上。例如，第二漏极225可以与第二栅极223绝缘。第二漏极225可以电连接到第二半导体图案221的第二漏极区域。
第二漏极225可设置于与第一漏极215相同的层上。第二漏极225可包含与第一漏极215相同的材料。例如，第二漏极225可以与第一漏极215同时形成。
第二源极227可以包括导电材料。例如，第二源极227可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第二源极227可以包括与第二栅极223不同的材料。第二源极227可以设置在与第二栅极223不同的层上。例如，第二源极227可以与第二栅极223绝缘。第二源极227可以电连接到第二半导体图案221的第二源极区域。
第二源极227可以设置在与第一源极217相同的层上。第二源极227可以包括与第一源极217相同的材料。例如，第二源极227可以与第一源极217同时形成。
在根据本发明的实施例的显示设备的每个像素驱动电路DC中，第三薄膜晶体管T3可以电连接在第一节点N1和第二节点N2之间。例如，第三薄膜晶体管T3可以根据第一栅极线GL1提供的第一栅极信号将第二节点N2电连接到第一节点N1。第三薄膜晶体管T3可以是开关薄膜晶体管。第三薄膜晶体管T3可以具有与第一薄膜晶体管T1相同的结构。例如，第三薄膜晶体管T3可以包括第三半导体图案231、第三栅极233、第三漏极235和第三源极237。第三栅极233可以电连接到第一栅极线GL1，第三漏极235可以电连接到第一节点N1，第三源极237可以电连接到第二节点N2。
第二薄膜晶体管T2可以根据第三薄膜晶体管T3的导通而切换到二极管连接状态。例如，第三薄膜晶体管T3可以是电连接在作为驱动薄膜晶体管的第二薄膜晶体管T2的第二栅极223和第二源极227之间的采样薄膜晶体管。
第三半导体图案231可以包括半导体材料。例如，第三半导体图案231可以包括诸如IGZO的氧化物半导体。第三半导体图案231可以包括第三沟道区域、第三漏极区域和第三源极区域。第三沟道区域可设置于第三漏极区域与第三源极区域之间。第三漏极区域的电阻和第三源极区域的电阻可以小于第三沟道区域的电阻。举例来说，第三漏极区域及第三源极区域均可包含经处理以具有导电性的氧化物半导体区域，第三沟道区域可为未经处理以具有导电性的氧化物半导体区域。
第三半导体图案231可以设置在与第一半导体图案211相同的层上。第三半导体图案231可以包括与第一半导体图案211相同的材料。例如，第三半导体图案231可以与第一半导体图案211同时形成。第三半导体图案231的第三漏极区域和第三源极区域可以具有与第一半导体图案211的第一漏极区域和第一源极区域的电阻相同的电阻。例如，第三沟道区域的电阻可以等于第一沟道区域的电阻。
第三栅极233可包含导电材料。例如，第三栅极233可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第三栅极233可以包括与第一栅极213相同的材料。第三栅极233可以设置在与第一栅极213相同的层上。例如，第三栅极233可以与第一栅极213同时形成。
第三栅极233可以设置在第三半导体图案231上。例如，第三栅极233可以与第三半导体图案231的第三沟道区域重叠。第三半导体图案231的第三漏极区域和第三源极区域可以设置在第三栅极233的外部。第三栅极233可以与第三半导体图案231绝缘。例如，根据提供到第三栅极233的信号，第三源极区域可以电连接到第三漏极区域。
第三漏极235可包含导电材料。例如，第三漏极235可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第三漏极235可包含与第三栅极233不同的材料。第三漏极235可以设置在与第三栅极233不同的层上。例如，第三漏极235可以与第三栅极233绝缘。第三漏极235可以电连接到第三半导体图案231的第三漏极区域。
第三漏极235可设置在与第一漏极215相同的层上。第三漏极235可包含与第一漏极215相同的材料。例如，第三漏极235可以与第一漏极215同时形成。
第三源极237可以包括导电材料。例如，第三源极237可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第三源极237可以包括与第三栅极233不同的材料。第三源极237可以设置在与第三栅极233不同的层上。举例来说，第三源极237可设置在与第三漏极235相同的层上。第三源极237可包含与第三漏极235相同的材料。第三源极237可以与第三栅极233绝缘。例如，第三源极237可以电连接到第三半导体图案231的第三源极区域。
第三源极237可以设置在与第一源极217相同的层上。第三源极237可以包括与第一源极217相同的材料。例如，第三源极237可以与第一源极217同时形成。
在根据本发明的实施例的显示设备的每个像素驱动电路DC中，第四薄膜晶体管T4可以电连接在电源电压提供线PL和第二节点N2之间。例如，第四薄膜晶体管T4可以根据第一发光控制线EM1提供的第一发光信号将电源电压提供线PL电连接到第二节点N2。第四薄膜晶体管T4可以根据第一发光信号导通，从而向第二节点N2提供通过电源电压提供线PL提供的正电源电压VDD。例如，第四薄膜晶体管T4可以是开关薄膜晶体管。
第四薄膜晶体管T4可以具有与第一薄膜晶体管T1相同的结构。例如，第四薄膜晶体管T4可以包括第四半导体图案、第四栅极、第四漏极和第四源极。第四栅极可电连接到第一发光控制线EM1，第四漏极可电连接到第二节点N2，第四源极可电连接到电源电压提供线PL。
第四薄膜晶体管T4可以与第一薄膜晶体管T1同时形成。例如，第四半导体图案可以设置在与第一半导体图案211相同的层上，第四栅极可以设置在与第一栅极213相同的层上，并且第四漏极和第四源极可以设置在与第一漏极215和第一源极217相同的层上。第四半导体图案可以包括与第一半导体图案211相同的材料，第四栅极可以包括与第一栅极213相同的材料，并且第四漏极和第四源极可以包括与第一漏极215和第一源极217相同的材料。
在根据本发明的实施例的显示设备的每个像素驱动电路DC中，第五薄膜晶体管T5可以电连接在第三节点N3和第五节点N5之间。例如，第五薄膜晶体管T5可以根据第二发光控制线EM2提供的第二发光信号将第三节点N3电连接到第五节点N5。第五薄膜晶体管T5可以根据第二发光信号导通，从而向第五节点N5提供由第二薄膜晶体管T2产生的驱动电流。例如，第五薄膜晶体管T5可以是开关薄膜晶体管。
第五薄膜晶体管T5可以具有与第一薄膜晶体管T1相同的结构。例如，第五薄膜晶体管T5可以包括第五半导体图案、第五栅极、第五漏极和第五源极。第五栅极可电连接到第二发光控制线EM2，第五漏极可电连接到第五节点N5，第五源极可电连接到第三节点N3。
第五薄膜晶体管T5可以与第一薄膜晶体管T1同时形成。例如，第五半导体图案可以设置在与第一半导体图案211相同的层上，第五栅极可以设置在与第一栅极213相同的层上，并且第五漏极和第五源极可以设置在与第一漏极215和第一源极217相同的层上。第五半导体图案可以包括与第一半导体图案211相同的材料，第五栅极可以包括与第一栅极213相同的材料，并且第五漏极和第五源极可以包括与第一漏极215和第一源极217的材料相同的材料。
在根据本发明的实施例的显示设备的每个像素驱动电路DC中，第六薄膜晶体管T6可以电连接在参考电压提供线RL和第四节点N4之间。第六薄膜晶体管T6可以具有与第一薄膜晶体管T1相同的结构。例如，第六薄膜晶体管T6可以包括第六半导体图案、第六栅极、第六漏极和第六源极。第六薄膜晶体管T6可以与第三薄膜晶体管T3同时导通/截止。例如，第六栅极可以电连接到第一栅极线GL1，第六漏极可以电连接到第四节点N4，第六源极可以电连接到参考电压提供线RL。第六薄膜晶体管T6可以根据第一栅极信号将参考电压提供线RL电连接到第四节点N4。例如，第六薄膜晶体管T6可以由第一栅极信号导通，从而将通过参考电压提供线RL提供的参考电压发送到第四节点N4。第六薄膜晶体管T6可以是开关薄膜晶体管。
第四薄膜晶体管T4可以由通过第一发光控制线EM1提供的信号导通，从而向第二节点N2提供通过电源电压提供线PL提供的正电源电压VDD。第五薄膜晶体管T5可以由通过第二发光控制线EM2提供的信号导通，从而向第五节点N5提供由第二薄膜晶体管T2产生的驱动电流。第六薄膜晶体管T6可以由通过第一栅极线GL1提供的信号导通，从而向第四节点N4提供通过参考电压提供线RL提供的参考电压。例如，第六薄膜晶体管T6可以与第三薄膜晶体管T3同时导通/截止。
第六薄膜晶体管T6可以与第一薄膜晶体管T1同时形成。例如，第六半导体图案可以设置在与第一半导体图案211相同的层上，第六栅极可以设置在与第一栅极213相同的层上，并且第六漏极和第六源极可以设置在与第一漏极215和第一源极217相同的层上。第六半导体图案可以包括与第一半导体图案211相同的材料，第六栅极可以包括与第一栅极213相同的材料，并且第六漏极和第六源极可以包括与第一漏极215和第一源极217相同的材料。
在根据本发明的实施例的显示设备的每个像素驱动电路DC中，存储电容器Cst可以电连接在第一节点N1和第四节点N4之间。例如，提供到第二薄膜晶体管T2的第二栅极223的信号可以被存储电容器Cst维持一帧。第四节点N4可以电连接到第五节点N5。例如，存储电容器Cst可以电连接在第二薄膜晶体管T2的第二栅极223和第五薄膜晶体管T5的第五漏极之间。
存储电容器Cst可具有电容器电极的堆叠结构。可以使用薄膜晶体管T1、T2、T3、T4、T5和T6的形成工艺来形成存储电容器Cst。举例来说，存储电容器Cst可包含与第二栅极223同时形成的第一电容器电极及与第二漏极225同时形成的第二电容器电极。第一电容器电极可以包括与第二栅极223相同的材料。第一电容器电极可设置在与第二栅极223相同的层上。第二电容器电极可包含与第二漏极225相同的材料。第二电容器电极可设置在与第二漏极225相同的层上。
在根据本发明的实施例的显示设备中，一帧可以包括初始化时段、采样时段和发光时段。在初始化时段中，可以仅导通第三薄膜晶体管T3、第四薄膜晶体管T4和第六薄膜晶体管T6，并且因此，可以将正电源电压VDD提供到第一节点N1和第二节点N2，并且可以将参考电压提供到第四节点N4。也就是说，在根据本发明的实施例的显示设备中，可以在初始化时段期间初始化存储电容器Cst。
在采样时段中，仅导通第一薄膜晶体管T1、第三薄膜晶体管T3和第六薄膜晶体管T6，并且因此，第二薄膜晶体管T2可以切换到二极管连接状态，并且可以向第三节点N3提供数据信号。数据信号的电压可以低于正电源电压VDD减去第二薄膜晶体管T2的阈值电压Vth而获得的值。因此，在根据本发明的实施例的显示设备中，在采样时段期间，第一节点N1的电位可以等于对第二薄膜晶体管T2的阈值电压Vth和数据信号求和而获得的值。因此，在根据本发明的实施例的显示设备中，在采样时段期间，可以导通第二薄膜晶体管T2，并且因此，电流可以在第二薄膜晶体管T2的第二漏极225和第二源极227之间流动。也就是说，在根据本发明的实施例的显示设备中，可以在采样时段期间由第二薄膜晶体管T2生成与数据信号相对应的驱动电流。另外，在根据本发明的实施例的显示设备中，在采样时段期间可以在存储电容器Cst中存储与数据信号对应的电压值。
在发光时段中，仅导通第四薄膜晶体管T4和第五薄膜晶体管T5，因此，可以向第二节点N2提供正电源电压VDD，并且第三节点N3可以电连接到第五节点N5。因此，在根据本发明的实施例的显示设备中，由第二薄膜晶体管T2产生的驱动电流可以在发光时段期间被提供给第五节点N5。
在器件基板100上可以设置每个像素区域PA的像素驱动电路DC。器件基板100可包括绝缘材料。例如，器件基板100可以包括玻璃或塑料。
显示面板DP可以包括设置有像素区域PA的有源区域AA，以及设置在有源区域AA外部的边框区域BZ。在边框区域BZ上可以设置栅极驱动器GD、数据驱动器DD、电源单元PU或定时控制器TC中的至少一个。例如，根据本发明的实施例的显示设备可以是在显示面板DP的边框区域BZ上形成栅极驱动器GD的面板内栅极型显示设备。栅极驱动器GD可以包括设置在器件基板100的边框区域BZ上的至少一个电路薄膜晶体管290。
电路薄膜晶体管290可以选择性地快速传输特定信号。例如，电路薄膜晶体管290可以是开关薄膜晶体管。电路薄膜晶体管290可以具有与第一薄膜晶体管T1相同的结构。例如，电路薄膜晶体管290可以包括电路半导体图案291、电路栅极293、电路漏极295和电路源极297。
电路半导体图案291可以包括半导体材料。电路半导体图案291可以包括与每个像素区域PA的第一半导体图案211不同的材料。例如，电路半导体图案291可以包括低温多晶硅(LTPS)。电路半导体图案291可以设置在与第一半导体图案211不同的层上。例如，电路半导体图案291可以具有与每个像素区域PA的第一半导体图案211不同的电特性。
电路半导体图案291可以包括电路沟道区域、电路漏极区域和电路源极区域。电路沟道区域可设置在电路漏极区域和电路源极区域之间。电路漏极区域的电阻和电路源极区域的电阻可小于电路沟道区域的电阻。例如，电路漏极区域和电路源极区域可包括导电杂质。电路沟道区域可以是未掺杂导电杂质的区域。
电路栅极293可以包括导电材料。例如，电路栅极293可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。电路栅极293可以设置在电路半导体图案291上。例如，电路栅极293可以与电路半导体图案291的电路沟道区域重叠。电路半导体图案291的电路漏极区域和电路源极区域可以设置在电路栅极293的外部。电路栅极293可以与电路半导体图案291绝缘。例如，通过提供到电路栅极293的信号，电路源极区域可以电连接到电路漏极区域。
电路栅极293可以设置在与第一栅极213不同的层上。例如，电路栅极293可以包括与每个像素区域PA的第一栅极213不同的材料。电路栅极293可以通过与每个像素区域PA的第一栅极213不同的工艺形成。
电路漏极295可以包括导电材料。例如，电路漏极295可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。电路漏极295可以包括与电路栅极293不同的材料。电路漏极295可以设置在与电路栅极293不同的层上。例如，电路漏极295可以与电路栅极293绝缘。电路漏极295可以电连接到电路半导体图案291的电路漏极区域。
电路漏极295可以设置在与每个像素区域PA的第一漏极215相同的层上。电路漏极295可以包括与每个像素区域PA的第一漏极215相同的材料。例如，电路漏极295可以与每个像素区域PA的第一漏极215同时形成。
电路源极297可以包括导电材料。例如，电路源极297可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。电路源极297可以包括与电路栅极293不同的材料。电路源极297可以设置在与电路栅极293不同的层上。例如，电路源极297可以设置在与电路漏极295相同的层上。电路源极297可以包括与电路漏极295相同的材料。电路源极297可以与电路栅极293绝缘。例如，电路源极297可以电连接到电路半导体图案291的电路源极区域。
电路源极297可以设置在与每个像素区域PA的第一源极217相同的层上。电路源极297可以包括与第一源极217相同的材料。例如，电路源极297可以与每个像素区域PA的第一源极217同时形成。
在器件基板100上可以设置用于防止显示面板DP中的不必要的电连接的多个绝缘层110、120、130、140、150、160、170、180和190。例如，下缓冲层110、下栅极绝缘层120、下层间绝缘层130、上缓冲层140、上栅极绝缘层150、上层间绝缘层160、第一平坦化层170、第二平坦化层180和堤绝缘层190可以设置在器件基板100上。
下缓冲层110可设置于器件基板100附近。下缓冲层110可以防止在形成电路薄膜晶体管290和每个像素区域PA的像素驱动电路DC的过程中由器件基板100引起的污染。例如，下缓冲层110可以完全覆盖器件基板100的有源区域AA和边框区域BZ。电路薄膜晶体管290和每个像素区域PA的像素驱动电路DC可以设置在下缓冲层110上。下缓冲层110可以包括绝缘材料。例如，下缓冲层110可以包括无机绝缘材料，诸如氧化硅(SiOx)或氮化硅(SiNx)。下缓冲层110可以具有多层结构。例如，下缓冲层110可以具有由氧化硅(SiOx)制成的无机绝缘层和由氮化硅(SiNx)制成的无机绝缘层构成的堆叠结构。
下栅极绝缘层120可以使电路薄膜晶体管290的电路半导体图案291和电路栅极293彼此绝缘。例如，电路半导体图案291可以设置在下缓冲层110和下栅极绝缘层120之间。下栅极绝缘层120可以覆盖电路半导体图案291。下栅极绝缘层120可延伸到器件基板100的有源区域AA。例如，每个像素区域PA的薄膜晶体管T1、T2、T3、T4、T5和T6可以设置在下栅极绝缘层120上。下栅极绝缘层120可以包括绝缘材料。举例来说，下栅极绝缘层120可包含无机绝缘材料，例如氧化硅(SiOx)或氮化硅(SiNx)。
下层间绝缘层130可以使电路漏极295和电路源极297与电路栅极291绝缘。例如，电路栅极291可以设置在下栅极绝缘层120和下层间绝缘层130之间，并且电路漏极295和电路源极297可以设置在下层间绝缘层130上。下层间绝缘层130可以延伸到器件基板100的有源区域AA。例如，每个像素区域PA的薄膜晶体管T1、T2、T3、T4、T5和T6可以设置在下层间绝缘层130上。下层间绝缘层130可以包括绝缘材料。例如，下层间绝缘层130可以包括无机绝缘材料，诸如氧化硅(SiOx)或氮化硅(SiNx)。
上缓冲层140可以设置在下层间绝缘层130与每个像素区域PA的薄膜晶体管T1、T2、T3、T4、T5和T6之间。例如，每个像素区域PA的半导体图案211、221和231可以设置在上缓冲层140上。因此，在根据本发明的实施例的显示设备中，可以防止由电路半导体图案291和电路栅极293的形成工艺引起的对设置在每个像素区域PA中的半导体图案211、221、231的损坏。例如，上缓冲层140的厚度可以大于下层间绝缘层130的厚度。上缓冲层140可以包括绝缘材料。上缓冲层140可以包括具有较低的氢含量的材料。例如，上缓冲层140可以是由氧化硅(SiOx)制成的无机绝缘层。因此，在根据本发明的实施例的显示设备中，可以防止由氢的扩散引起的设置在每个像素区域PA中的半导体图案211、221和231的特性的变化。也就是说，在根据本发明的实施例的显示设备中，可以防止由氢引起的每个像素驱动电路DC的特性劣化。
上栅极绝缘层150可以使每个像素区域PA中的半导体图案211、221和231与栅极213、223、233彼此绝缘。例如，每个像素区域PA的第一半导体图案211、第二半导体图案221、第三半导体图案231、第四半导体图案、第五半导体图案和第六半导体图案可以设置在上缓冲层140和上栅极绝缘层150之间。上栅极绝缘层150可覆盖每个像素区域PA的第一半导体图案211、第二半导体图案221、第三半导体图案231、第四半导体图案、第五半导体图案和第六半导体图案。例如，每个像素区域PA的第一栅极213、第二栅极223、第三栅极233、第四栅极、第五栅极和第六栅极可以设置在上栅极绝缘层150上。上栅极绝缘层150可以延伸到器件基板100的边框区域BZ。例如，电路漏极295和电路源极297可以设置在边框区域BZ的上栅极绝缘层150上。上栅极绝缘层150可包含绝缘材料。例如，上栅极绝缘层150可以是由氧化硅(SiOx)制成的无机绝缘层。
互相对应的半导体图案211、221和231与栅极213、223和233之间的距离可以相等。例如，上栅极绝缘层150可以直接接触每个像素区域PA的半导体图案211、221和231以及栅极213、223和233。因此，在根据本发明的实施例的显示设备中，可以简化设置在每个像素区域PA中的像素驱动电路DC的形成工艺。
上层间绝缘层160可以使设置在每个像素区域PA中的漏极215、225和235以及源极217、227和237与设置在每个像素区域PA中的对应的栅极213、223和233绝缘。例如，每个像素区域PA的栅极213、223和233可以设置在上栅极绝缘层150和上层间绝缘层160之间，并且每个像素区域PA的漏极215、225和235以及源极217、227和237可以设置在上层间绝缘层160上。每个像素区域PA的漏极215、225和235以及源极217、227和237可以分别电连接到对应的半导体图案211、221和231，同时延伸穿过上栅极绝缘层150和上层间绝缘层160。上层间绝缘层160可以延伸到器件基板100的边框区域BZ。例如，电路漏极295和电路源极297可以设置在上层间绝缘层160上。电路漏极295和电路源极297可以电连接到电路半导体图案291，同时延伸穿过下栅极绝缘层120、下层间绝缘层130、上缓冲层140、上栅极绝缘层150和上层间绝缘层160。
上层间绝缘层160可以包括绝缘材料。上层间绝缘层160可以包括与下层间绝缘层130不同的材料。上层间绝缘层160可以包括具有较低的氢含量的材料。例如，上层间绝缘层160可以是由氧化硅(SiOx)制成的无机绝缘层。因此，在根据本发明的实施例的显示设备中，可以防止由氢引起的设置在每个像素区域PA中的薄膜晶体管T1、T2、T3、T4、T5和T6的特性变化。
第一平坦化层170可以设置在上层间绝缘层160上。例如，每个像素区域PA的漏极215、225和235以及源极217、227和237可以被第一平坦化层170覆盖。电路漏极295和电路漏极297可以设置在上层间绝缘层160和第一平坦化层170之间。第二平坦化层180可以设置在第一平坦化层170上。第一平坦化层170和第二平坦化层180可以消除由电路薄膜晶体管290和每个像素区域PA的像素驱动电路DC形成的台阶。例如，第二平坦化层180的与器件基板100相反的上表面可以是平坦表面。
第一平坦化层170和第二平坦化层180可以包括绝缘材料。第一平坦化层170和第二平坦化层180可以包括与上层间绝缘层160不同的材料。例如，第一平坦化层170和第二平坦化层180均可以是由有机绝缘材料制成的有机绝缘层。第二平坦化层180可以包括与第一平坦化层170相同的材料。第二平坦化层180可以直接接触第一平坦化层170。例如，可能无法识别第一平坦化层170和第二平坦化层180之间的边界表面。
在第二平坦化层180上可以设置每个像素区域PA的发光器件500。每个像素区域PA的发光器件500可以发射呈现特定颜色的光。例如，每个像素区域PA的发光器件500可以包括顺序堆叠在像素区域PA的第二平坦化层180上的第一电极510、发光层520和第二电极530。
第一电极510可以包括导电材料。第一电极510可以包括具有高反射率的材料。例如，第一电极510可以包括诸如铝(Al)或银(Ag)的金属。第一电极510可以具有多层结构。例如，在第一电极510的结构中，由金属制成的反射电极可设置在由诸如ITO或IZO的透明导电材料制成的透明电极之间。
发光层520可以产生具有与第一电极510和第二电极530之间的电压差对应的亮度的光。例如，发光层520可以包括含发光材料的发光材料层(EML)。发光材料可以包括有机材料、无机材料或混合材料。例如，根据本发明的实施例的显示设备可以是包含有机发光材料的有机发光显示设备。
发光层520可以具有多层结构。例如，发光层520还可以包括空穴注入层(HIL)、空穴传输层(HTL)、电子传输层(ETL)或电子注入层(EIL)中的至少一个。因此，在根据本发明的实施例的显示设备中，可以提高发光层520的发光效率。
第二电极530可以包括导电材料。第二电极530可以包括与第一电极510不同的材料。第二电极530的透射率可以大于第一电极510的透射率。例如，第二电极530可以是由诸如ITO或IZO的透明导电材料制成的透明电极。因此，在根据本发明的实施方案的显示设备中，由发光层520产生的光可通过第二电极530向外发射。
每个像素区域PA的第一电极510可以直接接触第二平坦化层180的上表面。因此，在根据本发明的实施例的显示设备中，可以避免由于从各个发光器件500发射的光的生成位置不同而产生的亮度偏差。
每个发光器件500的第一电极510可以电连接到与之对应的像素区域PA的像素驱动电路DC。例如，每个像素区域PA的第一电极500可以电连接到设置在像素区域PA中的像素驱动电路DC的第五节点N5。因此，在根据本发明的实施例的显示设备中，由每个像素区域PA的像素驱动电路DC产生的驱动电流可以在一帧内被提供给像素区域PA的发光器件500。
在第一平坦化层170和第二平坦化层180之间可以设置中间电极400。中间电极140可以包括导电材料。例如，中间电极400可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。每个像素区域PA的第一电极510可以经由一个中间电极400电连接到像素区域PA的像素驱动电路DC。例如，每个中间电极400可以在延伸穿过第一平坦化层170的同时电连接到一个像素区域PA的第五节点N5，并且每个像素区域PA的第一电极510可以在延伸穿过像素区域PA的第二平坦化层180的同时直接接触一个中间电极400。因此，在根据本发明的实施例的显示设备中，可以简化将设置在每个像素区域PA中的像素驱动电路DC和发光器件500互连的处理。
在第二平坦化层180上可以设置堤绝缘层190。堤绝缘层190可使每个像素区域PA的第一电极510和与之相邻的另一像素区域PA的第一电极510绝缘。例如，设置在每个像素区域PA中的第一电极510的边缘可以被堤绝缘层190覆盖。每个像素区域PA的发光层520和第二电极530可以顺序堆叠在对应的第一电极510的被堤绝缘层190暴露的部分上。例如，堤绝缘层190可以在每个像素区域PA中限定发光区域。堤绝缘层190可以包括绝缘材料。例如，堤绝缘层190可以包括有机绝缘材料。堤绝缘层190可以包括与第二平坦化层180不同的材料。
从每个像素区域PA的发光器件500发射的光可以呈现和与之相邻的另一像素区域PA的发光器件500发射的光不同的颜色。例如，每个像素区域PA的发光层520可以包括与相邻像素区域PA的发光层520不同的材料。设置在每个像素区域PA中的发光层520可以包括设置在堤绝缘层190上的端部。可以单独形成每个像素区域PA的发光层520。例如，可以使用精细金属掩模(FMM)形成每个像素区域PA的发光层520。在堤绝缘层190上可以设置间隔物。间隔物可以防止由精细金属掩模引起的对堤绝缘层190和发光层520的损坏。间隔物可以包括绝缘材料。例如，间隔物可以包括有机绝缘材料。间隔物可以包括与堤绝缘层190相同的材料。例如，可以通过使用半色调掩模的图案化工艺同时形成堤绝缘层190和间隔物。设置在每个像素区域PA中的发光层520的端部可以与间隔物间隔开。
提供到每个像素区域PA的第二电极530的电压可以与提供到相邻像素区域PA的第二电极530的电压相同。例如，可以将负电源电压VSS提供到每个像素区域PA的第二电极530。每个像素区域PA的第二电极530可以电连接到相邻像素区域PA的第二电极530。每个像素区域PA的第二电极530可以包括与相邻像素区域PA的第二电极530相同的材料。例如，每个像素区域PA的第二电极530可以与相邻像素区域PA的第二电极530同时形成。每个像素区域PA的第二电极530可以直接接触相邻像素区域PA的第二电极530。每个像素区域PA的第二电极530可以延伸到堤绝缘层190上。堤绝缘层190可以被第二电极530覆盖。因此，在根据本发明的实施例的显示设备中，可以简化设置在每个像素区域PA中的第二电极530的形成工艺。另外，在根据本发明的实施例的显示设备中，可以通过提供到像素区域PA的像素驱动电路DC的数据信号来调节从每个像素区域PA的发光器件500发射的光的亮度。
在每个像素区域PA的发光器件500上可以设置封装单元600。封装单元600可以防止由环境湿气和外部冲击引起的发光器件500的损坏。封装单元600可延伸到器件基板100的边框区域BZ。封装单元600可以包括多层结构。例如，封装单元600可包括顺序堆叠在器件基板100上的第一封装层610、第二封装层620和第三封装层630。第一封装层610、第二封装层620和第三封装层630可包括绝缘材料。第二封装层620可包括与第一封装层610和第三封装层630不同的材料。例如，第一封装层610和第三封装层630均可以是由诸如氮化硅(SiNx)或氧化硅(SiOx)的无机绝缘材料制成的无机绝缘层，而第二封装层620可以是由有机绝缘材料制成的有机绝缘层。第二封装层620可以控制由发光器件500形成的台阶。因此，在根据本发明的实施例的显示设备中，可以有效地防止由环境湿气和外部冲击引起的发光器件500的损坏。
在器件基板100的每个像素区域PA上可以设置光屏蔽图案310、320和330。光屏蔽图案310、320和330可以屏蔽在穿过器件基板100之后向设置在与光屏蔽图案310、320或330对应的像素区域PA中的薄膜晶体管T1、T2、T3、T4、T5和T6之一的半导体图案211、221或231前进的光。例如，每个像素区域PA的光屏蔽图案310、320和330可包括与像素区域PA的第一半导体图案211重叠的第一光屏蔽图案310、与像素区域PA的第二半导体图案221重叠的第二光屏蔽图案320、与像素区域PA的第三半导体图案231重叠的第三光屏蔽图案330、与像素区域PA的第四半导体图案重叠的第四光屏蔽图案、与像素区域PA的第五半导体图案重叠的第五光屏蔽图案、以及与像素区域PA的第六半导体图案重叠的第六光屏蔽图案。
第一光屏蔽图案310可以设置在器件基板100和第一半导体图案211之间。第一光屏蔽图案310可以包括能够反射光的材料。例如，第一光屏蔽图案310可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第一光屏蔽图案310可以电连接到第一栅极213。例如，第一光屏蔽图案310可以用作第一薄膜晶体管T1的伪栅极。
第一光屏蔽图案310可以设置在与电路栅极293相同的层上。第一光屏蔽图案310可以包括与电路栅极293相同的材料。第一光屏蔽图案310可以与电路栅极293同时形成。例如，第一光屏蔽图案310可以设置在下栅极绝缘层120和下层间绝缘层130之间。因此，在根据本发明的实施例的显示设备中，可以简化第一光屏蔽图案310的形成工艺。
第二光屏蔽图案320可以设置在器件基板100和第二半导体图案221之间。第二光屏蔽图案320可以包括能够反射光的材料。例如，第二光屏蔽图案320可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。可以将特定电压提供到第二光屏蔽图案320。例如，第二光屏蔽图案320可以电连接到第二源极227。因此，在根据本发明的实施例的显示设备中，可以有效地防止由外部光引起的第二薄膜晶体管T2的特性变化。
第二光屏蔽图案320可以包括与第一光屏蔽图案310不同的材料。第二光屏蔽图案320可以设置在与第一光屏蔽图案310不同的层上。第二光屏蔽图案320和第二半导体图案221之间的垂直距离可以小于第一光屏蔽图案310和第一半导体图案211之间的垂直距离。例如，第二光屏蔽图案320可以设置在下层间绝缘层130和上缓冲层140之间。第一光屏蔽图案310可以设置成比第二光屏蔽图案320更靠近器件基板100。因此，在根据本发明的实施例的显示设备中，在每个像素区域PA的第二光屏蔽图案320和第二半导体图案221之间形成的寄生电容器可以具有比在第一光屏蔽图案310和第一半导体图案211之间形成的寄生电容器更大的电容。
通常，每个薄膜晶体管的有效栅极电压的变化可以由以下表达式确定。在下面的表达式中，ΔVeff表示有效栅极电压的变化，ΔVGAT表示提供到薄膜晶体管的栅极电压的变化，C1表示在薄膜晶体管的半导体图案和设置在半导体图案下面的光屏蔽图案之间形成的寄生电容器的电容，C2表示在半导体图案和栅极之间形成的寄生电容器的电容，CACT表示由提供到半导体图案的源极区域和漏极区域的电压形成的寄生电容器的电容。
[表达式]
电容器的电容与构成电容器的导体之间的距离成反比。也就是说，在根据本发明的实施例的显示设备中，第二薄膜晶体管T2的有效栅极电压的变化可以低于第一薄膜晶体管T1的有效栅极电压的变化。通常，当薄膜晶体管的有效栅极电压的变化降低时，S因子增大，S因子表示根据施加到薄膜晶体管的栅电极的电压变化的电流变化的反比。因此，在根据本发明的实施例的显示设备中，第二薄膜晶体管T2可以具有较大的S因子，因此，可以减小由提供到第二栅极223的电压引起的由第二薄膜晶体管T2产生的驱动电流的变化。因此，在根据本发明的实施例的显示设备中，可以防止在低灰度级下产生Mura缺陷。
第三光屏蔽图案330可以设置在器件基板100和第三半导体图案231之间。第三光屏蔽图案330可以包括能够反射光的材料。例如，第三光屏蔽图案330可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第三光屏蔽图案330可以电连接到第三栅极233。例如，第三光屏蔽图案330可以用作第三薄膜晶体管T3的伪栅极。
第三光屏蔽图案330可以与第一光屏蔽图案310同时形成。例如，第三光屏蔽图案330可以包括与第一光屏蔽图案310相同的材料。因此，在根据本发明的实施例的显示设备中，可以实现工艺效率的提高。
第三半导体图案231可以包括设置在第三光屏蔽图案330和第三栅极233之间的区域。例如，第三栅极233可以在第三半导体图案231的宽度方向上跨第三半导体图案231的第三沟道区域延伸，并且第三光屏蔽图案330可以平行于第三栅极233延伸。在第三半导体图案231的宽度方向上，第三光屏蔽图案330的截面可以具有凹陷形状。例如，在器件基板100和第三半导体图案231的第三沟道区域之间可以设置下孔LH，并且下孔LH的侧壁和底表面可以在第三半导体图案231的宽度方向上被第三光屏蔽图案330覆盖。例如，下孔LH可以延伸穿过下缓冲层110和下栅极绝缘层120。第三光屏蔽图案330可以沿着下孔LH的侧壁和底表面延伸。例如，第三光屏蔽图案330可以在下孔LH内直接接触器件基板100。第三光屏蔽图案330的端部可以设置在下栅极绝缘层120和下层间绝缘层130之间。
第三半导体图案231的第三沟道区域可以与第三光屏蔽图案330的凹部重叠。由于存在由下孔LH形成的台阶，因此第三栅极233的与第三半导体图案231的第三沟道区域重叠的部分可以相对靠近器件基板100设置。例如，在第三半导体图案231的宽度方向上，第三栅极233的截面可以具有凹陷形状。因此，在根据本发明的实施例的显示设备中，从第三光屏蔽图案330的端部反射的光L1可在第三半导体图案231的向外方向上被第三栅极233的凹陷形状反射。因此，在根据本发明的实施例的显示设备中，可以防止向内反射的光L1被引入第三半导体图案231的第三沟道区域中。因此，在根据本发明的实施例的显示设备中，可以防止由向内反射的光引起的第三薄膜晶体管T3的特性变化。
第四光屏蔽图案可设置在器件基板100和第四半导体图案之间。第五光屏蔽图案可以设置在器件基板100和第五半导体图案之间。第六光屏蔽图案可以设置在器件基板100和第六半导体图案之间。第四光屏蔽图案、第五光屏蔽图案和第六光屏蔽图案可以包括能够反射光的材料。例如，第四光屏蔽图案、第五光屏蔽图案和第六光屏蔽图案可以包括诸如铝(Al)、铬(Cr)、铜(Cu)、钼(Mo)、钛(Ti)、钨(W)的金属。第四光屏蔽图案、第五光屏蔽图案和第六光屏蔽图案可以设置在与第一光屏蔽图案310相同的层上。例如，第四光屏蔽图案、第五光屏蔽图案和第六光屏蔽图案可以设置在下栅极绝缘层120和下层间绝缘层130之间。第四光屏蔽图案、第五光屏蔽图案和第六光屏蔽图案可以包括与第一光屏蔽图案310相同的材料。例如，第四光屏蔽图案、第五光屏蔽图案和第六光屏蔽图案可以与第一光屏蔽图案310同时形成。因此，在根据本发明的实施例的显示设备中，可以实现工艺效率的提高。
第四光屏蔽图案可以电连接到第四栅极。例如，第四光屏蔽图案可以用作第四薄膜晶体管T4的伪栅极。第五光屏蔽图案可以电连接到第五栅极。例如，第五光屏蔽图案可以用作第五薄膜晶体管T5的伪栅极。第六光屏蔽图案可以电连接到第六栅极。例如，第六光屏蔽图案可以用作第六薄膜晶体管T6的伪栅极。因此，在根据本发明的实施例的显示设备中，可以提高设置在每个像素区域PA中的像素驱动电路DC的效率。
从以上描述中显而易见的是，根据本发明的实施例的显示设备可包括设置在每个像素区域PA中的发光器件500和像素驱动电路DC，其中像素驱动电路DC可包括作为驱动薄膜晶体管的第二薄膜晶体管T2和作为采样薄膜晶体管的第三薄膜晶体管T3，其中第三薄膜晶体管T3可包括设置在第三光屏蔽图案330上的第三半导体图案231以及设置在第三半导体图案231上的第三栅极233，并且在第三半导体图案231的宽度方向上，第三光屏蔽图案330和第三栅极233的截面可以具有凹陷形状。因此，在根据本发明的实施例的显示设备中，可以防止由向内反射的光引起的设置在每个像素区域PA中的第三薄膜晶体管T3的特性变化。因此，在根据本发明的实施例的显示设备中，可以防止由设置在每个像素区域PA中的第二薄膜晶体管T2的特性偏差引起的图像质量的劣化。
在根据本发明的实施例的显示设备中，每个像素区域PA的像素驱动电路DC已经被描述为包括六个薄膜晶体管T1、T2、T3、T4、T5和T6。然而，在根据本发明的其他实施例的显示设备中，每个像素区域PA的像素驱动电路DC可以包括一个驱动薄膜晶体管和多个开关薄膜晶体管，其中多个开关薄膜晶体管之一可以是电连接在驱动薄膜晶体管的驱动栅极和驱动源极之间的采样薄膜晶体管。因此，在根据本发明的其他实施例的显示设备中，可以增强每个像素驱动电路DC的配置自由度。
在根据本发明的实施例的显示设备中，下孔LH已经被描述为延伸穿过下缓冲层110和下栅极绝缘层120。然而，在根据本发明的其他实施例的显示设备中，下孔LH可以延伸穿过下缓冲层110和下栅极绝缘层120中的一个。例如，在根据本发明的其他实施例的显示设备中，下孔LH可以延伸穿过下缓冲层110，并且下栅极绝缘层120可以沿着下孔LH的侧壁和底表面延伸。因此，在根据本发明的其他实施例的显示设备中，可以增强下孔LH的形成工艺的自由度。
在根据本发明的实施例的显示设备中，在第三漏极区域和第三源极区域之间的第三沟道区域上延伸的第三光屏蔽图案330和第三栅极233已经被描述为在第三半导体图案231的宽度方向上具有呈凹陷形状的截面。然而，在根据本发明的其他实施例的显示设备中，向第三半导体图案231的第三沟道区域前进的光可以被第三栅极233屏蔽，而不形成下孔LH。例如，如图6和图7所示，在根据本发明的另一实施例的显示设备中，在第三半导体图案231的第一侧表面S1上可以设置延伸穿过上栅极绝缘层150的遮光槽PT，并且第三栅极233可以包括设置在第三半导体图案231的第三沟道区域上的中心区域233a和覆盖遮光槽PT的侧壁和底表面的第一电极区域233b。遮光槽PT可以在第三半导体图案231的长度方向上延伸。例如，遮光槽PT可以设置为平行于第三沟道区域的第一侧表面S1。第一电极区域233b可以在遮光槽PT内沿着第三沟道区域的第一侧表面S1延伸。因此，在根据本发明的另一实施例的显示设备中，从第三光屏蔽图案330的端部反射的光L2可在第三半导体图案231的向外方向上被第三栅极233的第一电极区域233b反射。因此，在根据本发明的另一实施例的显示设备中，可以通过第三栅极233的第一电极区域233b来防止由向内反射的光引起的第三薄膜晶体管T3的特性变化。
器件基板100与第一电极区域233b之间的最小距离可小于器件基板100与第三半导体图案231之间的最小距离。例如，遮光槽PT可以部分地延伸穿过上缓冲层140。遮光槽PT的底表面可以设置成比上缓冲层140的上表面更靠近器件基板100。因此，在根据本发明的另一实施例的显示设备中，可以有效地屏蔽由于向内反射而向第三半导体图案231的第三沟道区域前进的光。第三栅极233可以在与第三半导体图案231的第一侧表面S1相对的第二侧表面S2上电连接到第三光屏蔽图案330。例如，在第三半导体图案231的宽度方向上，第三栅极233的截面可相对于第三半导体图案231具有凹陷形状。因此，在根据本发明的另一实施例的显示设备中，可以有效地防止由向内反射的光引起的第三薄膜晶体管T3的特性变化。
在根据本发明的另一实施例的显示设备中，第一电极区域233b可以电连接到第三光屏蔽图案330。例如，如图8所示，在根据本发明的其他实施例的显示设备中，遮光槽PT可以延伸穿过下层间绝缘层130、上缓冲层140和上栅极绝缘层150，并且第一电极区域233b可以直接接触遮光槽PT内的第三光屏蔽图案330。因此，在根据本发明的其他实施例的显示设备中，第三栅极233可以稳固地连接到第三光屏蔽图案330。另外，在根据本发明的其他实施例的显示设备中，可以有效地防止向第三半导体图案231的第三沟道区域引入光。因此，在根据本发明的其他实施例的显示设备中，可以有效地防止由设置在每个像素区域PA中的第二薄膜晶体管T2的特性偏差而引起的图像质量的劣化。
在根据本发明的另一实施例的显示设备中，如图9和图10所示，第一遮光槽PT1可以设置在第三半导体图案231的第一侧表面S1上，第二遮光槽PT2可以设置在第三半导体图案231的第二侧表面S2上，并且第三栅极233可以包括设置在第一遮光槽PT1中的第一电极区域233b和设置在第二遮光槽PT2中的第二电极区域233c。例如，在第三半导体图案231的宽度方向上，第三栅极233的一部分可以具有帽形(倒U形)截面。第一遮光槽PT1和第二遮光槽PT2可以与第三半导体图案231间隔开。第一遮光槽PT1和第二遮光槽PT2可以在第三半导体图案231的长度方向上延伸。例如，第三半导体图案231的第三沟道区域可以设置在第一遮光槽PT1和第二遮光槽PT2之间。第二遮光槽PT2的长度可以等于第一遮光槽PT1的长度。第二遮光槽PT2的宽度可以与第一遮光槽PT1的宽度相同。例如，第二遮光槽PT2的形状可以与第一遮光槽PT1的形状相同。
第一遮光槽PT1的侧壁和底表面可以被第一电极区域233b覆盖。第二遮光槽PT2的侧壁和底表面可以被第二电极区域233c覆盖。第三栅极233可以在第二遮光槽PT2的外部电连接到第三光屏蔽图案330。因此，在根据本发明的另一实施例的显示设备中，可以有效地防止向内反射的光引入第三半导体图案231的沟道区域中。
在根据本发明的另一实施例的显示设备中，第三半导体图案231的第三沟道区域可以被第三光屏蔽图案330和第三栅极233围绕。例如，如图11所示，在根据本发明的另一实施例的显示设备中，第一遮光槽PT1和第二遮光槽PT2可以延伸穿过下层间绝缘层130、上缓冲层140和上栅极绝缘层150，第一电极区域233b可以直接接触第一遮光槽PT1内的第三光屏蔽图案330，并且第二电极区域233c可以直接接触第二遮光槽PT2内的第三光屏蔽图案330。因此，在根据本发明的另一实施例的显示设备中，向第三半导体图案231的第三沟道区域反射的光可以被第三栅极233有效地屏蔽。另外，在根据本发明的另一实施例的显示设备中，第三栅极233可以经由第一电极区域233b和第二电极区域233c电连接到第三光屏蔽图案330。也就是说，在根据本发明的另一实施例的显示设备中，可以省略用于将第三栅极233电连接到第三光屏蔽图案330的接触孔的形成处理。因此，在根据本发明的另一实施例的显示设备中，可以实现工艺效率的提高。
在根据本发明的另一实施例的显示设备中，被第一栅极线GL1提供的第一栅极信号同时导通/截止的第三薄膜晶体管T3和第六薄膜晶体管T6可以平行设置。例如，如图12和图13所示，在根据本发明的另一实施例的显示设备中，第三薄膜晶体管T3和第六薄膜晶体管T6可以设置在第三光屏蔽图案330上，第三薄膜晶体管T3的第三半导体图案231和第六薄膜晶体管T6的第六半导体图案261可以跨第三光屏蔽图案330延伸，并且第三薄膜晶体管T3的第三栅极233可以直接接触第六薄膜晶体管T6的第六栅极263。
第三栅极233和第六栅极263可以在第三半导体图案231和第六半导体图案261之间电连接到第三光屏蔽图案330。第三遮光槽PT3可以设置在第三半导体图案231的与第六半导体图案261相反的侧表面231S上，并且第四遮光槽PT4可以设置在第六半导体图案261的与第三半导体图案231相反的侧表面261S上。第三栅极233可以包括设置在第三遮光槽PT3中的端部233e，并且第六栅极263可以包括设置在第四遮光槽PT4中的端部263e。第三栅极233的端部233e和第六栅极263的端部263e可以设置成比第三半导体图案231和第六半导体图案261更靠近器件基板100。例如，第三遮光槽PT3和第四遮光槽PT4可以延伸穿过上缓冲层140和上栅极绝缘层150。第三栅极233的端部233e可以接触第三遮光槽PT3内的下层间绝缘层130，并且第六栅极263的端部263e可以接触第四遮光槽PT4内的下层间绝缘层130。因此，在根据本发明的另一实施例的显示设备中，可以增强每个像素驱动电路DC的配置自由度，并且可以有效地防止光被引入到第三半导体图案231的第三沟道区域中。
在根据本发明的另一实施例的显示设备中，如图14和图15所示，下孔LH可以设置在器件基板100与第三半导体图案231的第三沟道区域之间，遮光槽PT可以设置在第三半导体图案231的第一侧表面上，并且第三栅极233的第一电极区域233b可以沿着遮光槽PT的侧壁和底表面延伸。第一电极区域233b可以直接接触遮光槽PT内的第三光屏蔽图案330的端部。因此，在根据本发明的另一实施例的显示设备中，向第三半导体图案231的第三沟道区域反射的光可以被第三光屏蔽图案330和第三栅极233有效地屏蔽。因此，在根据本发明的另一实施例的显示设备中，可以防止由光的向内反射引起的设置在每个像素区域PA中的第三薄膜晶体管T3的特性变化。也就是说，在根据本发明的另一实施例的显示设备中，可以防止因引入光而引起的设置在每个像素区域PA中的驱动薄膜晶体管的特性偏差。
从上面的描述中显而易见的是，根据本发明的每个实施例的显示设备可以包括设置在每个像素区域中的发光器件和像素驱动电路，其中像素驱动电路可以包括驱动薄膜晶体管和采样薄膜晶体管，其中采样薄膜晶体管可以电连接在驱动薄膜晶体管的驱动栅极和驱动源极之间，并且可以包括设置在采样光屏蔽图案和采样薄膜晶体管的采样栅极之间的采样半导体图案，其中在采样半导体图案的宽度方向上，采样光屏蔽图案或采样栅极中的至少一个的截面可相对于采样半导体图案具有凹陷形状。因此，在根据本发明的每个实施例的显示设备中，可以防止光被引入到设置在每个像素区域中的采样半导体图案的沟道区域中。因此，在根据本发明的每个实施例的显示设备中，可以防止由设置在每个像素区域中的驱动薄膜晶体管的特性偏差而引起的图像质量的劣化。
尽管已经结合多个实施例大体上给出了前面的描述，但是这些实施例仅是说明性的而不是限制本发明。本发明所属领域的技术人员可以理解的是，在不改变实施例的基本特征的情况下，在前面的描述中示出的各种修改和应用是可能的。因此，上述实施例应当被理解为示例性的而不是在所有方面进行限制。另外，本发明的范围还应当由下面的权利要求而不是上面的详细描述来解释。从旨在包括在本发明的范围内的等同概念导出的所有修改或改变也应被解释为落入本发明的范围内。

Claims (18)

1.一种显示设备，包括：
像素驱动电路，所述像素驱动电路设置在器件基板上，所述像素驱动电路包括驱动薄膜晶体管和采样薄膜晶体管；
采样光屏蔽图案，所述采样光屏蔽图案设置在所述器件基板和所述采样薄膜晶体管的采样半导体图案之间；以及
发光器件，所述发光器件设置在所述器件基板上并电连接到所述像素驱动电路，
其中，所述采样薄膜晶体管电连接在所述驱动薄膜晶体管的驱动栅极和驱动源极之间，
其中，所述采样薄膜晶体管的采样栅极相对于所述采样半导体图案具有凹部。
2.如权利要求1所述的显示设备，其中，所述采样栅极的凹部与所述采样半导体图案的沟道区域重叠。
3.如权利要求2所述的显示设备，其中，所述采样光屏蔽图案具有与所述采样栅极的凹部对应的凹部。
4.如权利要求3所述的显示设备，还包括：
下缓冲层，所述下缓冲层设置在所述器件基板和所述采样光屏蔽图案之间，
其中，所述下缓冲层包括与所述采样半导体图案的沟道区域重叠的下孔，
其中，所述采样光屏蔽图案沿着所述下孔的侧壁和底表面延伸。
5.如权利要求4所述的显示设备，其中，所述采样光屏蔽图案在所述下孔内接触所述器件基板。
6.如权利要求1所述的显示设备，其中，所述采样栅极的凹部与所述采样光屏蔽图案的延伸超过所述采样半导体图案的部分重叠。
7.如权利要求1所述的显示设备，其中，所述采样光屏蔽图案电连接至所述采样栅极。
8.根据权利要求1所述的显示设备，其中：
所述驱动薄膜晶体管包括设置在与所述采样半导体图案相同的层上的驱动半导体图案；
所述驱动半导体图案和所述采样半导体图案均包括氧化物半导体。
9.如权利要求8所述的显示设备，还包括：
驱动光屏蔽图案，所述驱动光屏蔽图案设置在所述器件基板和所述驱动半导体图案之间；
其中，所述驱动光屏蔽图案和所述驱动半导体图案之间的垂直距离小于所述采样光屏蔽图案和所述采样半导体图案之间的垂直距离。
10.如权利要求1所述的显示设备，其中，所述采样光屏蔽图案和所述采样栅极在所述采样半导体图案的宽度方向上跨所述采样半导体图案的沟道区域延伸。
11.一种显示设备，包括：
采样光屏蔽图案，所述采样光屏蔽图案设置在器件基板上；
上缓冲层，所述上缓冲层覆盖所述采样光屏蔽图案；
像素驱动电路，所述像素驱动电路设置在所述上缓冲层上，所述像素驱动电路包括驱动薄膜晶体管和多个开关薄膜晶体管；以及
发光器件，所述发光器件设置在所述器件基板上并电连接到所述像素驱动电路，
其中，所述多个开关薄膜晶体管包括电连接在所述驱动薄膜晶体管的驱动栅极和驱动源极之间的采样薄膜晶体管，
其中，所述采样薄膜晶体管包括与所述采样光屏蔽图案重叠的采样栅极，以及设置在所述采样光屏蔽图案和所述采样栅极之间的采样半导体图案，
其中，所述采样栅极包括沿着所述采样半导体图案的第一侧表面延伸的第一电极区域。
12.根据权利要求11所述的显示设备，其中，所述器件基板与所述第一电极区域之间的最小距离小于所述器件基板与所述采样半导体图案之间的最小距离。
13.如权利要求11所述的显示设备，其中，所述采样栅极电连接到所述采样光屏蔽图案。
14.如权利要求13所述的显示设备，其中，所述采样栅极的所述第一电极区域接触所述采样光屏蔽图案。
15.如权利要求11所述的显示设备，还包括：
上栅极绝缘层，所述上栅极绝缘层设置在所述采样半导体图案与所述采样栅极之间，
其中，所述上栅极绝缘层包括与所述采样半导体图案的所述第一侧表面间隔开的第一遮光槽，
其中，所述第一电极区域沿着所述第一遮光槽的侧壁和底表面延伸。
16.如权利要求15所述的显示设备，其中：
所述采样半导体图案包括与所述第一侧表面相对的第二侧表面；
所述采样栅极包括沿着所述采样半导体图案的所述第二侧表面延伸的第二电极区域。
17.如权利要求16所述的显示设备，其中：
所述上栅极绝缘层包括与所述采样半导体图案的所述第二侧表面间隔开的第二遮光槽，
所述第二电极区域沿着所述第二遮光槽的侧壁和底表面延伸。
18.如权利要求11所述的显示设备，还包括：
下缓冲层，所述下缓冲层设置在所述器件基板和所述采样光屏蔽图案之间，
其中，所述下缓冲层包括与所述采样半导体图案的沟道区域重叠的下孔，
其中，所述采样光屏蔽图案沿着所述下孔的侧壁和底表面延伸。
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