WO2017069464A1 - 고전자이동도 트랜지스터 및 그의 제조방법 - Google Patents

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WO2017069464A1
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gate electrode
layer
dummy layer
mobility transistor
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PCT/KR2016/011541
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이상민
정연국
구황섭
김현제
정희석
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(주)기가레인
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a high electron mobility transistor and a method of manufacturing the same, and more particularly, to a high electron mobility transistor and a method of manufacturing the same to improve the yield of the device and the reliability of the device.
  • gallium nitride-based transistors Due to the development of information and communication technology, the demand for high withstand voltage transistors operating in a high speed switching environment or a high voltage environment is increasing. Recently, gallium nitride-based transistors have a high-speed switching operation compared to conventional silicon-based transistors, and are suitable for high-speed signal processing and can be applied to high-voltage environments through the high voltage resistance of the material itself. It is getting attention. Particularly in the case of High Electron Mobility Transistor (HEMT) using gallium nitride, electron mobility (2DEG; 2-Dimensional Electron Gas) generated at the interface between heterogeneous materials is used. Mobility can be increased, which is an advantage for high speed signal transmission.
  • HEMT High Electron Mobility Transistor
  • This high mobility transistor requires a field plate to increase breakdown voltage and reduce electron trapping, but the power gain is generated by generating an input capacitance Cgs through an insulating film between the field plate and the gate electrode. There is a problem of lowering the operation speed.
  • the prior art connects the field plate with a source electrode at a part other than the upper side of the gate electrode or localizes a conductive path for connecting with the source electrode, which makes the process very difficult. Or deteriorates the reliability of the device.
  • An object of the present invention is to provide a high electron mobility transistor and a method of manufacturing the same, which can improve the reliability of the device by minimizing the input impedance while maintaining the effect of the field plate.
  • the high electron mobility transistor of the present invention includes an active layer formed on a substrate, a gate electrode, a source electrode, and a drain electrode formed on the active layer and spaced apart from each other, and the active layer on the active layer. And an insulating layer formed on the gate electrode, and a dummy layer formed on the insulating layer on an upper portion of the source electrode and the gate electrode, an upper portion of the gate electrode, and an upper portion of the gate electrode and the drain electrode. And a field plate formed on the dummy layer and connected to the source electrode by at least one conductive path.
  • the dummy layer may be an insulating layer having a larger thickness than the insulating layer and having a lower dielectric constant than the insulating layer so that parasitic capacitance between the gate electrode and the field plate is reduced.
  • the dummy layer may have a dielectric constant of 0.21 to 4.1 so that parasitic capacitance between the gate electrode and the field plate is reduced.
  • the dummy layer may be a thermoplastic film of any one of polyimide, SU-8, benzocyclobuten (BCB: spin on glass), and spin on glass (SOG).
  • BCB benzocyclobuten
  • SOG spin on glass
  • the dummy layer may be formed to be round so that the field plate is formed without cracking.
  • the insulating layer may include a first insulating layer formed to protect the surface of the active layer and a second insulating layer formed to protect the gate electrode surface.
  • the dummy layer may be an insulating layer having a larger thickness than the second insulating layer and having a lower dielectric constant than the second insulating layer so that parasitic capacitance between the gate electrode and the field plate is reduced.
  • the dummy layer may be entirely covered by the field plate and the conductive path.
  • the field plate may be provided with a plurality of bridge-type conductive paths on the dummy layer between the gate electrode and the source electrode.
  • the field plate is electrically conductive such that one end portion in the longitudinal direction of the source electrode and one side end in the longitudinal direction of the field plate corresponding to the one side are connected to each other such that the source electrode and the field plate are electrically connected to each other. Paths may be provided.
  • the active layer may be made of a gallium nitride-based semiconductor material.
  • the gate electrode, the source electrode, and the drain electrode are formed on the active layer formed on the substrate, and the gate electrode, the source electrode, and the drain electrode are respectively separated from each other.
  • the dummy layer may be formed of an insulating layer having a thickness greater than that of the insulating layer and having a lower dielectric constant than the insulating layer so that parasitic capacitance between the gate electrode and the field plate is reduced.
  • the dummy layer may be formed of an insulating layer having a dielectric constant of 0.21 to 4.1 such that parasitic capacitance between the gate electrode and the field plate is reduced.
  • the forming of the dummy layer may include forming the dummy layer with a thermoplastic film of any one of polyimide, SU-8, benzocyclobuten (BCB), and spin on glass (SOG). Can be.
  • the dummy layer may be rounded so that the field plate is formed without cracking.
  • the forming of the field plate may be formed such that the surface of the dummy layer is entirely covered by the field plate and the conductive path.
  • a plurality of bridge-type conductive paths may be formed on the dummy layer between the gate electrode and the source electrode.
  • the forming of the field plate may include connecting one end portion in the longitudinal direction of the source electrode and one side end in the longitudinal direction of the field plate corresponding to the one side such that the source electrode and the field plate are electrically connected to each other. It is possible to form a conductive path.
  • the high electron mobility transistor according to the present invention and a method for manufacturing the same have a dummy layer having a lower dielectric constant than the second insulating film deposited to protect the gate electrode, interposed between the gate electrode and the field plate, thereby maintaining the effect of the field plate. It has the effect of improving the reliability of the device by minimizing the impedance.
  • the dummy layer is interposed between the gate electrode and the field plate, so that the field plate formed on the dummy layer can be directly connected to the source electrode, thereby simplifying the process.
  • the present invention has the effect of improving the yield and the reliability of the device by preventing the occurrence of cracks during the field plate forming process on the dummy layer by forming a rounded dummy layer.
  • FIG. 1 is a cross-sectional view showing a high electron mobility transistor according to an embodiment.
  • FIG. 2 is a perspective view of FIG. 1.
  • FIG. 3 is a diagram illustrating a dummy layer having a low dielectric constant of FIG. 1.
  • FIG. 4 is a perspective view illustrating a field plate provided with the bridge-shaped conductive path of FIG. 2.
  • FIG. 5 is a perspective view showing a field plate with a conductive path of the lateral connection type.
  • 6A to 6F are cross-sectional views illustrating a method of manufacturing a high mobility transistor according to an embodiment.
  • first insulating layer 17 source electrode
  • drain electrode 21 gate electrode
  • first, second, etc. are used herein to describe various members, regions, and / or portions, it is obvious that these members, components, regions, layers, and / or portions are not limited by these terms. Do. These terms do not imply any particular order, up or down, or superiority, and are only used to distinguish one member, region or region from another member, region or region. Accordingly, the first member, region, or region described below may refer to the second member, region, or region without departing from the teachings of the present invention.
  • FIG. 1 is a cross-sectional view showing a high electron mobility transistor according to an embodiment.
  • 2 is a perspective view of FIG. 1.
  • the high mobility transistor according to the embodiment includes a substrate 11, an active layer 13, a source electrode 17, a drain electrode 19, a gate electrode 21, and a dummy. Layer 25 and field plate 27.
  • the source electrode pad 28 is formed on the source electrode 17.
  • a drain electrode pad 29 is formed on the drain electrode 19.
  • the active layer 13 is formed on the substrate 11 and may be made of a gallium nitride-based semiconductor material.
  • the substrate 11 may be made of silicon carbide (SiC), silicon (Si), or the like.
  • the active layer 13 includes Al 1 - x Ga x N / GaN (x is 0.15 to 0.4), GaN / Al 1 - x Ga x N / GaN (x is 0.15 to 0.4), and Al 1-x Ga x N / AlN / GaN (x is 0.15 to 0.4) or the like.
  • the source electrode 17, the gate electrode 21, and the drain electrode 19 are formed on the active layer 13 to be spaced apart from each other.
  • the first and second insulating layers 15 and 23 may be made of silicon nitride (Si 3 N 4 ), silicon dioxide (SiO 2 ), aluminum nitride (AlN), or the like.
  • the dummy layer 25 may include a portion of an upper portion between the source electrode 17 and the gate electrode 21, an upper portion of the gate electrode 21, and a portion of the upper portion between the gate electrode 21 and the drain electrode 19. Is formed on the phase. At this time, the dummy layer 25 may be formed to be round.
  • FIG. 3 is a diagram illustrating a dummy layer having a low dielectric constant of FIG. 1.
  • the dummy layer 25 has a thickness greater than that of the insulating layer so that the parasitic capacitance between the gate electrode 21 and the field plate 27 is reduced, and as shown in FIG. 3, the dummy layer 25 has a lower dielectric constant than the insulating layer. Is done.
  • the dummy layer 25 is made of thermoplastic films such as polyimide, SU-8, benzocyclobuten (BCB), and spin on glass (SOG).
  • the dummy layer 25 may have a dielectric constant of 0.21 to 4.1 so that the parasitic capacitance between the gate electrode 21 and the field plate 27 is reduced.
  • the field plate 27 is formed above the dummy layer 25 and is connected to the source electrode 17 by at least one conductive path 27a. In this case, the field plate 27 may be formed without cracking because the dummy layer 25 is rounded.
  • FIG. 4 is a perspective view of a field plate with a bridge-type conductive path of FIG. 2
  • FIG. 5 is a perspective view of a field plate with a lateral-connection type conductive path.
  • the surface of the dummy layer 25 may be entirely covered by the field plate 27 and the conductive paths 27a.
  • the field plate 27 includes a plurality of bridge-type conductive paths 27a spaced apart from each other, so that the source electrode 17 does not cover the entire surface of the dummy layer 25. And can be electrically connected.
  • the field plate 27 may be electrically connected to the source electrode 17 by having a conductive path 27a of a lateral connection type. That is, the field plate 27 is a lateral connection type conductive path formed such that one side end portion of the source electrode 17 in the longitudinal direction and one side end portion of the field plate 27 corresponding to the one side are connected to each other ( 27a) may be provided.
  • 6A to 6F are cross-sectional views illustrating a method of manufacturing a high mobility transistor according to an embodiment.
  • a method of manufacturing a high electron mobility transistor deposits an active layer 13 and a first insulating layer 15 on a substrate 11.
  • a first photosensitive film is coated on the first insulating layer 15, although not shown to perform a photolithography process.
  • the first insulating layer 15 is formed using the selectively developed first photoresist film as a mask. Select etch.
  • a first conductive layer is deposited on the entire surface including the first photoresist layer, and then the first photoresist layer is removed by a lift-off process to form a source electrode 17 and a drain electrode 19.
  • the first conductive layer may be made of an ohmic contact metal such as Ti / Al / Ni / Au or SiNi / Au.
  • the first conductive layer is deposited and then heat treated to form an ohmic contact.
  • the second conductive layer is deposited and the lift-off process is performed. 21 is formed.
  • the second conductive layer may be made of Ni / Au, Ni / Pt / Au, Ni / Pt, tungsten (W), iridium (Ir), and the like.
  • a second insulating layer 23 is deposited on the entire surface where the source electrode 17, the gate electrode 21, and the drain electrode 19 are formed.
  • the dummy layer 25 is deposited. do.
  • the dummy layer 25 may be deposited by planarization by a spin coating process or the like.
  • the dummy layer 25 is selectively etched so that the dummy layer 25 remains on the insulating layer 23.
  • the dummy layer 25 may be selectively etched to be rounded by performing a rounding thermal process or the like.
  • a third conductive layer is deposited on the entire surface including the remaining dummy layer 25.
  • the third conductive layer is selectively etched so as to be connected to the source electrode 17 by at least one conductive path to form a field plate 27 on the dummy layer 25.
  • the third conductive layer is left on the source electrode 17 to form the source electrode pad 28, and the third conductive layer is formed on the drain electrode 19. To form a drain electrode pad 29.
  • the high electron mobility transistor according to the embodiment and the manufacturing method thereof have a dummy layer having a lower dielectric constant than the second insulating film deposited to protect the gate electrode between the gate electrode and the field plate, so that The reliability of the device can be improved by minimizing the input impedance while maintaining the effect.
  • the high electron mobility transistor according to the embodiment and the method of manufacturing the same can be connected to the field electrode formed on the dummy layer directly between the gate electrode and the field plate, so that the process can be simplified.
  • the high electron mobility transistor according to the embodiment and a method of manufacturing the same may form a dummy layer to be rounded, thereby preventing cracking during the field plate forming process on the dummy layer, thereby improving device yield and device reliability.
  • a dummy layer may be applied and the dummy layer may be formed in a round shape to increase the reliability of the high mobility transistor. There is a possibility.

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Abstract

본 발명은 기판상에 형성되는 활성층과, 상기 활성층상에 서로 이격되어 각각 형성된 게이트 전극, 소스 전극 및 드레인 전극과, 상기 게이트 전극, 소스 전극 및 드레인 전극 사이의 상기 활성층상과 상기 게이트 전극상에 형성되는 절연층과, 상기 소스 전극과 상기 게이트 전극 사이의 상측 일부, 상기 게이트 전극의 상측 및 상기 게이트 전극과 상기 드레인 전극 사이의 상측 일부의 상기 절연층상에 형성되는 더미층, 및 상기 더미층 상측에 형성되며, 상기 소스 전극과 적어도 하나의 도전성 경로에 의해 접속되는 필드 플레이트를 포함하는 고전자이동도 트랜지스터 및 그의 제조방법을 제공한다.

Description

고전자이동도 트랜지스터 및 그의 제조방법
본 발명은 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것으로서, 보다 상세하게는 소자의 수율 및 소자의 신뢰성을 향상시키는 고전자이동도 트랜지스터 및 그의 제조방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에 최근에 등장한 갈륨 나이트라이드계 트랜지스터는 종래의 실리콘계 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성을 통해 고전압 환경에 적용할 수 있는 장점이 있어 업계의 주목을 받고 있다. 특히 갈륨나이트라이드를 이용한 고전자이동도 트랜지스터(HEMT: High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2차원 전자가스(2DEG; 2-Dimensional Electron Gas)를 이용함으로써 전자의 이동도(mobility)를 높일 수 있어 고속 신호 전송에 적합한 장점이 있다.
이러한, 고전자이동도 트랜지스터는 항복전압을 높이고 전자갇힘 현상을 줄이기 위하여 필드 플레이트(field plate)를 필요로 하지만, 상기 필드 플레이트와 게이트 전극 사이의 절연막을 통하여 입력캐패시턴스(Cgs)가 발생함으로써 전력 이득을 낮추고 동작 속도를 감소시키는 문제점이 있다.
상기 문제점인 입력캐패시턴스(Cgs)를 낮추기 위해 종래 기술은 상기 필드 플레이트를 상기 게이트 전극 상측이 아닌 다른 부분에서 소스 전극과 연결시키거나 소스 전극과 접속을 위한 도전성 경로를 국소화 시키고 있는데 이는 공정을 매우 어렵게 하거나 소자의 신뢰성을 떨어뜨리는 문제점이 있다.
또한, 상기 게이트 전극 상측의 필드 플레이트 증착 공정시에는 게이트 전극의 두께로 인한 단차에 의해 게이트 전극 옆면부위에 증착되는 필드 플레이트에 균열 즉 크랙(crack)이 발생하는 문제점이 있다.
본 발명의 목적은, 필드 플레이트에 의한 효과를 유지하면서도 입력임피던스를 최소화하여 소자의 신뢰성을 향상시킬 수 있는 고전자이동도 트랜지스터 및 그의 제조방법을 제공하는 것이다.
본 발명의 고전자이동도 트랜지스터는 기판상에 형성되는 활성층과, 상기 활성층상에 서로 이격되어 각각 형성된 게이트 전극, 소스 전극 및 드레인 전극과, 상기 게이트 전극, 소스 전극 및 드레인 전극 사이의 상기 활성층상과 상기 게이트 전극상에 형성되는 절연층과, 상기 소스 전극과 상기 게이트 전극 사이의 상측 일부, 상기 게이트 전극의 상측 및 상기 게이트 전극과 상기 드레인 전극 사이의 상측 일부의 상기 절연층상에 형성되는 더미층, 및 상기 더미층 상측에 형성되며, 상기 소스 전극과 적어도 하나의 도전성 경로에 의해 접속되는 필드 플레이트를 포함한다.
또한, 상기 더미층은 상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록, 상기 절연층보다 큰 두께를 가지며, 상기 절연층보다 유전율이 낮은 절연층일 수 있다.
또한, 상기 더미층은 상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록, 0.21 ~ 4.1 의 유전율을 가질 수 있다.
또한, 상기 더미층은 폴리이미드, SU-8, 벤조싸이클로부텐(BCB:benzocyclobuten), 및 스핀 온 글래스(SOG: spin on glass) 중 어느 하나의 열가소성의 필름일 수 있다.
또한, 상기 더미층은 상기 필드 플레이트가 크랙없이 형성되도록, 라운드되게 형성될 수 있다.
또한, 상기 절연층은 상기 활성층 표면을 보호하도록 형성된 제1 절연층과 상기 게이트 전극 표면을 보호하도록 형성된 제2 절연층을 포함할 수 있다.
또한, 상기 더미층은 상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록, 상기 제2 절연층보다 큰 두께를 가지며, 상기 제2 절연층보다 유전율이 낮은 절연층일 수 있다.
또한, 상기 더미층은 상기 필드 플레이트와 도전성 경로에 의해 표면이 전부 덮힐 수 있다.
또한, 상기 필드 플레이트는 상기 게이트 전극과 상기 소스 전극 사이의 상기 더미층 상에 복수의 브릿지형 도전성 경로가 구비될 수 있다.
또한, 상기 필드 플레이트는 상기 소스 전극과 상기 필드 플레이트가 전기적으로 접속되도록, 상기 소스 전극의 길이방향의 일측단부와 상기 일측과 대응되는 상기 필드 플레이트의 길이방향의 일측단부가 서로 접속되게 형성되는 도전성 경로가 구비될 수 있다.
또한, 상기 활성층은 질화갈륨계 반도체 재료로 구성될 수 있다.
그리고 본 발명의 고전자이동도 트랜지스터의 제조 방법은 기판상에 형성된 활성층상에 게이트 전극, 소스 전극 및 드레인 전극을 서로 이격되게 각각 형성하는 단계와, 상기 게이트 전극, 소스 전극 및 드레인 전극 사이의 상기 활성층상과 상기 게이트 전극상에 절연층을 형성하는 단계와, 상기 소스 전극과 상기 게이트 전극 사이의 상측 일부, 상기 게이트 전극 상측 및 상기 게이트 전극과 상기 드레인 전극 사이의 상측 일부의 상기 절연층상에 더미층을 형성하는 단계 및 상기 더미층 상측에 필드 플레이트를 상기 소스 전극과 적어도 하나의 도전성 경로에 의해 접속하게 형성하는 단계를 포함한다.
또한, 상기 더미층을 형성하는 단계는 상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록, 상기 절연층보다 큰 두께를 가지며, 상기 절연층보다 유전율이 낮은 절연층으로 상기 더미층을 형성할 수 있다.
또한, 상기 더미층을 형성하는 단계는 상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록, 0.21 ~ 4.1 의 유전율을 갖는 절연층으로 상기 더미층을 형성할 수 있다.
또한, 상기 더미층을 형성하는 단계는 폴리이미드, SU-8, 벤조싸이클로부텐(BCB: benzocyclobuten), 및 스핀 온 글래스(SOG: spin on glass) 중 어느 하나의 열가소성 필름으로 상기 더미층을 형성할 수 있다.
또한, 상기 더미층을 형성하는 단계는 상기 필드 플레이트가 크랙없이 형성되도록, 상기 더미층을 라운드되게 형성할 수 있다.
또한, 상기 필드 플레이트를 형성하는 단계는 상기 필드 플레이트와 도전성 경로에 의해 상기 더미층의 표면이 전부 덮히도록 형성할 수 있다.
또한, 상기 필드 플레이트를 형성하는 단계는 상기 게이트 전극과 상기 소스 전극 사이의 상기 더미층 상에 복수의 브릿지형 도전성 경로를 형성할 수 있다.
또한, 상기 필드 플레이트를 형성하는 단계는 상기 소스 전극과 상기 필드 플레이트가 전기적으로 접속되도록, 상기 소스 전극의 길이방향의 일측단부와 상기 일측과 대응되는 상기 필드 플레이트의 길이방향의 일측단부가 서로 접속되게 도전성 경로를 형성할 수 있다.
본 발명의 고전자이동도 트랜지스터 및 그의 제조 방법은 게이트 전극을 보호하기 위해 증착된 제2 절연막보다 유전율이 낮는 더미층이 게이트 전극과 필드 플레이트 사이에 개재됨으로써, 필드 플레이트에 의한 효과를 유지하면서도 입력 임피던스를 최소화하여 소자의 신뢰성을 향상시키는 효과를 가진다.
또한, 본 발명은 더미층이 게이트 전극과 필드 플레이트 사이에 개재됨으로써, 더미층상에 형성된 필드 플레이트를 소스 전극에 바로 연결할 수 있어 공정을 간소화할 수 있는 효과를 가진다.
또한, 본 발명은 더미층을 라운딩되게 형성함으로써, 더미층상에 필드 플레이트 형성 공정 시 크랙 발생을 방지하여 소자의 수율 및 소자의 신뢰성을 향상시킬 수 있는 효과를 가진다.
도 1은 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다.
도 2는 도 1의 사시도이다.
도 3은 도 1의 유전율이 낮은 더미층을 나타낸 도표이다.
도 4는 도 2의 브릿지형의 도전성 경로가 구비된 필드 플레이트를 나타낸 사시도이다.
도 5는 측방향연결형의 도전성 경로가 구비된 필드 플레이트를 나타낸 사시도이다.
도 6a 내지 도 6f는 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 나타내기 위한 단면도이다.
-도면 부호의 설명-
11 : 기판 13 : 활성층
15 : 제1 절연층 17 : 소스 전극
19 : 드레인 전극 21 : 게이트 전극
23 : 제2 절연층 25 : 더미층
27 : 필드 플레이트
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.　
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.　
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는"포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.　
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정이 되지 않음은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 실시예에 따른 고전자이동도 트랜지스터를 나타낸 단면도이다. 도 2는 도 1의 사시도이다.
도 1과 도 2에 도시된 바와 같이, 실시예에 따른 고전자이동도 트랜지스터는 기판(11), 활성층(13), 소스 전극(17), 드레인 전극(19), 게이트 전극(21), 더미층(25) 및 필드 플레이트(27)를 포함한다. 여기서, 상기 소스 전극(17) 상에는 소스전극용 패드(28)가 형성된다. 그리고 상기 드레인 전극(19) 상에는 드레인전극용 패드(29)가 형성된다.
상기 활성층(13)은 기판(11)상에 형성되며, 질화갈륨계 반도체 재료 등으로 구성될 수 있다. 여기서, 상기 기판(11)은 탄화규소(SiC), 규소(Si) 등으로 이루어질 수 있다. 활성층(13)은 Al1 - xGaxN/GaN(x는 0.15 ~ 0.4), GaN/Al1 - xGaxN/GaN(x는 0.15 ~ 0.4), Al1-xGaxN/AlN/GaN(x는 0.15 ~ 0.4) 등으로 이루어질 수 있다.
그리고 활성층(13)상에는 소스 전극(17), 게이트 전극(21) 및 드레인 전극(19)이 서로 이격되어 각각 형성된다.
상기 소스 전극(17), 게이트 전극(21) 및 드레인 전극(19) 사이의 활성층(13)상과 게이트 전극(21)상에는 절연층이 형성된다. 여기서, 상기 절연층은 제1 절연층(15)과 제2 절연층(23)이 적층되어 형성된다. 이때, 상기 제1 절연층(15)은 활성층(13) 표면을 보호하도록 형성된다. 또한, 제2 절연층(23)은 게이트 전극(21) 표면을 보호하도록 형성된다. 제1, 제2 절연층(15,23)은 질화규소(Si3N4), 이산화규소(SiO2), 질화알루미늄(AlN) 등으로 이루어질 수 있다.
상기 더미층(25)은 소스 전극(17)과 게이트 전극(21) 사이의 상측 일부, 게이트 전극(21)의 상측 및 게이트 전극(21)과 드레인 전극(19) 사이의 상측 일부의 상기 절연층 상에 형성된다. 이때, 더미층(25)은 라운드 되게 형성될 수 있다.
도 3은 도 1의 유전율이 낮은 더미층을 나타낸 도표이다. 또한, 더미층(25)은 게이트 전극(21)과 필드 플레이트(27) 간 기생 캐패시턴스가 감소되도록, 상기 절연층보다 큰 두께를 가지며, 도 3과 같이, 상기 절연층보다 유전율이 낮은 절연층으로 이루어진다. 여기서, 더미층(25)은 폴리이미드, SU-8, 벤조싸이클로부텐(BCB: benzocyclobuten), 및 스핀 온 글래스(SOG: spin on glass) 등의 열가소성의 필름으로 이루어진다. 또한, 더미층(25)은 게이트 전극(21)과 필드 플레이트(27) 간 기생 캐패시턴스가 감소되도록, 0.21 ~ 4.1 의 유전율을 갖을 수 있다.
상기 필드 플레이트(27)는 더미층(25) 상측에 형성되며, 소스 전극(17)과 적어도 하나의 도전성 경로(27a)에 의해 접속된다. 이때, 필드 플레이트(27)는 더미층(25)이 라운드되게 형성됨으로써, 크랙없이 형성될 수 있다.
도 4는 도 2의 브릿지형의 도전성 경로가 구비된 필드 플레이트를 나타낸 사시도이고, 도 5는 측방향연결형의 도전성 경로가 구비된 필드 플레이트를 나타낸 사시도이다.
상기 필드 플레이트(27)가 더미층(25) 상측에 형성될 경우, 필드 플레이트(27)와 도전성 경로(27a)에 의해 더미층(25)의 표면은 전부 덮힐 수 있다.
이때, 도 4에 도시된 바와 같이, 상기 필드 플레이트(27)는 서로 이격된 브릿지형의 도전성 경로(27a)를 복수 개 구비하여 더미층(25)의 표면을 전부 덮으지 않고 소스 전극(17)과 전기적으로 접속될 수 있다.
또한, 도 5에 도시된 바와 같이, 상기 필드 플레이트(27)는 측방향 연결형의 도전성 경로(27a)를 구비하여 소스 전극(17)과 전기적으로 접속될 수 있다. 즉, 상기 필드 플레이트(27)는 소스 전극(17)의 길이방향의 일측단부와 상기 일측과 대응되는 필드 플레이트(27)의 길이방향의 일측단부가 서로 접속되게 형성되는 측방향연결형의 도전성 경로(27a)가 구비될 수 있다.
도 6a 내지 도 6f는 실시예에 따른 고전자이동도 트랜지스터의 제조방법을 나타내기 위한 단면도이다.
이하, 실시예에 따른 고전자이동도 트랜지스터의 제조 방법을 상세하게 설명한다.
도 6a에 도시된 바와 같이, 실시예에 따른 고전자이동도 트랜지스터의 제조 방법은 기판(11)상에 활성층(13)과 제1 절연층(15)을 증착한다.
도 6b에 도시된 바와 같이, 상기 제1 절연층(15)상에 포토리소그래피 공정을 진행하기 위해 도시하지 않았으나, 제1 감광막을 도포한다.
그리고 소스 전극 및 드레인 전극이 형성될 부위의 활성층(13)이 노출되도록, 상기 제1 감광막을 선택적으로 노광 및 현상한 후, 상기 선택적으로 현상된 제1 감광막을 마스크로 제1 절연층(15)을 선택 식각한다.
그 후, 상기 제1 감광막을 포함한 전면에 제1 도전층을 증착한 다음, 리프트 오프(lift-off) 공정으로 상기 제1 감광막을 제거하여 소스 전극(17) 및 드레인 전극(19)을 형성한다. 여기서, 상기 제1 도전층은 Ti/Al/Ni/Au, SiNi/Au 등의 오믹 접촉(ohmic contact)용 금속으로 이루어질 수 있다. 또한, 상기 제1 도전층을 증착한 후 열처리하여 오믹 접촉을 형성한다.
그리고 게이트 전극이 형성될 부위의 활성층(13)이 노출되도록, 포토리소그래피 공정을 진행하여 제1 절연층(15)을 선택 식각한 후, 제2 도전층을 증착하고 리프트 오프 공정을 진행하여 게이트 전극(21)을 형성한다. 여기서, 상기 제2 도전층은 Ni/Au, Ni/Pt/Au, Ni/Pt, 텅스텐(W), 이리듐(Ir) 등으로 이루어질 수 있다.
도 6c에 도시된 바와 같이, 상기 소스 전극(17), 게이트 전극(21) 및 드레인 전극(19)이 형성된 전면에 제2 절연층(23)을 증착한다.
도 6d에 도시된 바와 같이, 상기 소스 전극(17)과 드레인 전극(19)이 노출되도록, 포토리소그래피 공정을 진행하여 제2 절연층(23)을 선택 식각한 후, 더미층(25)을 증착한다. 여기서, 상기 더미층(25)은 스핀 코팅(spin coating) 공정 등으로 평탄화하여 증착할 수 있다.
도 6e에 도시된 바와 같이, 상기 소스 전극(17)과 게이트 전극(21) 사이의 상측 일부, 게이트 전극(21) 상측 및 게이트 전극(21)과 드레인 전극(19) 사이의 상측 일부의 제2 절연층(23)상에 더미층(25)을 잔류하도록, 상기 더미층(25)을 선택 식각한다. 여기서, 상기 더미층(25)은 라운딩 열공정 등을 진행하여 라운딩(rounding)되게 선택 식각한다.
도 6f에 도시된 바와 같이, 상기 잔류된 더미층(25)을 포함한 전면에 제3 도전층을 증착한다. 그리고 소스 전극(17)과 적어도 하나의 도전성 경로에 의해 접속하도록, 상기 제3 도전층을 선택 식각하여 상기 더미층(25) 상측에 필드 플레이트(27)를 형성한다. 여기서, 상기 제3 도전층의 선택 식각 공정 시, 소스 전극(17) 상에 상기 제3 도전층을 잔류시켜 소스전극용 패드(28)를 형성하고, 드레인 전극(19)상에 제3 도전층을 잔류시켜 드레인전극용 패드(29)를 형성한다.
상술한 바와 같이, 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 게이트 전극을 보호하기 위해 증착된 제2 절연막보다 유전율이 낮은 더미층이 게이트 전극과 필드 플레이트 사이에 개재됨으로써, 필드 플레이트에 의한 효과를 유지하면서도 입력 임피던스를 최소화하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 더미층이 게이트 전극과 필드 플레이트 사이에 개재됨으로써, 더미층상에 형성된 필드 플레이트를 소스 전극에 바로 연결할 수 있어 공정을 간소화할 수 있다.
또한, 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법은 더미층을 라운딩되게 형성함으로써, 더미층상에 필드 플레이트 형성 공정 시 크랙발생을 방지하여 소자의 수율 및 소자의 신뢰성을 향상시킬 수 있다.
이상, 본 발명의 실시예에 따른 고전자이동도 트랜지스터 및 그의 제조방법에 관한 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 실시 변형이 가능함은 자명하다.
그러므로 본 발명의 범위에는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
즉, 전술된 실시예는 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해되어야 하며, 본 발명의 범위는 상세한 설명보다는 후술될 특허청구범위에 의하여 나타내어지며, 그 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 고전자이동도 트랜지스터의 필드 플레이트의 크랙 방지를 위하여, 더미층을 적용함과 아울러 상기 더미층을 라운드형으로 형성하여, 고전자이동도 트랜지스터의 신뢰성을 높일 수 있는 것으로, 산업상 이용 가능성이 있다.

Claims (19)

  1. 기판상에 형성되는 활성층;
    상기 활성층상에 서로 이격되어 각각 형성된 게이트 전극, 소스 전극 및 드레인 전극;
    상기 게이트 전극, 소스 전극 및 드레인 전극 사이의 상기 활성층상과 상기 게이트 전극상에 형성되는 절연층;
    상기 소스 전극과 상기 게이트 전극 사이의 상측 일부, 상기 게이트 전극의 상측 및 상기 게이트 전극과 상기 드레인 전극 사이의 상측 일부의 상기 절연층 상에 형성되는 더미층; 및
    상기 더미층 상측에 형성되며, 상기 소스 전극과 적어도 하나의 도전성 경로에 의해 접속되는 필드 플레이트;
    를 포함하는 고전자이동도 트랜지스터.
  2. 제 1항에 있어서, 상기 더미층은,
    상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록,
    상기 절연층보다 큰 두께를 가지며, 상기 절연층보다 유전율이 낮은 절연층인 고전자이동도 트랜지스터.
  3. 제 1항에 있어서, 상기 더미층은,
    상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록, 0.21 ~ 4.1 의 유전율을 갖는 고전자이동도 트랜지스터.
  4. 제 1항에 있어서, 상기 더미층은,
    폴리이미드, SU-8, 벤조싸이클로부텐(BCB: benzocyclobuten), 및 스핀 온 글래스(SOG: spin on glass) 중 어느 하나의 열가소성의 필름인 고전자이동도 트랜지스터.
  5. 제 1항에 있어서, 상기 더미층은,
    상기 필드 플레이트가 크랙없이 형성되도록, 라운드되게 형성되는 고전자이동도 트랜지스터.
  6. 제 1항에 있어서, 상기 절연층은,
    상기 활성층 표면을 보호하도록 형성된 제1 절연층과 상기 게이트 전극 표면을 보호하도록 형성된 제2 절연층을 포함하는 고전자이동도 트랜지스터.
  7. 제 6항에 있어서, 상기 더미층은,
    상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록,
    상기 제2 절연층보다 큰 두께를 가지며, 상기 제2 절연층보다 유전율이 낮은 절연층인 고전자이동도 트랜지스터.
  8. 제 1항에 있어서, 상기 더미층은,
    상기 필드 플레이트와 도전성 경로에 의해 표면이 전부 덮히는 고전자이동도 트랜지스터.
  9. 제 1항에 있어서, 상기 필드 플레이트는,
    상기 게이트 전극과 상기 소스 전극 사이의 상기 더미층 상에 복수의 브릿지형 도전성 경로가 구비되는 고전자이동도 트랜지스터.
  10. 제 1항에 있어서, 상기 필드 플레이트는,
    상기 소스 전극과 상기 필드 플레이트가 전기적으로 접속되도록, 상기 소스 전극의 길이방향의 일측단부와 상기 일측과 대응되는 상기 필드 플레이트의 길이방향의 일측단부가 서로 접속되게 형성되는 도전성 경로가 구비되는 고전자이동도 트랜지스터.
  11. 제 1항에 있어서, 상기 활성층은,
    질화갈륨계 반도체 재료로 구성되는 고전자이동도 트랜지스터.
  12. 기판상에 형성된 활성층상에 게이트 전극, 소스 전극 및 드레인 전극을 서로 이격되게 각각 형성하는 단계;
    상기 게이트 전극, 소스 전극 및 드레인 전극 사이의 상기 활성층상과 상기 게이트 전극상에 절연층을 형성하는 단계;
    상기 소스 전극과 상기 게이트 전극 사이의 상측 일부, 상기 게이트 전극 상측 및 상기 게이트 전극과 상기 드레인 전극 사이의 상측 일부의 상기 절연층상에 더미층을 형성하는 단계; 및
    상기 더미층 상측에 필드 플레이트를 상기 소스 전극과 적어도 하나의 도전성 경로에 의해 접속하게 형성하는 단계;
    를 포함하는 고전자이동도 트랜지스터의 제조방법.
  13. 제 12항에 있어서, 상기 더미층을 형성하는 단계는,
    상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록,
    상기 절연층보다 큰 두께를 가지며, 상기 절연층보다 유전율이 낮은 절연층으로 상기 더미층을 형성하는 고전자이동도 트랜지스터의 제조방법.
  14. 제 12항에 있어서, 상기 더미층을 형성하는 단계는,
    상기 게이트 전극과 상기 필드 플레이트 간 기생 캐패시턴스가 감소되도록,
    0.21 ~ 4.1 의 유전율을 갖는 절연층으로 상기 더미층을 형성하는 고전자이동도 트랜지스터의 제조방법.
  15. 제 12항에 있어서, 상기 더미층을 형성하는 단계는,
    폴리이미드, SU-8, 벤조싸이클로부텐(BCB: benzocyclobuten), 및 스핀 온 글래스(SOG: spin on glass) 중 어느 하나의 열가소성 필름으로 상기 더미층을 형성하는 고전자이동도 트랜지스터의 제조방법.
  16. 제 12항에 있어서, 상기 더미층을 형성하는 단계는,
    상기 필드 플레이트가 크랙없이 형성되도록, 상기 더미층을 라운드되게 형성하는 고전자이동도 트랜지스터의 제조방법.
  17. 제 12항에 있어서, 상기 필드 플레이트를 형성하는 단계는,
    상기 필드 플레이트와 도전성 경로에 의해 상기 더미층의 표면이 전부 덮히도록 형성하는 고전자이동도 트랜지스터의 제조방법.
  18. 제 12항에 있어서, 상기 필드 플레이트를 형성하는 단계는,
    상기 게이트 전극과 상기 소스 전극 사이의 상기 더미층 상에 복수의 브릿지형 도전성 경로를 형성하는 고전자이동도 트랜지스터.
  19. 제 12항에 있어서, 상기 필드 플레이트를 형성하는 단계는,
    상기 소스 전극과 상기 필드 플레이트가 전기적으로 접속되도록, 상기 소스전극의 길이방향의 일측단부와 상기 일측과 대응되는 상기 필드 플레이트의 길이방향의 일측단부가 서로 접속되게 도전성 경로를 형성하는 고전자이동도 트랜지스터.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013036A (zh) * 2019-12-20 2021-06-22 上海新微技术研发中心有限公司 碳化硅半导体器件的制作方法
CN113013223A (zh) * 2019-12-20 2021-06-22 上海新微技术研发中心有限公司 碳化硅半导体器件的制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080035934A1 (en) * 2005-06-29 2008-02-14 Sheppard Scott T Passivation of Wide Band-Gap Based Semiconductor Devices with Hydrogen-Free Sputtered Nitrides
JP2008277604A (ja) * 2007-05-01 2008-11-13 Oki Electric Ind Co Ltd 電界効果トランジスタ
KR20120004759A (ko) * 2010-07-07 2012-01-13 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법
US20120049243A1 (en) * 2006-11-13 2012-03-01 Cree, Inc. Gan based hemts with buried field plates
KR20140011585A (ko) * 2012-07-17 2014-01-29 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080035934A1 (en) * 2005-06-29 2008-02-14 Sheppard Scott T Passivation of Wide Band-Gap Based Semiconductor Devices with Hydrogen-Free Sputtered Nitrides
US20120049243A1 (en) * 2006-11-13 2012-03-01 Cree, Inc. Gan based hemts with buried field plates
JP2008277604A (ja) * 2007-05-01 2008-11-13 Oki Electric Ind Co Ltd 電界効果トランジスタ
KR20120004759A (ko) * 2010-07-07 2012-01-13 삼성전기주식회사 질화물계 반도체 소자 및 그 제조 방법
KR20140011585A (ko) * 2012-07-17 2014-01-29 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113013036A (zh) * 2019-12-20 2021-06-22 上海新微技术研发中心有限公司 碳化硅半导体器件的制作方法
CN113013223A (zh) * 2019-12-20 2021-06-22 上海新微技术研发中心有限公司 碳化硅半导体器件的制作方法
CN113013223B (zh) * 2019-12-20 2023-03-14 上海新微技术研发中心有限公司 碳化硅半导体器件的制作方法
CN113013036B (zh) * 2019-12-20 2023-03-14 上海新微技术研发中心有限公司 碳化硅半导体器件的制作方法

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