KR20090007318A - 듀얼 층 패시베이션을 갖는 트랜지스터 및 방법 - Google Patents

듀얼 층 패시베이션을 갖는 트랜지스터 및 방법 Download PDF

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프리스케일 세미컨덕터, 인크.
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Abstract

반도체 장치(61) 및 방법(80-89, 100)은 듀얼 패시베이션 층(56, 59)을 갖는다. 반도체 층(34)이 기판(32) 상에 형성되고, 제1 패시베이션 층(PL-1)(56)에 의해 커버된다. PL-1(56) 및 반도체 층(34)의 부분(341)은 장치 메사(35)를 형성하도록 에칭된다. 제2 패시베이션 층(PL-2)(59)이 PL-1(56) 및 메사(35)의 노출된 에지들(44) 위에 형성된다. 비아(90, 92, 93)가 PL-1(56) 및 PL-2(59)를 통해 반도체 층(34)에 에칭되고, 반도체 층에서 소스(40), 드레인(42) 및 게이트가 형성되게 된다. 전도체(41, 43, 49)가 소스 드레인(40, 42)에 대한 오믹 콘택트 및 게이트에 대한 쇼트키 콘택트를 위해 비아(90, 92, 93) 내에 도포된다. 메사(35)의 에지들(44) 위의 인터커넥션(45, 47)이 다른 회로 요소들을 결합한다. PL-1(56)은 게이트 근처의 역 표면 상태(52)를 방지하고, PL-2(59)가 메사(35)의 에지들(44)을 위에 놓이는 인터커넥션(45)으로부터 절연하여 누설 전류(46)를 방지한다. 불투명 정렬 마크(68)가 바람직하게 투명한 반도체(34)를 이용하여 정렬을 용이하게 하기 위해 장치(61)와 동시에 형성된다.
듀얼 패시베이션, 비아, 메사, 인터커넥션, 정렬 마크

Description

듀얼 층 패시베이션을 갖는 트랜지스터 및 방법{TRANSISTOR AND METHOD WITH DUAL LAYER PASSIVATION}
본 발명은 반도체 장치에 관한 것으로 특히, 듀얼 층 패시베이션(dual layer passivation)을 갖는 반도체 장치에 관한 것이다.
반도체(SC) 장치 특히, 트랜지스터는 주로 전도체 및 인터커넥션으로부터 반도체 벌크 또는 기판 내로의 누설 전류 및/또는 임계 장치 영역에서 전기 전위를 업셋(upset)할 수 있는 표면 상태(surface states)에 민감하다. 두 효과는 장치의 동작을 열화할 수 있으며, 같은 장치에서 발생할 수 있다. 하나의 문제를 완화하기 위해 행해진 것은 다른 문제에 불리하게 영향을 미칠 수 있다. 이러한 영향들은 특히, 실리콘-실리콘 이산화물 시스템에서 이용가능한 자연 패시베이팅 산화물을 결여한 반도체에서 나타난다. 실리콘과 다른 반도체에서 일어나는 다른 문제는 이 반도체들 중 다수가 연속 제조 단계 사이에서 마스크 정렬에 사용된 광의 파장에 사실상 투명하다는 것이다. 이러한 환경에서, 반도체 또는 다른 기판에 위치한 정렬 마크 또는 피처(features)는 해결하기 어려우므로 이러한 장치를 특히, 고속 동작을 위해 사용된 정밀한 치수로 제조하기가 매우 어렵고 보다 고가로 된다. 따라서 이러한 영향을 경감하거나 제거할 수 있는 개선된 장치 구조물 및 방법이 필 요하다.
따라서, 기판 누설 및 표면 상태 영향과 정렬 문제가 최소화되고 다양한 형태의 Ⅳ,Ⅲ-Ⅴ,Ⅱ-Ⅵ 물질 및 유기 반도체 화합물과의 사용에 적합한 개선된 반도체 장치, 특히, 트랜지스터 및 트랜지스터의 어레이를 제공하는 것이 바람직하다. 또한, 사용된 방법, 물질, 및 구조가 현재의 제조 능력 및 물질과 호환성이 있으며, 이용가능한 제조 절차의 실질적인 변경 또는 제조 비용의 실질적인 증가를 필요로 하지 않는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 피처 및 특징은 첨부 도면과 관련한 이어지는 상세한 설명 및 부속 청구범위와 전술한 기술 분야 및 배경으로부터 명확하게 될 것이다.
본 발명을 유사의 번호가 유사의 요소를 가리키는 다음의 도면과 관련하여 이하 설명한다.
도 1-3은 기판 누설 전류(도 1)의 발생, 역 표면 상태(adverse surface states;도 2) 및 도 3에서의 본 발명의 제1 실시예에 따른 그 경감을 나타내는 반도체 장치의 간략화한 개략 단면도들이다.
도 4는 도 3에 도시된 본 발명의 실시예에 의해 제공된 개선을 갖는 그리고 개선을 갖지 않는 게이트 누설 전류 대 출력 전력의 구성을 도시한다.
도 5-14는 다른 제조 단계에서의 추가의 구성을 나타내는 본 발명의 다른 실시예들에 따른 반도체 장치의 간략화한 개략 단면도들이다.
도 15는 본 발명의 또 다른 실시예들에 따른 반도체 장치와 관련 정렬 마크 의 제조 방법을 나타내는 간략한 흐름도이다.
이하의 상세한 설명은 단순히 특징에 있어서의 예시이고, 본 발명 또는 본 발명의 응용이나 사용을 한정하는데 목적이 있지 않다. 또한, 전술한 기술 분야, 배경, 발명의 요약, 또는 이하의 상세한 설명에서 제공된 임의의 표현된 또는 포함된 이론으로 한정하는데 목적이 있지 않다.
설명의 간략화 및 명확화를 위해, 도면은 구성의 일반적인 방법을 나타내고, 공지의 피처 및 기술에 대한 설명과 구성은 불필요하게 본 발명을 방해하지 않도록 생략될 수 있다. 또한, 도면에서의 요소들은 불필요하게 스케일로 도시되지 않는다. 예를 들어, 도면 중 일부에서 요소들 또는 영역들의 일부 치수는 발명의 실시예들의 이해를 개선하는데 도움이 되도록 같거나 다른 도면들의 다른 요소들 또는 영역들에 비해 과장될 수 있다.
상세한 설명 및 청구범위에서 용어 "제1", "제2", "제3", "제4" 및 유사의 것은 있다면 유사한 요소들 사이를 구별하는데 사용될 수 있으며, 불필요하게 특정 순서나 발생순으로 기술하는데 사용되지 않는다. 이렇게 사용된 용어들은 여기에서 기술된 발명의 실시예들이 예를 들어, 여기에서 도시되거나 아니면 기술된 순서와 다른 순서로 사용될 수 있도록 적합한 환경하에서 상호교환가능하다. 또한, 용어 "포함하다(comprise and include)", "갖다" 및 그 변형은 비 배타적 포함을 망라하는 것을 의미하여 요소들의 리스트를 포함하는 프로세스, 방법, 물 또는 장치는 불필요하게 그러한 요소들로 한정되는 게 아니라 그러한 프로세스, 방법, 물 또 는 장치에 명확하게 리스트되지 않은 또는 고유한 다른 요소들을 포함할 수 있다. 상세한 설명 및 청구범위에서, 용어 "좌측", "우측", "내에", "외부에", "전방", "후방", "위쪽", "아래쪽", "상부", "하부", "위쪽에", "아래쪽에, "위에", "아래에" 및 기타는 있다면, 관련 위치를 기술하는데 사용되고, 불필요하게 공간적인 영구 위치를 기술하는데 사용되지 않는다. 여기에서 기술한 본 발명의 실시예들은 여기에서 도시한 또는 아니면 기술한 것과는 다른 방위에서 사용될 수 있다. 여기에서 사용된 용어 "결합된"은 전기적이거나 또는 비전기적 방식으로 직접적으로 또는 간접적으로 접속되는 것으로 정의된다.
한정의 목적이 아닌 설명의 편의를 위해, 본 발명은 고 전력, 고 주파수 응용을 위해 GaN 반도체 물질을 이용하여 형성된 트랜지스터에 대해 기술하지만, 이는 필수적이지 않으며, 여기에 교시된 원리는 많은 다른 주파수 및 클록 속도에서 동작하도록 적용된 다양한 반도체 물질에 적용된다. 다른 적합한 반도체 물질의 비 한정적 예들로 SiC, AlGaN, 다이아몬드, 및 여러 다른 형태의 Ⅳ, Ⅲ-Ⅴ, 및 ⅡⅥ 화합물 및 그 혼합물 그리고 유기 반도체가 있다. 따라서 GaN이 적합한 반도체 물질로 식별되지만, 본 발명은 이것으로 한정되지 않는다.
도 1-3은 도 1에서 기판 누설 전류(46), 도 2에서 역 표면 상태(52) 및 도 3에서 본 발명의 제1 실시예에 따른 이러한 기판 누설 및 역 표면 상태 모두의 경감을 나타내는 반도체 장치(31, 51, 61)의 간략화한 개략 단면도(30, 50, 60)이다. 유사의 참조 번호들은 도 1-3에서 유사의 영역들을 식별하는데 사용된다. 장치(31, 51, 61)는 공통의 많은 요소들을 가지므로, 이들은 함께 기술된다. 장 치(31, 51, 61)는 기판(32)의 표면(33)에 위치한 반도체(SC)(34)에 형성된다. 기판(32)은 사파이어, Si, SiC, 다이아몬드, GaN, AIN 및 일반적으로 여러 다른 난용성 물질(refractory materials)로 될 수 있다. 기판(32)은 실질적으로 절연하는 것이 바람직하다. 이 예에서, SC(34)는 GaN, Ⅲ-Ⅴ 화합물이지만, 다른 형태의 Ⅳ, Ⅲ-Ⅴ, Ⅱ-Ⅵ 및 유기 반도체 물질이 또한 사용될 수 있다. 전계 효과 장치(31, 51, 61)를 포함하는 메사(mesa) 또는 아일랜드(35)는 SC(34)의 상부 부분(341)에 형성된다. 상부 부분(341)에서 메사(35)는 장치 대 장치 절연을 제공하지만, SC(34)의 하부 부분(342)은 SC(34)와 기판(32) 사이의 인터페이스 면(33)에서 발생할 수 있는 결정 불완전성(crystalline imperfection)이 장치 성능에서 크게 손상시키지 않도록 트랜지션 존(transition zone)을 제공한다. 많은 경우에, 상부 부분(341)은 하부 부분(342) 보다 얇다. 소스 콘택트(41)를 갖는 소스 영역(40) 및 드레인 콘택트(43)를 갖는 드레인 영역(42)은 SC(34)에 대해 선택된 특정 물질(들)에 따른 이 기술에 공지된 기술을 이용하여 SC(34)의 표면(37) 상에 형성된다. 바람직하게, 콘택트(41, 43)는 실질적으로 SC(34)에 대한 오믹 콘택트(ohmic contact)를 형성하도록 선택된 금속 또는 금속 합금으로 된다. 게이트 전도체(39)는 SC(34)의 표면(37) 상의 채널 영역(38) 위쪽에 형성된다. 게이트 전도체(39)는 바람직하게 SC(34)에 대한 쇼트키 콘택트(Schottky contact)을 만드는 물질로 되어 채널 영역(38) 위쪽에 전계 효과 장치(31, 51, 61)의 게이트를 생성한다. 도전성 인터커넥션(45)은 소스 콘택트(41)를 전기적으로 여러 다른 장치 또는 요소들(도시 않음)에 결합하고, 드레인 인터커넥션(47)은 드레인 콘택트(43)를 전 기적으로 여러 다른 장치 또는 요소들(도시 않음)에 결합한다. 게이트 전도체(39)는 또한 이러한 다른 요소 또는 장치들에 연장할 수 있어서, 장치(31, 51 또는 61)는 본딩 패드들에 결합된 단일 장치 또는 장치의 큰 어레이 중 하나로서 복합 집적 회로를 형성한다.
도 1에서, SC(34)의 표면(37)은 예를 들어, Si3N4의 유전 층(36)에 의해 패시베이트된다(passivated). 이 경우, 유전 층(36)은 SC(34)의 상부 부분(341) 내의 메사(35)가 형성되기 전에 도포될 수 있다. 그러나, 유전 층(36)은 표면(37)을 커버 및 패시베이트하는 한편, 메사(35)의 에지들(44)을 커버하지 않음으로써 누설 전류(46)는 인터커넥션(47)으로부터 SC(34) 및 기판(32)으로 흐르게 된다. 이는 특히, 고 전압 장치에 문제가 될 수 있다. 도 2에서, SC(34)의 표면(37) 및 에지들(44)은 메사(35)가 형성된 후에 도포되는 유전 층(49)에 의해 패시베이트된다. 유전 층(49)은 누설 전류(46)가 일어나지 않게 되도록 메사(35)의 상부 면(37) 및 에지들(44) 모두를 커버한다. 그러나, 메사(35)를 형성하는 프로세스 동안 노출되게 남겨 지는 표면(37)은 바람직하지 못한 표면 상태 예를 들어, 채널 영역(38) 또는 다른 곳에 인접한 표면 상태(52)를 일으켜서 DC 대 RF "전류 붕괴(current collapse)"을 초래하여 장치 성능에 악 영향을 미친다. 도 3에서, 기판 누설 전류(46) 및 표면 상태(52)의 문제는 SC(34)의 메사(35) 위의 두 개의 패시베이션 층을 제공함으로써 완화 또는 방지된다. 이 실시예에서, 층(36)과 유사한 제1 패시베이션(예를 들어, 유전) 층(56)이 메사(35)를 에칭 제거하기 전에 도포되고, 층(49)과 유사한 제2 패시베이션(예를 들어, 유전) 층(59)은 메사(35)가 제거되지만 SC(34)의 에지들(44)을 중첩하는 여러 금속 콘택트 및 인터커넥션을 형성하기 전에 도포된다. Si3N4, SiO2, SiOxNy, AIN, AL2O3 및 이들의 조합 또는 그 혼합물이 두 패시베이션 층들에 적합한 유전체이지만, Si3N4가 바람직하다. 약 200 내지 2000 옹스트롬 단위의 범위의 두께가 유용한데, 약 500 옹스트롬 단위가 층(36, 56, 49, 59)에 바람직하다. 층(56 및 59)은 설계자의 필요, 및 장치를 위해 선택된 반도체 물질에 따라 같거나 또는 다른 물질을 포함할 수 있다.
도 4는 RF 출력 전력의 함수로서 트레이스(trace;73)로 나타낸 도 1의 장치(31)의 게이트 누설 전류와 비교한 트레이스(75)로 나타낸 도 3의 장치(61)에 대한 게이트 누설을 도시하는 대표 데이터의 구성(70)을 도시한다. 두 경우에, 사용된 기판은 사파이어이다. 데이터로부터 알 수 있는 바와 같이, 도 3의 장치(61)는 도 1의 장치(31)의 경우 보다 크게 낮은 게이트 누설을 갖는다.
도 5-14는 제조의 다른 단계(80-89)에서의 추가의 구성을 나타내는 본 발명의 또 다른 실시예들에 따른 도 3의 반도체 장치(61)의 간략화한 개략 단면도들이다. 도 5의 단계(80)에서, 예를 들어, 사파이어, Si, SiC, 다이아몬드, GaN, AIN 또는 다양한 다른 일반적인 절연 물질의 기판(32)이 제공된다. 사파이어가 바람직하다. 반도체(SC)(34)는 유기 금속 화학 기상 증착(MOCVD) 또는 분자 빔 에피택시(MBE)에 의해 기판(32)의 표면(33)에 형성되는데, MOCVD이 GaN에 바람직하다. GaN 또는 ALGaN의 핵 형성층(nucleation layer)은 GaN의 SC(34)의 성장 이전에 표 면(33)상에 제공될 수 있어서 결정 구조, 바람직하게 단결정을 형성하도록 SC(34)를 유도하는데, 이는 본 발명에 필수적이지 않다. 유용하게는 SC(34)는 약 1 내지 3 마이크로미터의 범위 바람직하게 약 2 내지 2.5마이크로미터의 범위의 두께를 갖지만, 더 두껍고 더 얇은 층들이 또한 사용될 수 있다. 도 6의 단계(81)에서, 제1 패시베이션(예를 들어, 절연 유전) 층(56)이 예를 들어, 화학 기상 증착(CVD), 플라스마 화학 기상 증착(PECVD), 스퍼터링 또는 다른 공지의 기술에 의해 도포된다. CVD는 바람직하게 200 내지 5000 옹스트롬 단위 범위의 두께를 갖는 것이 유용한데, 약 500 옹스트롬 단위가 바람직하다. Si3N4, SiO2, SiOxNy, AIN, AL2O3 및 이들의 조합 또는 그 혼합물이 층(56)에 적합한 유전체이지만, Si3N4가 바람직하다. 이 기술의 당업자라면, 제1 패시베이션 즉, 절연 층(56)에 대한 물질의 선택은 SC(34)에 대한 선택에 따름을 알 것이다. 중요한 것은 실질적으로 SC(34)의 표면을 안정하고 전기적으로 중성(즉, 중요한 표면 상태가 없음)으로 하고, 후속 프로세싱 단계 동안 그렇게 유지하는 것이다. 도 7의 단계(82)에서, 광학적으로 불투명한 난용성 물질이 제1 패시베이션 즉, 절연 층(56)에 증착 또는 아니면 형성되어, 영역(91)을 형성하도록 패턴화되어 결과적으로 정렬 마크(68)의 일부를 형성한다(도 3 참조). 여기에서 사용된 바와 같이, 용어 "광학적으로 불투명" 및 "불투명"은 각각의 장치 또는 이 장치의 어레이로서, 장치(61) 등의 제조에 사용된 마스킹 층의 정렬에 사용된 파장을 말하는 것이다. 설명의 편의를 위해, 단일 정렬 메사(78) 및 그 위의 불투명 영역(91)이 장치(61)의 제조와 관련하여 도시되지만, 이 기술의 당업자라면 다수의 정렬 메사(78) 및 불투명 영역(91)이 장치(들)(61)의 제조의 다른 단계 동안 및 제조의 이러한 다른 제조 단계에서 장치의 내부에 형성된 도 12의 피처(95)와 유사한 정렬 패턴(들)을 위해 장치(61) 및/또는 장치(61)의 어레이와 관련하여 형성될 수 있음을 이해할 수 있을 것이다. 영역(91)은 연속 마스크가 이전의 패턴에 정렬될 때, 용이하게 볼 수 있도록 이들 파장에서 크게 불투명한 것이 중요하다. 다결정 실리콘이 영역(91)을 형성하기 위한 바람직한 물질이지만, 후속 처리 단계를 견딜 수 있는 실질적으로 불투명한 다른 물질이 또한 사용될 수 있다. 영역(91)의 다른 물질의 비 한정적 예로 플래티넘 및 니켈이 있다. 한정의 목적이 아닌 설명의 편의를 위해, 영역(91)은 비결정질 또는 단결정일 수 있으며, 실리콘 이외의 다른 물질일 수 있지만, 여기서는 폴리(poly) 영역(91)을 말한다. 다결정 실리콘 및/또는 다른 실질적으로 불투명한 일반적으로 난용성 물질의 영역(91)을 형성(예를 들어, 증발, CVD, PECVD 등) 및 영역(91)을 패턴화(예를 들어, 포토레지스트 마스킹 및 에칭)하기 위한 여러 기술이 이 기술에 공지되어 있다. 증발이 폴리 영역(91)을 형성하는데 바람직하고, 실리콘의 경우에, 약 500 내지 2000 옹스트롬 단위 범위의 두께가 유용한데 약 1000 옹스트롬 단위가 바람직하다. 도 8의 단계(83)의 경우에, 단계(82)에 도시된 구조가 마스킹되고(예를 들어, 포토레지스트) 에칭되어 장치(61)가 형성되는 장치 메사(35), 및 정렬 메사(78)를 형성하는데, 정렬 메사 위에 폴리 영역(91)을 통합하는 정렬 마크(68)가 형성된다. 폴리 영역(91)은 정렬 메사(78)와 관련하여 장치 메사(35)를 위치결정하는 정렬 마크로서 사용될 수 있다. 폴리 영역(91) 및 정렬 메사(78)는 사실상 일치할 수 있 지만 이것이 필수적 이지는 않다. 층(56) 및 SC(34)는 플라스마 에칭을 이용하여 바람직하게 에칭되어 메사(35, 78)를 형성하지만, 다른 에칭 절차가 사용될 수도 있다. 도 9의 단계(84)에서, 제2 패시베이션 또는 절연 층(59)이 단계(83)의 구조 위에 사실상 등각으로 바람직하게 도포될 수 있다. 층(59)은 바람직하게 장치 메사(35) 및 정렬 메사(78) 모두 위에 놓이는데, 이는 필수적이지 않으며, 장치 메사(35) 위에만 놓일 필요가 있다. Si3N4, SiO2, SiOxNy, AIN, AL2O3 및 이들의 조합 또는 그 혼합물이 층(59)에 적합한 유전체이지만, Si3N4가 바람직하다. CVD가 바람직한 형성 기술이다. 약 200 내지 2000 옹스트롬 단위 범위의 두께가 유용한데 약 500 옹스트롬 단위가 바람직하다. 도 10의 단계(85)에서, 소스 비아(via;90) 및 드레인 비아(92)가 층(59, 56)을 통해 SC(34)의 표면(37)에 개방되어 소스 영역(40) 및 드레인 영역(42)에 바람직 위치를 노출시킨다. 폴리 영역(91)은 바람직하게 장치 메사(35) 상에 비아(90, 92)를 위치시키기 위한 정렬 마크로서 역할을 한다. 포토레지스트는 바람직하게 층(59, 56)을 통해 비아(90, 92)를 에칭하기 위한 마스크로서 역할을 한다. 도 11의 단계(86)에서, 소스 콘택트(41)는 소스 비아(90) 내에 형성되고, 드레인 콘택트(43)는 바람직하게 비아(90, 92)를 형성하는데 사용된 것과 같은 포토레지스트 마스크 층의 장점을 취하는 리프트 오프(lift-off) 프로세스를 이용하여 드레인 비아(92) 내에 형성된다. 리프트 오프 금속화 프로세스는 이 기술에 잘 알려져 있지만 필수적이지 않으며, 통상의 금속 증착과 마스킹 및 에칭 시퀀스가 사용될 수 있다. 콘택트(41, 43)는 바람직하게 SC(34)에 오믹 콘택트 를 제공하는 금속으로 형성된다. GaN이 SC(34)에 사용된 경우, 콘택트(41, 43)는 바람직하게 SC(34)과 접촉하는 Ti 층을 갖는 증발에 의해 형성된 계층화된 TiAlMoAu 또는 TiAlNiAu로 된다. 다른 금속 조합 및 형성 절차가 또한 사용될 수 있다. 채널에 오믹 콘택트를 제공하기 위한 콘택트(41, 43)의 어닐링은 바람직하게 노(furnace) 또는 급속 열 어닐러(rapid thermal annealer;RTA)를 이용하여 수행되며, 게이트 전도체(39)의 증착에 선행하는 프로세스에서 이 단계에서 또는 임의의 다른 단계에서 수행될 수 있다. 도 12의 단계(87)에서, 길이(64)(소스 드레인 방향에서)의 게이트 비아(93)는 층(59, 56)을 통해 SC(34)의 표면(37)에 개방되고, 이 표면에서 채널 영역(38)이 바람직하게 위치한다. 게이트 비아(93)가 개방됨과 동시에 정렬 피처(95)가 정렬 메사(78) 상의 층(59) 부분을 통해 폴리 영역(91)에, 이 영역 내부로 또는 이 영역을 통해 에칭되어 게이트 비아(93)로부터 정렬 피처(95)로의 간격(96)이 결정된다. 정렬 피처(95)는 정확하게 소스 드레인 영역(40, 42) 사이의 게이트 비아(93)의 위치를 설정한다. 정렬 피처(95)는 도 12에서 전체 두께 부분(99)만큼 분리된 폴리 영역(91)을 통해 얼마간 연장하는 트렌치(98)를 갖는 것으로 도시되지만, 이는 필수적이지 않다. 정렬 트렌치(98)는 단지 폴리 영역(91) 위에서 층(59)을 통해, 폴리 영역(91)을 통해 얼마간(예를 들어, 도 12-14에서 도시된 바와 같음) 또는 폴리 영역(91)을 통해 하부 SC(34)로 죽 연장될 수 있다. 하부 SC(34)가 GaN(및 다른 여러 반도체 물질)로 된 경우, 이 SC는 실질적으로 정렬 파장에서 투명하다. 따라서 정렬 동작 동안 실질적인 콘트라스트(contrast)를 제공하기 위해 트렌치(98) 사이에 폴리 영역(91)의 부분(99)을 남 겨두는 것이 바람직한데, 이는 비 결정질 또는 폴리 실리콘 영역(91) 위의 층(59)의 부분(57)이 단독으로 후속 마스크의 정확한 정렬을 용이하게 하기 위한 충분한 콘트라스트를 제공하지 못하기 때문이다. 따라서 층(59, 56) 및 SC(34)이 실질적으로 정렬 파장에서 투명한 경우에도, 트렌치(98)로 분리된 비 결정질 또는 폴리 실리콘 부분(99)이 정확한 정렬을 위해 소정의 패턴 콘트라스트를 제공한다. 전체 두께 부분(99) 위의 제2 패시베이션 층(59)의 부분(57) 사이에서 생성된 광학 인터페이스에 의한 반사된 광대역 정렬 광의 필터링은 정렬 피처(95)를 잘 볼 수 있게 만든다. 따라서 폴리 영역(91) 위에서 연장하는 층(59)을 갖는 것이 바람직하다. 도 13의 단계(88)에서, 게이트 전도체(39)가 게이트 비아(93) 내에 제공되어 SC(34) 위에 바람직한 쇼트키 게이트를 형성한다. 통상의 포토레지스트 단계는 바람직하게 게이트 전도체(39)의 수평 연장부를 형성하는데 사용된다. 제조 단계(87)에서 형성된 정렬 피처(95)에 의해 게이트 비아(93)에 대한 게이트 전도체(39)의 매우 정확한 정렬이 가능하게 되어 게이트 비아(93)의 어느 한쪽 상의 게이트 전도체(39)의 중첩이 주의 깊게 제어될 수 있다. 게이트 전도체(39)의 길이(65)(소스 드레인 방향에서)는 게이트 비아(93)의 길이(64) 보다 다소 길어서 게이트 전도체(39)가 게이트 비아(93)의 어느 한쪽 위에 패시베이션 층(56, 59)을 중첩하는 것이 바람직하다. Ni 및 Pt가 GaN 상에 소정의 쇼트키 게이트 콘택트를 형성하는데 적합한 금속이다. 게이트 전도체(39)는 저 저항을 제공하도록 Au가 수천 옹스트롬 단위만큼 넘어선 바람직한 쇼트키 콘택트를 제공하기 위해 SC(34) 상에 200 내지 400 옹스트롬의 Ni 또는 Pt를 갖는 예를 들어 NiAu 또는 PtAu로서 계층화 된 구조로 되는 것이 바람직하지만, 다른 금속, 반금속(semi-metals), 반도체 및 그 조합 또한 게이트 전도체(39)에 사용될 수 있다. 게이트 전도체(39)를 형성하는 적합한 기술로 진공 증발이 있지만, 다른 공지의 증착 프로세스가 또한 사용될 수 있다. 도 14의 단계(89)에서, 인터커넥션(45, 47)은 또한 바람직하게 증발된 계층화된 금속 구조로 형성되어 양호한 부착 및 저 저항을 제공한다. NiAu 및 PtAu 조합이 적합하지만, 이 기술에 공지된 많은 다른 전도 물질이 또한 사용될 수 있다. 제조 단계(88 및 89)는 인터커넥션(45, 47) 및 게이트 전도체(39)가 같은 물질로 같은 금속화, 마스킹 및 에칭 단계 동안 형성되도록 조합될 수 있다. 도 14의 단계(89)에서 얻어진 구조는 도 3의 장치(61) 및 정렬 마크(68)에 대응한다.
도 15는 본 발명의 다른 실시예에 따른 도 3 및 14의 장치(61) 및 관련 정렬 마크(68) 등의 트랜지스터의 제조 방법(100)을 도시하는 간략화된 흐름도이다. 장치(61)는 단일 장치 또는 단일 또는 다수의 정렬 마크(들)(68)를 이용하는 장치의 큰 어레이중 하나일 수 있다. 방법(100)은 시작(102)과 처음 단계(104)에서 시작하며, 처음 단계에서 기판(32)이 제조되거나 아니면 제공되는데, 기판은 예를 들어 한정은 아니지만, 사파이어, 실리콘, 카바이드 및/또는 실리콘으로 만들어진다. 단계(106)에서, 예를 들어 한정은 아니지만, 갈륨 나이트라이드(gallium nitride)로 된 반도체(SC)(34)가 도 5와 관련하여 기술한 바와 같이 기판(32) 위에 형성된다. 단계(108)에서, 제1 패시베이션 또는 절연 층(56)이 도 6과 관련하여 기술한 바와 같이 SC(34)의 표면(34) 위에 형성된다. 도 7에 대응하는 단계(110)에서, 예를 들어 한정은 아니지만, 비 결정질 또는 다결정 실리콘으로 된 불투명 정렬 영 역(91)이 통상의 증착, 마스킹 및 에칭에 의해 형성된다. 도 8에 대응하는 단계(112)에서, 장치 메사(35) 및 정렬 메사(78)가 예를 들어 한정은 아니지만, 염소 및/또는 플루오르 함유 가스를 이용하는 플라스마 에칭에 의해 SC(34)의 상부 부분(341)에서 에칭 제거된다. 상부 부분(341)에서 장치 메사(35)는 바람직하게 약 2000 내지 3000 옹스트롬 단위의 두께를 갖는데 약 2500 옹스트롬 단위가 갈륨 나이트라이드나이트라이드하다. 도 9에 대응하는 단계(114)에서, 제2 패시베이션 또는 절연 층(59)이 장치 메사(35)의 상부 및 외측 에지들 상의 적어도 제1 패시베이션 또는 절연 층(56) 위에 그리고 바람직하게 필수적 이지는 않지만, 또한 정렬 메사(78) 상의 영역(91) 위에 도포되는데, 정렬 메사(78)는 바람직하게 에칭 마스크 및 광 간섭 층으로서 역할을 할 수 있다. 도 10에 대응하는 후속 단계(116)에서, 소스 드레인(S-D) 비아(90, 92)는 각기 PL-1(즉, 층(56)) 및 PL-2(즉, 층(59))라고 하는 제1 및 제2 패시베이션 층(PL들)(56, 59)을 통해 에칭되어 SC(34)의 표면(37)의 대응 부분을 노출시키는데, 여기에서 SC의 소스 드레인 영역(40, 42)이 도 1O의 단계(85)와 관련하여 기술한 바와 같이 바람직하게 형성된다. 비 결정질 또는 폴리 영역(91)이 이 동작에서 정렬 기준을 제공하는데, 이 동작은 바람직하게 통상의 포토레지스트 마스크, 및 비아(90, 92)에서 에칭하는 패시베이션 층을 이용한다. 단계(118)에서, 소스 드레인 콘택트(41, 43)는 도 11과 관련하여 기술한 바와 같이 비아(90)를 통해 도포된다. 소스 드레인 콘택트(41, 43)는 바람직하게 게이트 콘택트(39)의 형성 이전에 이 단계에서 또는 임의의 단계에서 급속 열 어닐링(rapid thermal annealing; RTA)을 이용하여 바람직하게 어닐링된다. 도 12에 대응하는 단계(120)에서, 소스 드레인 영역(40, 42) 사이에서 층(59, 56)을 통해 게이트 비아(93)가 형성되는데, 이 소스 드레인 영역에서 채널 영역(38)이 바람직하게 위치하게 된다. 동시에 간격(96) 만큼 게이트 비아(93)로부터 분리된 정렬 피처(95)가 도 12에 도시한 바와 같이 정렬 메사(78) 위의 층(59) 내에 및 폴리 영역(91) 내에 선택적으로 에칭된다. 정렬 피처(95)는 제2 패시베이션 층(59)의 부분(57)에 의해 바람직하게 커버된 폴리 영역(91)의 불투명 물질의 부분, 필라 즉 부분(99)에 의해 분리된 트렌치(98)를 가져서 마스크 정렬을 위해 사용된 파장에서 보았을 때 하이 콘트라스트 영상을 제공한다. 도 13에 대응하는 단계(122)에서, 길이(소스 드레인 방향에서)(65)의 게이트 콘택트(39)가 게이트 비아(93) 내에 형성되어 비아(93)에서 SC(34)의 표면(37)과 접촉하게 되어 채널 영역(38)에 쇼트키 콘택트를 제공하여 바람직하게 된다. 게이트 콘택트(39)에 적합한 물질은 도 13과 관련하여 기술되어 있다. 방법(100)의 단계(124)에서, 인터커넥션(45, 47)이 도 14와 관련하여 기술한 바와 같이 제공된다. 인터커넥션(45, 47)(및 게이트 전도체(39))은 단일 장치(61)를 본딩 패드(도시 않음)에 전기적으로 결합하거나 또는 장치(61)의 어레이를 전기적으로 결합하는 역할을 하여 복합 집적 회로를 형성할 수 있다. 단계(124)에 이어서, 방법(100)은 종료(126)로 진행하거나, 패키지 또는 인클로저 내에 장치(61) 또는 장치(61)의 어레이를 배치하거나 또는 아니면 환경 보호 및 검사를 제공하도록 바람직하게 될 수 있는 다른 프로세스 단계로 진행한다. 이러한 추가의 프로세싱 및 검사 단계는 통상적인 것으로 본 발명의 영역을 넘어선다.
정렬 피처(95)는 게이트 비아(93)의 형성과 관련하여 제조되는 것으로 기술 하였고 이것이 바람직하지만, 이러한 정렬 피처의 구성은 단순히 이 제조 단계로 한정되지 않고, 유사한 정렬 피처가 장치(61)의 다른 제조 단계와 관련하여 기판(32) 상의 다른 장소에 위치한 다른 정렬 메사(78)에 유사한 정렬 피처가 형성될 수 있다. 예를 들어 한정은 아니지만, 대응 정렬 불투명 영역(91) 예를 들어, 각각의 중요한 정렬 단계에 한 영역을 갖는 다수의 정렬 메사(78)가 장치(61)와 관련하여 제공될 수 있으며, 비아들이 패시베이션 층(56, 59)을 통해 제공되도록 의도되거나, 여러 전도 층이 패턴화되게 되어나 하는 등의 경우마다 이들 추가의 정렬 메사 및 불투명 영역(91) 중 하나에 정렬 피처(95)와 같은 정렬 패턴이 형성될 수 있다. 이러한 정렬 단계를 용이하게 하는데 중요한 것은 정렬 불투명 영역(91) 또는 등가물이 이들 다른 정렬 피처와 관련하여 제공되어 전술한 정렬 콘트라스트가 얻어질 수 있도록 하는 것이다. 불투명 영역(91) 및 정렬 피처(95)는 메사(78)에 형성되는 것으로 도시되고 이것은 바람직하지만, 이는 필수적이지 않으며, 즉, 불투명 영역(91)은 개선된 메사형 구조상에 위치할 필요가 없고, SC(34) 및/또는 기판(32)의 다른 부분에 위치할 수도 있다. 중요한 것은 불투명 영역(91)이 장치(61)(또는 장치의 다른 형태)가 제조되고 있는 메사 또는 다른 영역(35)에 공지의 기하학적 관계를 갖는다는 것이다. 따라서 용어 정렬 마크(68)와 관련하여 사용된 "메사"는 개선 여부에 관계없이 불투명 영역(91)을 지지하는 임의의 영역을 포함하는 것을 의미한다. 또한, 같은 불투명 물질이 모든 정렬 피처에 사용될 필요는 없다. 예를 들어, 콘택트 및 인터커넥션에 사용된 금속은 일반적으로 불투명하고, 또한 정렬 목적으로 사용될 수 있다.
제1 실시예에 따르면, 주면을 갖는 기판을 제공하는 단계, 외면을 갖는 반도체 층을 기판의 주면 상에 형성하는 단계, 외면상에 제1 패시베이션 층을 제공하는 단계, 제1 패시베이션 층 및 반도체 층의 부분들을 국부적으로 에칭하여 외면상에 장치 메사를 형성하는 단계를 포함하는데, 장치 메사는 제1 패시베이션 층 및 노출된 그 외측 에지들에 의해 아직 커버된 상부 면을 가지며, 적어도 장치 메사의 상부 면상의 제1 패시베이션 층 및 장치 메사의 노출된 외측 에지들 위에 제2 패시베이션 층을 형성하는 단계, 장치 메사 상의 반도체 층의 상부 면에 제1 및 제2 패시베이션 층을 통해 소스 드레인 및 게이트 비아들을 제공하는 단계, 및 소스 드레인 비아들 내의 반도체에 오믹 콘택트를 제공하고, 게이트 비아 내의 반도체에 쇼트키 콘택트를 제공하도록 비아들 내에 전도체들을 형성하는 단계를 포함하는 반도체 장치 형성 방법이 제공된다. 다른 실시예에 따르면, 제1 패시베이션 층과 반도체 층의 부분들을 국부적으로 에칭하는 단계는 장치 메사로부터 소정의 거리에 위치한 하나 이상의 정렬 메사들을 또한 동시에 형성하는 단계를 더 포함한다. 또 다른 실시예에 따르면, 방법은 제2 패시베이션을 형성하는 단계 이전에 하나 이상의 정렬 메사들의 적어도 일부에 광학적으로 불투명한 물질의 정렬 영역을 제공하는 단계를 더 포함한다. 또 다른 실시예에 따르면, 소스 드레인 및 게이트 비아들을 제공하는 단계는 소스 드레인 비아들 또는 게이트 비아를 개방함과 동시에 하나 이상의 정렬 메사들 중 적어도 하나에서 정렬 패턴을 형성하는 단계를 더 포함한다. 또 다른 실시예에 따르면, 반도체 층을 형성하는 단계는 Ⅲ-Ⅴ 화합물을 포함하는 층을 형성하는 단계를 포함한다. 또 다른 실시예에 따르면, 반도체 층을 형성하는 단계는 GaN을 포함하는 층을 형성하는 단계를 포함한다. 다른 실시예에 따르면, 제1 패시베이션 층을 제공하는 단계는 실리콘 및 질소를 포함하는 층을 제공하는 단계를 포함한다. 또 다른 실시예에 따르면, 제2 패시베이션 층을 제공하는 단계는 실리콘 및 질소를 포함하는 층을 제공하는 단계를 포함한다. 또 다른 실시예에 따르면, 비아들 내에 전도체들을 형성하는 단계는 알루미늄을 포함하는 소스 드레인 콘택트들을 형성하는 단계를 포함한다. 또 다른 실시예에 따르면, 비아들 내에 전도체들을 형성하는 단계는 Ni 또는 Pt를 포함하는 게이트 전도체를 형성하는 단계를 포함한다.
제2 실시예에 따르면, 지지 기판, 정렬을 위해 사용된 파장들에서 광학적으로 투명하고, 지지 기판상에 위치하며, 기판으로부터 이격하는 외면 및 지지 기판쪽을 향하여 외면으로부터 연장하는 외측 에지들을 갖는 반도체, 외면을 패시베이팅하기 위한 외면상의 제1 물질의 제1 절연 패시베이팅 층, 외측 에지들의 부분에 걸쳐 외면으로부터 연장하는 절연 경로를 제공하도록 제1 층상에 있으며, 외측 에지들의 일부 위로 연장하는 제2 절연 패시베이핑 층, 제1 및 제2 층을 통해 외면으로 연장하는 비아 개구들, 반도체의 외면과 전기 접촉을 형성하여 반도체 위에 소스 드레인 및 게이트 콘택트들을 형성하도록 비아 개구들 내로 연장하는 전도체들, 및 제2 층에 의해 형성된 절연 경로 상에 외측 에지들 위에서 콘택트들의 일부 또는 콘택트들 모두로부터 연장하는 인터커넥션들을 포함하는 반도체 장치가 제공된다. 다른 실시예에 따르면, 반도체는 GaN이다. 또 다른 실시예에 따르면, 제1 절 연 패시베이팅 층은 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 중 어느 하나, 이들의 조합 또는 그 혼합물을 포함한다. 또 다른 실시예에 따르면, 제2 절연 패시베이팅 층은 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 중 어느 하나, 이들의 조합 또는 그 혼합물을 포함한다.
제3 실시예에 따르면, 주면을 갖는 기판을 제공하는 단계, 기판의 주면 상에 반도체 층을 형성하는 단계를 포함하는데, 반도체 층은 정렬을 위해 사용된 파장에서 실질적으로 광학적으로 투명하고, 외면을 가지며, 외면상에 제1 유전 층을 제공하는 단계, 주면 위에 장치 영역 및 정렬 영역을 형성하도록 제1 유전 층과 반도체 층의 부분들을 국부적으로 에칭하는 단계, 정렬 영역 위에 제2 유전 층과 정렬 영역 위에 광학적으로 불투명한 영역을 형성하는 단계를 포함하는데, 광학적으로 불투명한 영역은 정렬에 사용된 파장에서 광학적으로 불투명하며, 정렬 영역 상의 장치 영역 및 광학적으로 불투명한 영역 위에 제2 유전 층을 형성하는 단계, 및 장치 영역 상의 절연 층들 내에 하나 이상의 비아들을 개방함과 동시에 정렬 영역 위의 제2 절연 층 내에 정렬 패턴을 형성하는 단계를 포함하는 반도체 장치와 관련된 정렬 마크 형성 방법이 제공된다. 다른 실시예에 따르면, 반도체 층을 형성하는 단계는 GaN 층을 형성하는 단계를 포함한다. 또 다른 실시예에 따르면, 광학적으로 불투명한 영역을 형성하는 단계는 실리콘을 포함하는 영역을 형성하는 단계를 포함한다. 또 다른 실시예에 따르면, 제1 유전 층을 제공하는 단계는 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 또는 이들의 조합 또는 그 혼합물을 포함하는 층을 형성하 는 단계를 포함한다. 또 다른 실시예에 따르면, 제2 유전 층을 제공하는 단계는 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 또는 이들의 조합 또는 그 혼합물을 포함하는 층을 형성하는 단계를 포함한다. 또 다른 실시예에 따르면, 절연 영역 상의 제2 유전 층 내에 정렬 패턴을 형성하는 단계는 제2 유전 층의 부분들 및 광학적으로 불투명한 영역의 부분을 에칭 제거하는 단계를 포함한다.
적어도 일례의 실시예가 전술한 상세한 설명에서 제공되었지만, 다수의 변형들이 특히, 기판(32), 반도체(34), 패시베이션 또는 절연 또는 유전 층(56, 59), 콘택트, 전도체 및 인터커넥션(41, 43, 39, 45, 47) 및 특정 설계의 정렬 마크 또는 피처(68, 95)와 관련하여 존재함은 물론이다. 또한, 장치(들)(61)은 절연 목적을 위해 메사(들) 내에 형성되는 것으로 도시되지만, 이 기술의 당업자라면 여기서의 설명을 기반으로 다른 절연 배치가 본 발명의 다른 실시예들에 따라, 가령, 한정은 아니지만, 장치 메사(들)(35)의 전기적 등가물을 형성하는 에칭 및 리필(refill) 트렌치, 및 주변 이온 주입 영역으로서 사용될 수 있음을 이해할 것이다. 따라서 여기에서 사용된 바와 같이, 장치(61)(들)에 적용된 용어 "메사"는 이러한 다른 형태의 절연을 포함한다. 예시의 실시예 또는 예시의 실시예들은 예일 뿐이고 어떤 식으로든 본 발명의 영역, 적용성, 또는 구성을 한정하고자 함이 아님은 물론이다. 이보다는 전술한 상세한 설명은 이 기술의 당업자들에게 예시의 실시예 또는 예시의 실시예들을 실시하는 바람직한 지침을 제공할 것이다. 부속 청구범위 및 법률적 등가물에서 설명한 바와 같은 본 발명의 영역을 이탈하지 않고 요소들의 기능 및 배치에서 여러 변형이 만들어질 수 있음은 물론이다.

Claims (20)

  1. 주면을 갖는 기판을 제공하는 단계;
    상기 기판의 주면 상에 반도체 층을 형성하는 단계-상기 반도체 층은 외면을 가짐-;
    상기 외면상에 제1 패시베이션 층을 제공하는 단계;
    상기 제1 패시베이션 층 및 상기 반도체 층의 부분들을 국부적으로 에칭하여 상기 외면상에 장치 메사(device mesa)를 형성하는 단계-상기 장치 메사는 상기 제1 패시베이션 층 및 노출된 그 측방향 에지들에 의해 여전히 커버된 상부 면을 가짐-;
    적어도 상기 장치 메사의 상부 면상의 상기 제1 패시베이션 층 및 상기 장치 메사의 노출된 측방향 에지들 위에 제2 패시베이션 층을 형성하는 단계;
    상기 장치 메사 상의 반도체 층의 상부 면에 상기 제1 및 제2 패시베이션 층을 통해 소스 드레인 및 게이트 비아들(vias)을 제공하는 단계; 및
    상기 소스 드레인 비아들 내의 반도체에 오믹 콘택트(ohmic contact), 및 상기 게이트 비아 내의 반도체에 쇼트키 콘택트(Schottky contact)을 제공하도록 상기 비아들 내에 전도체들을 형성하는 단계를 포함하는 반도체 장치 형성 방법.
  2. 제1항에 있어서,
    상기 제1 패시베이션 층과 상기 반도체 층의 부분들을 국부적으로 에칭하는 단계는 상기 장치 메사로부터 소정의 거리에 위치한 하나 이상의 정렬 메사들을 동시에 형성하는 단계를 더 포함하는 반도체 장치 형성 방법.
  3. 제2항에 있어서,
    상기 제2 패시베이션을 형성하는 단계 이전에 상기 하나 이상의 정렬 메사들의 적어도 일부에 광학적으로 불투명한 물질의 정렬 영역을 제공하는 단계를 더 포함하는 반도체 장치 형성 방법.
  4. 제3항에 있어서,
    상기 소스 드레인 및 게이트 비아들을 제공하는 단계는 상기 소스 드레인 비아들 또는 상기 게이트 비아를 개방함과 동시에 상기 하나 이상의 정렬 메사들 중 적어도 하나에서 정렬 패턴을 형성하는 단계를 더 포함하는 반도체 장치 형성 방법.
  5. 제1항에 있어서,
    상기 반도체 층을 형성하는 단계는 Ⅲ-Ⅴ 화합물을 포함하는 층을 형성하는 단계를 포함하는 반도체 장치 형성 방법.
  6. 제1항에 있어서,
    상기 반도체 층을 형성하는 단계는 GaN을 포함하는 층을 형성하는 단계를 포 함하는 반도체 장치 형성 방법.
  7. 제1항에 있어서,
    상기 제1 패시베이션 층을 제공하는 단계는 실리콘 및 질소를 포함하는 층을 제공하는 단계를 포함하는 반도체 장치 형성 방법.
  8. 제1항에 있어서,
    상기 제2 패시베이션 층을 제공하는 단계는 실리콘 및 질소를 포함하는 층을 제공하는 단계를 포함하는 반도체 장치 형성 방법.
  9. 제1항에 있어서,
    상기 비아들 내에 전도체들을 형성하는 단계는 알루미늄을 포함하는 소스 드레인 콘택트들을 형성하는 단계를 포함하는 반도체 장치 형성 방법.
  10. 제1항에 있어서,
    상기 비아들 내에 전도체들을 형성하는 단계는 Ni 또는 Pt를 포함하는 게이트 전도체를 형성하는 단계를 포함하는 반도체 장치 형성 방법.
  11. 지지 기판;
    정렬을 위해 사용된 파장들에서 광학적으로 투명하고, 상기 지지 기판상에 위치하며, 상기 기판으로부터 이격하는 외면 및 상기 지지 기판쪽을 향하여 상기 외면으로부터 연장하는 측방향 에지들을 갖는 반도체;
    상기 외면을 패시베이팅하기 위한 상기 외면상의 제1 물질의 제1 절연 패시베이팅 층;
    상기 측방향 에지들의 부분에 걸쳐 상기 외면으로부터 연장하는 절연 경로를 제공하도록 상기 제1 층상에 있으며, 상기 측방향 에지들의 일부 위로 연장하는 제2 절연 패시베이팅 층;
    상기 제1 및 제2 층을 통해 상기 외면으로 연장하는 비아 개구들;
    상기 반도체의 외면과 전기 접촉을 형성하여 상기 반도체 위에 소스 드레인 및 게이트 콘택트들을 형성하도록 상기 비아 개구들 내로 연장하는 전도체들; 및
    상기 제2 층에 의해 형성된 상기 절연 경로 상에 측방향 에지들 위에서 상기 콘택트들의 일부 또는 콘택트들 모두로부터 연장하는 인터커넥션들을 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 반도체는 GaN인 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 절연 패시베이팅 층은 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 중 어 느 하나, 이들의 조합 또는 그 혼합물을 포함하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제2 절연 패시베이팅 층은 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 중 어느 하나, 이들의 조합 또는 그 혼합물을 포함하는 반도체 장치.
  15. 주면을 갖는 기판을 제공하는 단계;
    상기 기판의 주면 상에 반도체 층을 형성하는 단계-상기 반도체 층은 정렬을 위해 사용된 파장에서 실질적으로 광학적으로 투명하고, 외면을 가짐-;
    상기 외면상에 제1 유전 층을 제공하는 단계;
    상기 주면 위에 장치 영역 및 정렬 영역을 형성하도록 상기 제1 유전 층과 상기 반도체 층의 부분들을 국부적으로 에칭하는 단계;
    상기 정렬 영역 위에 광학적으로 불투명한 영역을 형성하는 단계-상기 광학적으로 불투명한 영역은 정렬에 사용된 파장에서 광학적으로 불투명함-;
    상기 정렬 영역 상의 상기 장치 영역 및 상기 광학적으로 불투명한 영역 위에 제2 유전 층을 형성하는 단계; 및
    상기 장치 영역 상의 절연 층들 내에 하나 이상의 비아들을 개방함과 동시에 상기 정렬 영역 위의 제2 절연 층 내에 정렬 패턴을 형성하는 단계를 포함하는 반도체 장치와 관련된 정렬 마크 형성 방법.
  16. 제15항에 있어서,
    상기 반도체 층을 형성하는 단계는 GaN 층을 형성하는 단계를 포함하는 반도체 장치와 관련된 정렬 마크 형성 방법.
  17. 제15항에 있어서,
    상기 광학적으로 불투명한 영역을 형성하는 단계는 실리콘을 포함하는 영역을 형성하는 단계를 포함하는 반도체 장치와 관련된 정렬 마크 형성 방법.
  18. 제15항에 있어서,
    상기 제1 유전 층을 제공하는 단계는 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 또는 이들의 조합 또는 그 혼합물을 포함하는 층을 형성하는 단계를 포함하는 반도체 장치와 관련된 정렬 마크 형성 방법.
  19. 제15항에 있어서,
    상기 제2 유전 층을 제공하는 단계는 Si3N4, SiO2, SiOxNy, AIN, 또는 AL2O3 또는 이들의 조합 또는 그 혼합물을 포함하는 층을 형성하는 단계를 포함하는 반도체 장치와 관련된 정렬 마크 형성 방법.
  20. 제15항에 있어서,
    상기 정렬 영역 상의 제2 유전 층 내에 정렬 패턴을 형성하는 단계는 상기 제2 유전 층의 부분들 및 상기 광학적으로 불투명한 층의 부분을 에칭 제거하는 단계를 포함하는 반도체 장치와 관련된 정렬 마크 형성 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193591B2 (en) * 2006-04-13 2012-06-05 Freescale Semiconductor, Inc. Transistor and method with dual layer passivation
US7935620B2 (en) 2007-12-05 2011-05-03 Freescale Semiconductor, Inc. Method for forming semiconductor devices with low leakage Schottky contacts
US7632726B2 (en) * 2007-12-07 2009-12-15 Northrop Grumman Space & Mission Systems Corp. Method for fabricating a nitride FET including passivation layers
US8431962B2 (en) * 2007-12-07 2013-04-30 Northrop Grumman Systems Corporation Composite passivation process for nitride FET
CN101789391B (zh) * 2009-01-23 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US8304271B2 (en) * 2009-05-20 2012-11-06 Jenn Hwa Huang Integrated circuit having a bulk acoustic wave device and a transistor
JP4794655B2 (ja) * 2009-06-09 2011-10-19 シャープ株式会社 電界効果トランジスタ
JP5890709B2 (ja) * 2011-06-30 2016-03-22 株式会社東芝 テンプレート用基板及びその製造方法
US8653558B2 (en) 2011-10-14 2014-02-18 Freescale Semiconductor, Inc. Semiconductor device and method of making
US9601638B2 (en) 2011-10-19 2017-03-21 Nxp Usa, Inc. GaN-on-Si switch devices
US8754421B2 (en) * 2012-02-24 2014-06-17 Raytheon Company Method for processing semiconductors using a combination of electron beam and optical lithography
US10522670B2 (en) 2012-06-26 2019-12-31 Nxp Usa, Inc. Semiconductor device with selectively etched surface passivation
US10825924B2 (en) 2012-06-26 2020-11-03 Nxp Usa, Inc. Semiconductor device with selectively etched surface passivation
US9111868B2 (en) 2012-06-26 2015-08-18 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation
US8946776B2 (en) * 2012-06-26 2015-02-03 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation
JP2014138111A (ja) * 2013-01-17 2014-07-28 Fujitsu Ltd 半導体装置及びその製造方法、電源装置、高周波増幅器
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
JP6241100B2 (ja) * 2013-07-17 2017-12-06 豊田合成株式会社 Ｍｏｓｆｅｔ
JP6197427B2 (ja) * 2013-07-17 2017-09-20 豊田合成株式会社 ショットキーバリアダイオード
US9685345B2 (en) * 2013-11-19 2017-06-20 Nxp Usa, Inc. Semiconductor devices with integrated Schottky diodes and methods of fabrication
KR20180014362A (ko) 2016-07-29 2018-02-08 삼성전자주식회사 회로 기판 및 반도체 패키지
US10741496B2 (en) 2018-12-04 2020-08-11 Nxp Usa, Inc. Semiconductor devices with a protection layer and methods of fabrication
CN112750903B (zh) * 2019-10-29 2022-09-27 苏州能讯高能半导体有限公司 半导体器件及其制造方法
CN112687543B (zh) * 2020-12-09 2021-09-03 上海芯导电子科技股份有限公司 一种氮化镓器件的制备方法及终端结构

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2103419A (en) * 1981-08-04 1983-02-16 Siliconix Inc Field effect transistor with metal source
JPS628575A (ja) * 1985-07-04 1987-01-16 Nec Corp 半導体装置
JPS63248136A (ja) * 1987-04-02 1988-10-14 Nec Corp 半導体装置
US4843037A (en) * 1987-08-21 1989-06-27 Bell Communications Research, Inc. Passivation of indium gallium arsenide surfaces
US4925808A (en) * 1989-03-24 1990-05-15 Sprague Electric Company Method for making IC die with dielectric isolation
JPH07111966B2 (ja) * 1989-12-22 1995-11-29 株式会社東芝 半導体装置の製造方法
JPH04133439A (ja) * 1990-09-26 1992-05-07 Sharp Corp 電界効果トランジスタの製造方法
US5341114A (en) * 1990-11-02 1994-08-23 Ail Systems, Inc. Integrated limiter and amplifying devices
JPH0745635A (ja) * 1993-07-26 1995-02-14 Murata Mfg Co Ltd 電界効果トランジスタの製造方法
JPH0774184A (ja) * 1993-09-06 1995-03-17 Toshiba Corp ショットキーゲート型電界効果トランジスタの製造方法
KR0144821B1 (ko) 1994-05-16 1998-07-01 양승택 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법
US20040004262A1 (en) * 1994-05-31 2004-01-08 Welch James D. Semiconductor devices in compensated semiconductor
US5401691A (en) * 1994-07-01 1995-03-28 Cypress Semiconductor Corporation Method of fabrication an inverse open frame alignment mark
JP3393237B2 (ja) * 1994-10-04 2003-04-07 ソニー株式会社 半導体装置の製造方法
JPH0945635A (ja) * 1995-07-27 1997-02-14 Mitsubishi Electric Corp 半導体装置の製造方法，及び半導体装置
US5799028A (en) * 1996-07-18 1998-08-25 Sdl, Inc. Passivation and protection of a semiconductor surface
JP3203192B2 (ja) * 1996-10-16 2001-08-27 三洋電機株式会社 半導体装置およびその製造方法
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
JP2000091348A (ja) * 1998-09-09 2000-03-31 Sanyo Electric Co Ltd 電界効果型半導体装置及びその製造方法
JP4114248B2 (ja) * 1998-10-09 2008-07-09 株式会社デンソー 電界効果トランジスタの製造方法
TW436961B (en) * 1998-12-14 2001-05-28 United Microelectronics Corp Method for forming the dielectric layer of an alignment marker area
TW474024B (en) 1999-08-16 2002-01-21 Cornell Res Foundation Inc Passivation of GaN based FETs
US6436763B1 (en) * 2000-02-07 2002-08-20 Taiwan Semiconductor Manufacturing Company Process for making embedded DRAM circuits having capacitor under bit-line (CUB)
US6319837B1 (en) * 2000-06-29 2001-11-20 Agere Systems Guardian Corp. Technique for reducing dishing in Cu-based interconnects
JP3378561B2 (ja) * 2000-08-04 2003-02-17 日本電信電話株式会社 半導体装置の製造方法
JP3462166B2 (ja) * 2000-09-08 2003-11-05 富士通カンタムデバイス株式会社 化合物半導体装置
CN100365507C (zh) * 2000-10-12 2008-01-30 德克萨斯州大学系统董事会 用于室温下低压微刻痕和毫微刻痕光刻的模板
US6870225B2 (en) * 2001-11-02 2005-03-22 International Business Machines Corporation Transistor structure with thick recessed source/drain structures and fabrication process of same
US6835954B2 (en) 2001-12-29 2004-12-28 Lg.Philips Lcd Co., Ltd. Active matrix organic electroluminescent display device
JP3951743B2 (ja) * 2002-02-28 2007-08-01 松下電器産業株式会社 半導体装置およびその製造方法
JP2003282597A (ja) * 2002-03-22 2003-10-03 Sumitomo Electric Ind Ltd 電界効果トランジスタの製造方法
TWI255432B (en) * 2002-06-03 2006-05-21 Lg Philips Lcd Co Ltd Active matrix organic electroluminescent display device and fabricating method thereof
US7183120B2 (en) * 2002-10-31 2007-02-27 Honeywell International Inc. Etch-stop material for improved manufacture of magnetic devices
JP2006511943A (ja) * 2002-12-20 2006-04-06 クリー　インコーポレイテッド 半導体デバイスの作製方法及び半導体デバイス
US6803291B1 (en) * 2003-03-20 2004-10-12 Taiwan Semiconductor Manufacturing Co., Ltd Method to preserve alignment mark optical integrity
WO2005060007A1 (en) 2003-08-05 2005-06-30 Nitronex Corporation Gallium nitride material transistors and methods associated with the same
US7053425B2 (en) 2003-11-12 2006-05-30 General Electric Company Gas sensor device
US7649215B2 (en) 2003-12-05 2010-01-19 International Rectifier Corporation III-nitride device passivation and method
US7332795B2 (en) * 2004-05-22 2008-02-19 Cree, Inc. Dielectric passivation for semiconductor devices
TW200602774A (en) * 2004-07-06 2006-01-16 Chunghwa Picture Tubes Ltd Thin-film transistor manufacture method
US7485514B2 (en) * 2006-01-05 2009-02-03 Winslow Thomas A Method for fabricating a MESFET
US8193591B2 (en) * 2006-04-13 2012-06-05 Freescale Semiconductor, Inc. Transistor and method with dual layer passivation

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