JPH04133439A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH04133439A JPH04133439A JP25809590A JP25809590A JPH04133439A JP H04133439 A JPH04133439 A JP H04133439A JP 25809590 A JP25809590 A JP 25809590A JP 25809590 A JP25809590 A JP 25809590A JP H04133439 A JPH04133439 A JP H04133439A
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は電界効果トランジスタの製造方法に関し、よ
り詳しくは化合物半導体をチャネルとする電界効果トラ
ンジスタの製造方法に関する。
り詳しくは化合物半導体をチャネルとする電界効果トラ
ンジスタの製造方法に関する。
化合物半導体例えばＧａＡｓをチャネルとする電界効果
トランジスタは、概略第２図に示すような構成となって
いる。半絶縁性ＧａＡｓ基板１の表面にＧａＡｓチャネ
ル層２からなるメサ状の能動領域３が設けられ、この能
動領域３の両側にソース電極４．ドレイン電極５が互い
に対向して設けられている。上記ソース電極４とドレイ
ン電極５との間のチャネル層表面２ａにリセス溝１０が
設けられ、このリセス溝１０の底部にゲート電極６が設
けられている。 従来、この種の電界効果トランジスタは次のようにして
作製されている。 まず、第３図（ａ）に示すように、半絶縁性ＧａＡｓ基
板上に、ＧａＡｓチャネル層２が堆積される。このチャ
ネル層２の表面から基板１の表面に至るまで選択的にエ
ツチングがなされて、メサ状の能動領域３と電子線描画
用のアライメントマークＩ２が形成される。次に、同図
（ｂ）に示すように、能動領域３の両側のメサ斜面に、
リフトオフ法によりてＡｕＧｅ／Ｎｉ／Ａｕの３層（層
厚２０００人）からなるモニタ電極７．８が形成される
。続いて、電子線レジスト９が全面に塗布される。ここ
で、モニタ電極７．８の端部７ ａ、 ８ ａ間の距離
り、が狭すぎる（例えば２μｍ）場合、電子線レジスト
９が均一に塗布されず、また再現性も悪くなる。したが
って、距離Ｌ＋は２０μｍ程度に設定される。次に、上
記電子線描画用のアライメントマーク１２を基準として
、能動領域３のソース電極７．ドルイン電極８の端部７
ａ、８層間に電子線描画が行なわれる。そして、同図（
Ｃ）に示すように、ウェットエツチング法またはドライ
エツチング法によってリセス溝１０が形成される。リセ
ス溝ＩＯの深さは、モニタ電極７．８間に通電してチャ
ネル層２の抵抗を所定値にするように設定される。続い
て、このリセス溝ＩＯの底部にゲート電極６が形成され
る。このように、電子線描画によってゲート電極６を形
成してゲート長りを０．５μｍ未満としている。これに
より、遮断周波数ｆｒ（ｆｒ＝ Ｖ ／ ２πＬと表わ
される。ただし、■はキャリアの飽和速度である。）を
高めるようにしている。 最後に、同図（ｄ）に示すように、光りソグラフィ法に
より、モニタ電極７．８上にそれぞれ電極層１５．１６
が設けられる。モニタ電極７と電極層１５とでソース電
極４が、モニタ電極８と電極層Ｉ６とでドレイン電極５
がそれぞれ構成される。
トランジスタは、概略第２図に示すような構成となって
いる。半絶縁性ＧａＡｓ基板１の表面にＧａＡｓチャネ
ル層２からなるメサ状の能動領域３が設けられ、この能
動領域３の両側にソース電極４．ドレイン電極５が互い
に対向して設けられている。上記ソース電極４とドレイ
ン電極５との間のチャネル層表面２ａにリセス溝１０が
設けられ、このリセス溝１０の底部にゲート電極６が設
けられている。 従来、この種の電界効果トランジスタは次のようにして
作製されている。 まず、第３図（ａ）に示すように、半絶縁性ＧａＡｓ基
板上に、ＧａＡｓチャネル層２が堆積される。このチャ
ネル層２の表面から基板１の表面に至るまで選択的にエ
ツチングがなされて、メサ状の能動領域３と電子線描画
用のアライメントマークＩ２が形成される。次に、同図
（ｂ）に示すように、能動領域３の両側のメサ斜面に、
リフトオフ法によりてＡｕＧｅ／Ｎｉ／Ａｕの３層（層
厚２０００人）からなるモニタ電極７．８が形成される
。続いて、電子線レジスト９が全面に塗布される。ここ
で、モニタ電極７．８の端部７ ａ、 ８ ａ間の距離
り、が狭すぎる（例えば２μｍ）場合、電子線レジスト
９が均一に塗布されず、また再現性も悪くなる。したが
って、距離Ｌ＋は２０μｍ程度に設定される。次に、上
記電子線描画用のアライメントマーク１２を基準として
、能動領域３のソース電極７．ドルイン電極８の端部７
ａ、８層間に電子線描画が行なわれる。そして、同図（
Ｃ）に示すように、ウェットエツチング法またはドライ
エツチング法によってリセス溝１０が形成される。リセ
ス溝ＩＯの深さは、モニタ電極７．８間に通電してチャ
ネル層２の抵抗を所定値にするように設定される。続い
て、このリセス溝ＩＯの底部にゲート電極６が形成され
る。このように、電子線描画によってゲート電極６を形
成してゲート長りを０．５μｍ未満としている。これに
より、遮断周波数ｆｒ（ｆｒ＝ Ｖ ／ ２πＬと表わ
される。ただし、■はキャリアの飽和速度である。）を
高めるようにしている。 最後に、同図（ｄ）に示すように、光りソグラフィ法に
より、モニタ電極７．８上にそれぞれ電極層１５．１６
が設けられる。モニタ電極７と電極層１５とでソース電
極４が、モニタ電極８と電極層Ｉ６とでドレイン電極５
がそれぞれ構成される。
ところで、上記従来の製造方法では、電子線露光法によ
ってゲート電極６を形成した後、光りソグラフィ法によ
ってソース電極４．ドレイン電極５（電極層１５．１６
）を形成している。このため、ゲート電極６は正確な位
置に形成されるけれども、ソース電極４．ドレイン電極
５は光りソグラフィの精度（少なくとも±０．１３μｍ
程度）だけ位置ずれすることになる。このため、ゲート
電極６とソース電極４．ドレイン電極５との相対的な位
置ずれが起って、ゲート・ソース間降伏電圧など素子特
性に悪影響が生じ、特性の均一性が損なわれるという問
題がある。 そこで、この発明の目的は、ゲート電極とソース電極、
ドレイン電極との相対的な位置ずれを抑制できる電界効
果トランジスタの製造方法を提供することにある。
ってゲート電極６を形成した後、光りソグラフィ法によ
ってソース電極４．ドレイン電極５（電極層１５．１６
）を形成している。このため、ゲート電極６は正確な位
置に形成されるけれども、ソース電極４．ドレイン電極
５は光りソグラフィの精度（少なくとも±０．１３μｍ
程度）だけ位置ずれすることになる。このため、ゲート
電極６とソース電極４．ドレイン電極５との相対的な位
置ずれが起って、ゲート・ソース間降伏電圧など素子特
性に悪影響が生じ、特性の均一性が損なわれるという問
題がある。 そこで、この発明の目的は、ゲート電極とソース電極、
ドレイン電極との相対的な位置ずれを抑制できる電界効
果トランジスタの製造方法を提供することにある。
上記目的を達成するために、この発明の電界効果トラン
ジスタの製造方法は、半導体基板表面に、チャネルとな
るべき半導体層を堆積する工程と、上記半導体層表面か
ら上記基板表面に至るまで選択的にエツチングして、上
記基板表面に上記半導体層からなるメサ状の能動領域を
形成する工程と、上記エツチングした基板表面で電子線
描画用アライメントマークを設けるべき箇所に基板保護
用の下地膜を形成する工程と、上記能動領域のうちソー
ス電極、ドレイン電極を設けるべき箇所と上記基板保護
用の下地膜を設けた箇所とを除いて、上記基板上にレジ
スト層を形成する工程と、上記レジスト層と上記基板保
護用の下地膜とをマスクとしてエツチングして、上記能
動領域表面にソース電極、ドレイン電極を埋め込むため
の一対の溝を形成する工程と、上記溝の深さと同じ厚み
の電極層を上記基板上に蒸着し、続いて上記レジスト層
を剥離して、上記溝内に表面が上記能動領域表面と同一
平面をなすソース電極、ドレイン電極をそれぞれ形成し
、同時にこのソース電極、ドレイン電極と同一のマスク
を用いて上記基板保護用の下地膜上に上記電極層からな
る電子線描画用のアライメントマークを形成する工程と
、上記電子線描画用アライメントマークを基準として電
子線描画を行って、上記ソース電極、ドレイン電極間の
上記能動領域表面にリセス溝を形成し、このリセス溝上
にゲート電極を形成する工程とを有することを特徴とし
ている。
ジスタの製造方法は、半導体基板表面に、チャネルとな
るべき半導体層を堆積する工程と、上記半導体層表面か
ら上記基板表面に至るまで選択的にエツチングして、上
記基板表面に上記半導体層からなるメサ状の能動領域を
形成する工程と、上記エツチングした基板表面で電子線
描画用アライメントマークを設けるべき箇所に基板保護
用の下地膜を形成する工程と、上記能動領域のうちソー
ス電極、ドレイン電極を設けるべき箇所と上記基板保護
用の下地膜を設けた箇所とを除いて、上記基板上にレジ
スト層を形成する工程と、上記レジスト層と上記基板保
護用の下地膜とをマスクとしてエツチングして、上記能
動領域表面にソース電極、ドレイン電極を埋め込むため
の一対の溝を形成する工程と、上記溝の深さと同じ厚み
の電極層を上記基板上に蒸着し、続いて上記レジスト層
を剥離して、上記溝内に表面が上記能動領域表面と同一
平面をなすソース電極、ドレイン電極をそれぞれ形成し
、同時にこのソース電極、ドレイン電極と同一のマスク
を用いて上記基板保護用の下地膜上に上記電極層からな
る電子線描画用のアライメントマークを形成する工程と
、上記電子線描画用アライメントマークを基準として電
子線描画を行って、上記ソース電極、ドレイン電極間の
上記能動領域表面にリセス溝を形成し、このリセス溝上
にゲート電極を形成する工程とを有することを特徴とし
ている。
まず、能動領域にソース電極、ドレイン電極を形成し、
このソース電極、ドレイン電極と同一のマスクを用いて
電子線描画用のアライメントマークを形成する。同一の
マスクを用いるので、光りソグラフィ法による場合であ
っても上記ソース電極、ドレイン電極と上記電子線露光
用のアライメントマークとの相対的な位置ずれは起こら
ない。 次に、上記電子線描画用のアライメントマークを基準と
して電子線露光法により、ゲート電極を形成する。電子
線露光法によっているので、上記電子線描画用のアライ
メントマークに対して上記ゲート電極は正確な位置に形
成される。すなわち、上記ソース電極、ドルイン電極と
ゲート電極とは、いずれも上記電子線露光用のアライメ
ントマークに対して正確に位置に形成される。したがっ
て、従来に比して上記ソース電極、ドルイン電極と上記
ゲート電極との相対的な位置ずれが抑制される。 したがって、素子特性に対する悪影響が生じなくなり、
特性の均一性が向上する。
このソース電極、ドレイン電極と同一のマスクを用いて
電子線描画用のアライメントマークを形成する。同一の
マスクを用いるので、光りソグラフィ法による場合であ
っても上記ソース電極、ドレイン電極と上記電子線露光
用のアライメントマークとの相対的な位置ずれは起こら
ない。 次に、上記電子線描画用のアライメントマークを基準と
して電子線露光法により、ゲート電極を形成する。電子
線露光法によっているので、上記電子線描画用のアライ
メントマークに対して上記ゲート電極は正確な位置に形
成される。すなわち、上記ソース電極、ドルイン電極と
ゲート電極とは、いずれも上記電子線露光用のアライメ
ントマークに対して正確に位置に形成される。したがっ
て、従来に比して上記ソース電極、ドルイン電極と上記
ゲート電極との相対的な位置ずれが抑制される。 したがって、素子特性に対する悪影響が生じなくなり、
特性の均一性が向上する。
以下、この発明の電界効果トランジスタの製造方法を実
施例により詳細に説明する。 第１図（ａ）乃至（ｅ）は一実施例の電界効果トランジ
スタの作製過程を示している。 ■まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ
基板２０上にＧａＡｓチャネル層２１全２１する。この
ＧａＡｓチャネル層２１全２１から基板２０の表面に至
るまで選択的にエツチングして、基板２０表面にＧａＡ
ｓチャネル層２１全２１る能動領域２２を形成する。 ■次に、同図（ｂ）に示すように、エツチングした基板
２０表面で電子線描画用アライメントマークを設けるべ
き箇所２４に基板保護用のＳｉＮｘ膜２５を形成する。 ■そして、能動領域２２の表面でソース電極ドレイン電
極を設けるべき箇所（能動領域２２の両側のメサ斜面と
基板２０表面の一部とを含む領域）２３．３３と基板保
護用の下地膜２５を設けた箇所２４とを除いて、基板２
０上にレジスト層２６を形成する。 ■次に、レジスト層２６と基板保護用の下地膜２５とを
マスクとしてエツチングを行って、基板２０表面にソー
ス電極、ドレイン電極を埋め込むための一対の溝３４．
３５を形成する。 ■次に、同図（ｃ）に示すように、この溝３４，３５の
深さと同じ厚みの電極層を基板２０上に蒸着し、続いて
上記レジスト層を剥離して、リフトオフ法により上記溝
３４．３５内に表面が能動領域表面２１ａと同一平面を
なすソース電極２７．ドレイン電極２８を形成する。同
時に、このソース電極２７ ドレイン電極２８と同一の
マスクを用いて、光りソグラフィ法により上記基板保護
用のＳｉＮｘ膜２５上に上記電極層からなる電子線描画
用のアライメントマーク２９を形成する。同一のマスク
を用いているので、光りソグラフイ法を用いていてもソ
ース電極２７．ドレイン電極２８とこのアライメントマ
ーク２９との相対的な位置ずれは起こらない。なお、次
の工程で電子線描画を行う際に、このアライメントマー
ク２９の端部２９ａの段差がＳｉＮｘ膜２５の端部２５
ａの段差と区別できるように、このアライメントマーク
２９の寸法はＳｉＮｘ膜２５の寸法よりも小さく設定し
ておく。 ０次に、基板２０上に電子線レジスト３０を塗布する。 ソース電極２７．ドルイン電極２８の表面は能動領域表
面２１ａと同一平面となっているので、たとえソース電
極２７．ドレイン電極２８の端部２７ｇ、２８ａ間の距
離が２μｍ程度と狭くても、この能動領域表面２１ａに
電子線レジスト３０を均一に塗布することができる。 ■次に、同図（ｅ）に示すように、電子線描画用のアラ
イメントマーク２９を基準として電子線描画を行って、
ソース電極２７．ドレイン電極２８の端部２７ａ、２ｇ
ａ間の能動領域表面２１ａにリセス溝３２を形成する。 さらにこのりセス溝３２上にゲート電極３１を形成する
。ここで、電子線露光法を用いているので、アライメン
トマーク２９に対してゲート電極３１を正確な位置に形
成することができる。 このように、ソース電極２７．ドレイン電極２８とゲー
ト電極３１とを、いずれもこのアライメントマーク２９
に対して正確な位置に形成することができる。したがっ
て、従来に比して、ソース電極２７．ドレイン電極２８
とゲート電極３１との相対的な位置ずれを抑制すること
ができる。これにより、ゲート・ソース間降伏電圧など
素子特性へ位置ずれによる悪影響が生じるのを防止でき
、素子特性の均一性を高めることができる。
施例により詳細に説明する。 第１図（ａ）乃至（ｅ）は一実施例の電界効果トランジ
スタの作製過程を示している。 ■まず、第１図（ａ）に示すように、半絶縁性ＧａＡｓ
基板２０上にＧａＡｓチャネル層２１全２１する。この
ＧａＡｓチャネル層２１全２１から基板２０の表面に至
るまで選択的にエツチングして、基板２０表面にＧａＡ
ｓチャネル層２１全２１る能動領域２２を形成する。 ■次に、同図（ｂ）に示すように、エツチングした基板
２０表面で電子線描画用アライメントマークを設けるべ
き箇所２４に基板保護用のＳｉＮｘ膜２５を形成する。 ■そして、能動領域２２の表面でソース電極ドレイン電
極を設けるべき箇所（能動領域２２の両側のメサ斜面と
基板２０表面の一部とを含む領域）２３．３３と基板保
護用の下地膜２５を設けた箇所２４とを除いて、基板２
０上にレジスト層２６を形成する。 ■次に、レジスト層２６と基板保護用の下地膜２５とを
マスクとしてエツチングを行って、基板２０表面にソー
ス電極、ドレイン電極を埋め込むための一対の溝３４．
３５を形成する。 ■次に、同図（ｃ）に示すように、この溝３４，３５の
深さと同じ厚みの電極層を基板２０上に蒸着し、続いて
上記レジスト層を剥離して、リフトオフ法により上記溝
３４．３５内に表面が能動領域表面２１ａと同一平面を
なすソース電極２７．ドレイン電極２８を形成する。同
時に、このソース電極２７ ドレイン電極２８と同一の
マスクを用いて、光りソグラフィ法により上記基板保護
用のＳｉＮｘ膜２５上に上記電極層からなる電子線描画
用のアライメントマーク２９を形成する。同一のマスク
を用いているので、光りソグラフイ法を用いていてもソ
ース電極２７．ドレイン電極２８とこのアライメントマ
ーク２９との相対的な位置ずれは起こらない。なお、次
の工程で電子線描画を行う際に、このアライメントマー
ク２９の端部２９ａの段差がＳｉＮｘ膜２５の端部２５
ａの段差と区別できるように、このアライメントマーク
２９の寸法はＳｉＮｘ膜２５の寸法よりも小さく設定し
ておく。 ０次に、基板２０上に電子線レジスト３０を塗布する。 ソース電極２７．ドルイン電極２８の表面は能動領域表
面２１ａと同一平面となっているので、たとえソース電
極２７．ドレイン電極２８の端部２７ｇ、２８ａ間の距
離が２μｍ程度と狭くても、この能動領域表面２１ａに
電子線レジスト３０を均一に塗布することができる。 ■次に、同図（ｅ）に示すように、電子線描画用のアラ
イメントマーク２９を基準として電子線描画を行って、
ソース電極２７．ドレイン電極２８の端部２７ａ、２ｇ
ａ間の能動領域表面２１ａにリセス溝３２を形成する。 さらにこのりセス溝３２上にゲート電極３１を形成する
。ここで、電子線露光法を用いているので、アライメン
トマーク２９に対してゲート電極３１を正確な位置に形
成することができる。 このように、ソース電極２７．ドレイン電極２８とゲー
ト電極３１とを、いずれもこのアライメントマーク２９
に対して正確な位置に形成することができる。したがっ
て、従来に比して、ソース電極２７．ドレイン電極２８
とゲート電極３１との相対的な位置ずれを抑制すること
ができる。これにより、ゲート・ソース間降伏電圧など
素子特性へ位置ずれによる悪影響が生じるのを防止でき
、素子特性の均一性を高めることができる。
以上より明らかなように、この発明の電界効果トランジ
スタの製造方法は、ソース電極、ドレイン電極と同一の
マスクを用いて電子線描画用アライメントマークを形成
し、さらにこの電子線描画用アライメントマークを基準
としてゲート電極を形成しているので、上記ソース電極
、ドレイン電極と上記ゲート電極との相対的な位置ずれ
を従来に比して抑制することができる。したがって、素
子特性へ悪影響が生じるのを防止でき、素子特性の均一
性を高めることができる。
スタの製造方法は、ソース電極、ドレイン電極と同一の
マスクを用いて電子線描画用アライメントマークを形成
し、さらにこの電子線描画用アライメントマークを基準
としてゲート電極を形成しているので、上記ソース電極
、ドレイン電極と上記ゲート電極との相対的な位置ずれ
を従来に比して抑制することができる。したがって、素
子特性へ悪影響が生じるのを防止でき、素子特性の均一
性を高めることができる。
第１図（ａ）乃至（ｅ）はこの発明の一実施例の電界効
果トランジスタの製造方法を説明する工程図、第２図は
作製すべき電界効果トランジスタの構造を示す概略断面
図、第３図（ａ）乃至（ｄ）は従来の電界効果トランジ
スタの製造方法を示す工程図である。 ２０・・・半絶縁性ＧａＡｓ基板、 ２Ｉ・・・ＧａＡｓチャネル層、 ２２・・・能動領域、 ２５・・・ＳｉＮ膜、２６・・
・レジスト、 ２７・・・ソース電極、２８・・・ド
レイン電極、 ２９・・・電子ｓＩＭ画用アライメントマーク、３０・
・・電子線レジスト、 ３！・・・ゲート電極、３２・
・・リセス溝、 ３４．３５・・・溝。 第１図
果トランジスタの製造方法を説明する工程図、第２図は
作製すべき電界効果トランジスタの構造を示す概略断面
図、第３図（ａ）乃至（ｄ）は従来の電界効果トランジ
スタの製造方法を示す工程図である。 ２０・・・半絶縁性ＧａＡｓ基板、 ２Ｉ・・・ＧａＡｓチャネル層、 ２２・・・能動領域、 ２５・・・ＳｉＮ膜、２６・・
・レジスト、 ２７・・・ソース電極、２８・・・ド
レイン電極、 ２９・・・電子ｓＩＭ画用アライメントマーク、３０・
・・電子線レジスト、 ３！・・・ゲート電極、３２・
・・リセス溝、 ３４．３５・・・溝。 第１図
Claims (1)
- （１）半導体基板表面に、チャネルとなるべき半導体層
を堆積する工程と、 上記半導体層表面から上記基板表面に至るまで選択的に
エッチングして、上記基板表面に上記半導体層からなる
メサ状の能動領域を形成する工程と、 上記エッチングした基板表面で電子線描画用アライメン
トマークを設けるべき箇所に基板保護用の下地膜を形成
する工程と、 上記能動領域のうちソース電極、ドレイン電極を設ける
べき箇所と上記基板保護用の下地膜を設けた箇所とを除
いて、上記基板上にレジスト層を形成する工程と、 上記レジスト層と上記基板保護用の下地膜とをマスクと
してエッチングして、上記能動領域表面にソース電極、
ドレイン電極を埋め込むための一対の溝を形成する工程
と、 上記溝の深さと同じ厚みの電極層を上記基板上に蒸着し
、続いて上記レジスト層を剥離して、上記溝内に表面が
上記能動領域表面と同一平面をなすソース電極、ドレイ
ン電極をそれぞれ形成し、同時にこのソース電極、ドレ
イン電極と同一のマスクを用いて上記基板保護用の下地
膜上に上記電極層からなる電子線描画用のアライメント
マークを形成する工程と、 上記電子線描画用アライメントマークを基準として電子
線描画を行って、上記ソース電極、ドレイン電極間の上
記能動領域表面にリセス溝を形成し、このリセス溝上に
ゲート電極を形成する工程とを有することを特徴とする
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25809590A JPH04133439A (ja) | 1990-09-26 | 1990-09-26 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25809590A JPH04133439A (ja) | 1990-09-26 | 1990-09-26 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04133439A true JPH04133439A (ja) | 1992-05-07 |
Family
ID=17315442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25809590A Pending JPH04133439A (ja) | 1990-09-26 | 1990-09-26 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04133439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
| JP2014082357A (ja) * | 2012-10-17 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-09-26 JP JP25809590A patent/JPH04133439A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
| JP2014082357A (ja) * | 2012-10-17 | 2014-05-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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