JPH0745635A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0745635A JPH0745635A JP18398293A JP18398293A JPH0745635A JP H0745635 A JPH0745635 A JP H0745635A JP 18398293 A JP18398293 A JP 18398293A JP 18398293 A JP18398293 A JP 18398293A JP H0745635 A JPH0745635 A JP H0745635A
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- JP
- Japan
- Prior art keywords
- passivation film
- electrode
- effect transistor
- semiconductor substrate
- manufacturing
- Prior art date
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- Pending
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- Junction Field-Effect Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ブレークダウン電圧が大きく、経時的に劣化
しないパッシベーション膜を備えた電界効果トランジス
タの製造方法を提供する。 【構成】 ソース電極３、ドレイン電極４およびゲート
電極５の形成された半導体基板１を活性酸素雰囲気中で
処理することにより、ソース電極上、ドレイン電極上お
よびゲート電極上ならびにこれらの電極の周辺露出部の
半導体基板表面上に酸化物層の下層パッシベーション膜
６を形成し、この下層パッシベーション膜の上に上層パ
ッシベーション膜７を形成し、ソース電極上、ドレイン
電極上およびゲート電極上の下層パッシベーション膜お
よび上層パッシベーション膜を部分的に除去することを
特徴とする電界効果トランジスタの製造方法。
しないパッシベーション膜を備えた電界効果トランジス
タの製造方法を提供する。 【構成】 ソース電極３、ドレイン電極４およびゲート
電極５の形成された半導体基板１を活性酸素雰囲気中で
処理することにより、ソース電極上、ドレイン電極上お
よびゲート電極上ならびにこれらの電極の周辺露出部の
半導体基板表面上に酸化物層の下層パッシベーション膜
６を形成し、この下層パッシベーション膜の上に上層パ
ッシベーション膜７を形成し、ソース電極上、ドレイン
電極上およびゲート電極上の下層パッシベーション膜お
よび上層パッシベーション膜を部分的に除去することを
特徴とする電界効果トランジスタの製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、ブレークダウン電圧の
大きい電界効果トランジスタ（以下、ＦＥＴと簡略記載
するときもある。）の製造方法に関する。
大きい電界効果トランジスタ（以下、ＦＥＴと簡略記載
するときもある。）の製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓなどのＭＥＳＦＥＴは、半導体
基板表面および電極の保護のため、パッシベーション膜
を形成する必要がある。このパッシベーション膜は、従
来、半導体基板にソース電極、ドレイン電極およびゲー
ト電極を形成した後、プラズマＣＶＤ法、スパッタリン
グ法などにより、酸化シリコン膜、窒化シリコン膜など
を形成している。しかし、これらの方法でパッシベーシ
ョン膜を形成した場合、ＦＥＴのブレークダウン電圧
（ゲート・ソース電極間の耐電圧）が劣化することが知
られている。
基板表面および電極の保護のため、パッシベーション膜
を形成する必要がある。このパッシベーション膜は、従
来、半導体基板にソース電極、ドレイン電極およびゲー
ト電極を形成した後、プラズマＣＶＤ法、スパッタリン
グ法などにより、酸化シリコン膜、窒化シリコン膜など
を形成している。しかし、これらの方法でパッシベーシ
ョン膜を形成した場合、ＦＥＴのブレークダウン電圧
（ゲート・ソース電極間の耐電圧）が劣化することが知
られている。
【０００３】したがって、このＦＥＴのブレークダウン
電圧を劣化させない方法として、ＦＥＴの半導体基板表
面および電極表面を、熱処理もしくはプラズマ処理する
ことによって、パッシベーション膜を形成する方法があ
る。
電圧を劣化させない方法として、ＦＥＴの半導体基板表
面および電極表面を、熱処理もしくはプラズマ処理する
ことによって、パッシベーション膜を形成する方法があ
る。
【０００４】
【発明が解決しようとする課題】しかしながら、熱処理
による方法では、基板の熱的損傷が生じ、またプラズマ
処理による方法では、活性層の損傷が生じるなどの問題
があった。
による方法では、基板の熱的損傷が生じ、またプラズマ
処理による方法では、活性層の損傷が生じるなどの問題
があった。
【０００５】したがって、本発明は、ブレークダウン電
圧が大きく、経時的に劣化しないパッシベーション膜を
備えた電界効果トランジスタの製造方法を提供すること
を目的とする。
圧が大きく、経時的に劣化しないパッシベーション膜を
備えた電界効果トランジスタの製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明は、ソース電極、
ドレイン電極およびゲート電極の形成された半導体基板
を活性酸素雰囲気中で処理することにより、ソース電極
上、ドレイン電極上およびゲート電極上ならびにこれら
の電極の周辺露出部の半導体基板表面上に酸化物層の下
層パッシベーション膜を形成し、この下層パッシベーシ
ョン膜の上に上層パッシベーション膜を形成し、ソース
電極上、ドレイン電極上およびゲート電極上の下層パッ
シベーション膜および上層パッシベーション膜を部分的
に除去することを特徴とする電界効果トランジスタの製
造方法としたものである。
ドレイン電極およびゲート電極の形成された半導体基板
を活性酸素雰囲気中で処理することにより、ソース電極
上、ドレイン電極上およびゲート電極上ならびにこれら
の電極の周辺露出部の半導体基板表面上に酸化物層の下
層パッシベーション膜を形成し、この下層パッシベーシ
ョン膜の上に上層パッシベーション膜を形成し、ソース
電極上、ドレイン電極上およびゲート電極上の下層パッ
シベーション膜および上層パッシベーション膜を部分的
に除去することを特徴とする電界効果トランジスタの製
造方法としたものである。
【０００７】
【作用】本発明は、下層パッシベーション膜として、活
性酸素雰囲気中で形成された酸化物層を用い、上層パッ
シベーション膜として窒化シリコン膜、酸化シリコン膜
などを用いるので、本発明により製造された電界効果ト
ランジスタは、ゲート・ソース電極間のブレークダウン
電圧が大きくなるという作用を有する。
性酸素雰囲気中で形成された酸化物層を用い、上層パッ
シベーション膜として窒化シリコン膜、酸化シリコン膜
などを用いるので、本発明により製造された電界効果ト
ランジスタは、ゲート・ソース電極間のブレークダウン
電圧が大きくなるという作用を有する。
【０００８】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１において、１はＧａＡｓ半導体基板、２は活
性層である。この活性層２の上には、ソース電極３、ド
レイン電極４およびゲート電極５が形成されている。上
記活性層２は、イオン注入および活性化熱処理などによ
り形成される。また、ソース電極３、ドレイン電極４お
よびゲート電極５は、リソグラフィ技法、エッチング技
法、リフトオフ技法、蒸着、スパッタ等の従来の半導体
製法により、形成される。
する。図１において、１はＧａＡｓ半導体基板、２は活
性層である。この活性層２の上には、ソース電極３、ド
レイン電極４およびゲート電極５が形成されている。上
記活性層２は、イオン注入および活性化熱処理などによ
り形成される。また、ソース電極３、ドレイン電極４お
よびゲート電極５は、リソグラフィ技法、エッチング技
法、リフトオフ技法、蒸着、スパッタ等の従来の半導体
製法により、形成される。
【０００９】図２は下層パッシベーション膜を形成する
工程を示すもので、図１の電極が形成された半導体基板
１を、例えば、紫外線で活性化した酸素（オゾン）の１
０００ｍｌ／ｍｉｎ流通下の雰囲気中で、半導体基板１
の温度３０℃にて、２分間程、処理する。そして、この
処理により、約５ｎｍ程度の酸化物層６を、ソース電極
３上、ドレイン電極４上およびゲート電極５上ならびに
これらの電極の周辺露出部分に、形成する。
工程を示すもので、図１の電極が形成された半導体基板
１を、例えば、紫外線で活性化した酸素（オゾン）の１
０００ｍｌ／ｍｉｎ流通下の雰囲気中で、半導体基板１
の温度３０℃にて、２分間程、処理する。そして、この
処理により、約５ｎｍ程度の酸化物層６を、ソース電極
３上、ドレイン電極４上およびゲート電極５上ならびに
これらの電極の周辺露出部分に、形成する。
【００１０】図３は上層パッシベーション膜を形成する
工程を示すもので、この上層パッシベーション膜７は、
図２の下層パッシベーション膜６の上に、厚さ５００ｎ
ｍの窒化シリコン（Ｓｉ3 Ｎ4 ）膜を、プラズマＣＶＤ
法により形成する。このプラズマＣＶＤ法は、半導体基
板１を３００℃に加熱し、シラン、窒素およびアンモニ
アとの反応により行われる。なお、この上層パッシベー
ション膜７は、窒化シリコン（Ｓｉ3 Ｎ4 ）膜以外に、
酸化シリコン（ＳｉＯ2 ）等の緻密な絶縁膜を用いても
よい。図４は電極上に部分的に開口部を設ける工程を示
すものである。即ち、ソース電極３上、ドレイン電極４
上およびゲート電極５上に、リソグラフィ等により、上
層パッシベーション膜７および下層パッシベーション膜
６をエッチング除去して、開口部３ａ、４ａ、５ａをそ
れぞれ形成する。
工程を示すもので、この上層パッシベーション膜７は、
図２の下層パッシベーション膜６の上に、厚さ５００ｎ
ｍの窒化シリコン（Ｓｉ3 Ｎ4 ）膜を、プラズマＣＶＤ
法により形成する。このプラズマＣＶＤ法は、半導体基
板１を３００℃に加熱し、シラン、窒素およびアンモニ
アとの反応により行われる。なお、この上層パッシベー
ション膜７は、窒化シリコン（Ｓｉ3 Ｎ4 ）膜以外に、
酸化シリコン（ＳｉＯ2 ）等の緻密な絶縁膜を用いても
よい。図４は電極上に部分的に開口部を設ける工程を示
すものである。即ち、ソース電極３上、ドレイン電極４
上およびゲート電極５上に、リソグラフィ等により、上
層パッシベーション膜７および下層パッシベーション膜
６をエッチング除去して、開口部３ａ、４ａ、５ａをそ
れぞれ形成する。
【００１１】次に、本実例製法と従来例製法とにより製
造された電界効果トランジスタの比較データを示す。
造された電界効果トランジスタの比較データを示す。
【００１２】
【表１】
【００１３】表１記載の条件にて行った測定結果を、図
５に示す。なお、図５は、ドレイン・ソース間電圧Ｖｄ
ｓに対するゲートリーク電流Ｉｇ特性（ブレークダウン
電圧特性）を示す。この図５から、パッシベーション膜
として、その下層に活性酸素処理酸化物層を、有する本
実施例製法により製造された電界効果トランジスタＡの
方が、下層に活性酸素処理酸化物層を有しない従来例製
法により製造された電界効果トランジスタＢに比べて、
ブレークダウン電圧（ゲート・ソース電極間耐電圧）が
大きいことが理解される。
５に示す。なお、図５は、ドレイン・ソース間電圧Ｖｄ
ｓに対するゲートリーク電流Ｉｇ特性（ブレークダウン
電圧特性）を示す。この図５から、パッシベーション膜
として、その下層に活性酸素処理酸化物層を、有する本
実施例製法により製造された電界効果トランジスタＡの
方が、下層に活性酸素処理酸化物層を有しない従来例製
法により製造された電界効果トランジスタＢに比べて、
ブレークダウン電圧（ゲート・ソース電極間耐電圧）が
大きいことが理解される。
【００１４】
【発明の効果】本発明は、下層パッシベーション膜とし
て、活性酸素雰囲気中で半導体基板を処理して酸化物層
を形成し、上層パッシベーション膜として窒化シリコン
膜、酸化シリコン膜などを用いるので、本発明により製
造された電界効果トランジスタは、ゲート・ソース電極
間のブレークダウン電圧が大きく、経時的にも劣化しな
い。また、本発明製造方法においては、従来例製造方法
におけるように、熱処理による半導体基板の熱損傷とか
プラズマ処理による活性層の損傷が生じることがない。
て、活性酸素雰囲気中で半導体基板を処理して酸化物層
を形成し、上層パッシベーション膜として窒化シリコン
膜、酸化シリコン膜などを用いるので、本発明により製
造された電界効果トランジスタは、ゲート・ソース電極
間のブレークダウン電圧が大きく、経時的にも劣化しな
い。また、本発明製造方法においては、従来例製造方法
におけるように、熱処理による半導体基板の熱損傷とか
プラズマ処理による活性層の損傷が生じることがない。
【図１】 半導体基板に電極を形成する工程図
【図２】 図１の半導体基板に形成された電極上および
その露出周辺に酸化物層の下層パッシベーション膜を形
成する工程図
その露出周辺に酸化物層の下層パッシベーション膜を形
成する工程図
【図３】 図２の下層パッシベーション膜の上に窒化シ
リコン膜を形成する工程図
リコン膜を形成する工程図
【図４】 電極の上に部分的に開口部を形成する工程図
【図５】 本実施例製法と従来例製法とにより製造され
たＦＥＴのブレークダウン電圧特性図
たＦＥＴのブレークダウン電圧特性図
１ 半導体基板 ２ 活性層 ３ ソース電極 ４ ドレイン電極 ５ ゲート電極 ６ 下層パッシベーション膜 ７ 上層パッシベーション膜
Claims (1)
- 【請求項１】 ソース電極、ドレイン電極およびゲート
電極の形成された半導体基板を活性酸素雰囲気中で処理
することにより、ソース電極上、ドレイン電極上および
ゲート電極上ならびにこれらの電極の周辺露出部の半導
体基板表面上に酸化物層の下層パッシベーション膜を形
成し、この下層パッシベーション膜の上に上層パッシベ
ーション膜を形成し、ソース電極上、ドレイン電極上お
よびゲート電極上の下層パッシベーション膜および上層
パッシベーション膜を部分的に除去することを特徴とす
る電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18398293A JPH0745635A (ja) | 1993-07-26 | 1993-07-26 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18398293A JPH0745635A (ja) | 1993-07-26 | 1993-07-26 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745635A true JPH0745635A (ja) | 1995-02-14 |
Family
ID=16145248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18398293A Pending JPH0745635A (ja) | 1993-07-26 | 1993-07-26 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745635A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
-
1993
- 1993-07-26 JP JP18398293A patent/JPH0745635A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009533874A (ja) * | 2006-04-13 | 2009-09-17 | フリースケール セミコンダクター インコーポレイテッド | 二層パッシベーションを有するトランジスタ及び方法 |
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