CN111863808A - 基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管及制作方法 - Google Patents

基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管及制作方法 Download PDF

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Abstract

本发明公开了一种基于肖特基‑欧姆混合漏电极的单片异质集成Cascode晶体管，主要解决现有单片异质集成的Cascode结构场效应晶体管击穿特性较差的问题。其包括：衬底(1)、GaN缓冲层(2)、AlGaN势垒层(3)和SiN隔离层(4)，该SiN隔离层的中间刻有隔离槽(15)；隔离槽的一侧印制有Si有源层(5)，以制备Si金属氧化物半导体场效应晶体管；隔离槽的另一侧制备GaN高电子迁移率晶体管，第二漏电极(8)部分区域与AlGaN势垒层形成欧姆接触，剩余区域与AlGaN势垒层形成肖特基接触。本发明提升了单片异质集成的Cascode结构场效应晶体管的击穿特性，可用于高压电源开关。

Description

基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管 及制作方法
技术领域
本发明属于半导体器件技术领域，特别涉及一种单片异质集成Cascode晶体管，可用
于高压电源开关。
技术背景
自20世纪90年代以来GaN作为第三代半导体材料的代表，在高压、高频和大功率器件领域中展现出了出色的性能。GaN是宽禁带半导体材料，其器件可以承受更高的工作电压，具有更低的导通电阻和更小的输入输出电容，从而保证了GaN器件的高电流水平和较低的损耗，提高了器件的频率特性。基于GaN材料的AlGaN/GaN高电子迁移率晶体管很容易实现异质结构，可以产生高浓度的二维电子气，具有高电子迁移率和高击穿电场。根据上述特性，GaN高电子迁移率晶体管器件经常被用于电力电子领域与微波领域。
由于增强型GaN高电子迁移率晶体管比耗尽型GaN高电子迁移率晶体管更适合在电路中使用，所以设计增强型GaN高电子迁移率晶体管便成为了人们的目标。目前实现增强型 GaN高电子迁移率晶体管器件比较常用的方法就是采用由低压增强型Si金属氧化物半导体场效应晶体管和高压耗尽型GaN高电子迁移率晶体管组成的Cascode结构，如图1所示。该结构中通过控制Si金属氧化物半导体场效应晶体管的栅源电压来控制GaN高电子迁移率晶体管的导通，如此实现增强型GaN高电子迁移率晶体管正栅压导通。
在Cascode结构中，高压耗尽型GaN高电子迁移率晶体管的漏电极通常采用形成欧姆接触的金属，经过高温退火，金属与半导体材料界面形成欧姆接触。而快速退火工艺在界面形成合金时会产生金属尖刺，随着GaN器件漏电极电压的不断升高，漏电极的金属尖刺会引发电场尖峰，导致泄露电流急剧增大，从而造成Cascode晶体管的击穿特性下降，限制了其在功率器件领域的应用。
近年来，有研究人员采用形成肖特基接触的金属对GaN高电子迁移率晶体管的漏电极进行定义，虽然提高了器件的击穿电压，但是由于漏电极引入了肖特基势垒，导致器件在正向导通时呈现出类似于二极管正向导通机理，从而造成Cascode晶体管应用困难。
发明内容
本发明的目的在于针对上述现有技术的不足，提出一种基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管及制作方法，以使单片异质集成的Cascode晶体管在正向导通特性不受影响的条件下，击穿特性得到提高。
为实现上述目的，本发明的基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管，其自下而上包括：衬底、GaN缓冲层、AlGaN势垒层和SiN隔离层，SiN隔离层的中间刻有深至GaN缓冲层的隔离槽；该隔离槽一侧的SiN隔离层上设有Si有源层，Si有源层上的两边设第一源电极和第一漏电极，该源、漏电极之间设有栅介质层，栅介质层上设有第一栅电极，形成Si金属氧化物半导体场效应晶体管的；所述隔离槽另一侧的AlGaN势垒层上横向依次设有第二源电极、第二栅电极和第二漏电极，形成GaN高电子迁移率晶体管，其特征在于：
第二漏电极的部分区域采用钛、铝、镍和金叠层结构，且钛金属与AlGaN势垒层形成欧姆接触；
第二漏电极的剩余区域采用镍和金叠层，且镍金属与AlGaN势垒层形成肖特基接触，且肖特基接触区域的金属覆盖在整个欧姆接触区域的金属上，以降低欧姆接触产生的金属尖刺对器件击穿特性的影响和肖特基势垒对器件正向导通特性的影响，提高击穿特性。
进一步，所述第一漏电极与所述第二源电极通过第一金属互联条进行电气连接；所述第一源电极与所述第二栅电极通过第二金属互联条进行电气连接。
进一步，所述第二栅电极和第二漏电极的肖特基接触区域采用相同的金属；第二源电极和第二漏电极的欧姆接触区域采用相同的金属。
进一步，所述第二源电极和所述第二漏电极的欧姆接触区域厚度均为262nm；所述第二栅电极和所述第二漏电极的肖特基接触区域厚度均为270-300nm。
进一步，所述衬底的材料为蓝宝石或碳化硅或硅，厚度为500-600μm；所述GaN缓冲层的厚度为1.5-2.5μm；所述AlGaN势垒层的厚度为30-40nm；所述SiN隔离层的厚度为 200-250nm；所述第一金属互联条和第二金属互联条的厚度均为300-400nm。
进一步，所述Si有源层的厚度为150-250nm；所述第一栅电极的厚度为150-250nm；所述第一源电极和所述第一漏电极的厚度均为60-100nm；所述第一源电极和第一漏电极之间的栅介质层的厚度为10-20nm。
为实现上述目的，本发明制作基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管的制作方法，其特征在于，包括如下：
1)制备SiN/AlGaN/GaN/衬底基片：即采用金属有机物化学气相淀积和原子层沉积工艺，先在衬底上依次外延GaN缓冲层和AlGaN势垒层；再在AlGaN势垒层上淀积SiN隔离层，得到SiN/AlGaN/GaN/衬底基片；
2)采用光刻与反应离子刻蚀工艺，在SOI晶片上形成单晶硅薄膜孤岛；
3)采用湿法刻蚀工艺，将2)得到的样品放入49％HF溶液中，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层；
4)采用光刻工艺，在单晶硅薄膜边缘制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜的位移和脱落；
5)采用湿法刻蚀工艺，将制有锚点的样品放入49％HF溶液中，完全刻蚀埋氧化层，使单晶硅薄膜掉落在SOI晶片的基底上；
6)采用转移印刷技术，将5)得到的单晶硅薄膜转印到SiN/AlGaN/GaN/衬底基片上；
7)采用光刻与反应离子刻蚀工艺，在6)得到的样品上刻蚀350-400nm深的隔离槽，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛；
8)采用离子注入工艺，在Si/SiN/AlGaN/GaN孤岛的单晶硅薄膜上注入剂量为5×1015 cm-2，能量为30keV的磷离子，并在1000℃的氮气氛围下退火60s，以激活杂质，形成N型重掺杂的源漏区；
9)采用反应离子刻蚀和电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上源区和漏区的SiN 刻蚀掉，然后在SiN/AlGaN/GaN孤岛上的源区和漏区的部分区域上沉积金属叠层，形成GaN 高电子迁移率晶体管的源电极和漏电极的欧姆接触区域，并在温度为875℃的氮气氛围下退火30s，使得金属叠层与AlGaN势垒层形成欧姆接触；
10)采用反应离子刻蚀与电子束蒸发工艺，将9)所得样品中的SiN/AlGaN/GaN孤岛上栅区的SiN刻蚀掉，并在此栅区和漏区的剩余区域上依次淀积45-75nm厚的镍和 190-255nm厚的金，分别形成GaN高电子迁移率晶体管的栅电极与漏电极的肖特基接触区域；
11)采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积10-20nm 厚的氧化物薄膜，形成Si金属氧化物半导体场效应晶体管的栅介质层；
12)采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射150-250nm厚的氮化钽，形成Si金属氧化物半导体场效应晶体管的栅电极；
13)采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的氧化物薄膜刻蚀掉，并淀积60-100nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触；
14)采用湿法刻蚀工艺，使用浓度为5％的HF溶液刻蚀掉覆盖在GaN高电子迁移率晶体管栅源漏电极上的氧化物薄膜，以使GaN电子迁移率晶体管的栅源漏电极裸露在外面；
15)制作金属互连线：
15a)采用光刻与电子束蒸发与工艺，在14)所得的器件表面制作光刻胶掩模，用该光刻胶掩模在两器件之间形成金属互连图形；
15b)在光刻胶掩模上淀积一层300-400nm厚的金属薄膜，再使用有机溶剂将多余金属剥离，分别在Si器件的漏电极与GaN器件的源电极之间、Si器件的源电极与GaN器件的栅电极之间形成金属互连，完成整个器件的制作。
本发明与现有技术相比，由于单片异质集成的Cascode晶体管中的GaN高电子迁移率晶体管采用了肖特基-欧姆混合漏电极，使得单片异质集成的Cascode晶体管的反向击穿特性大大提高，同时其正向导通特性不受影响，扩大器件的应用范围。
附图说明
图1是现有Cascode结构场效应晶体管的电路原理图；
图2是本发明基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管的截面结构示意图；
图3是图2的俯视图；
图4是本发明制作基于肖特基-欧姆混合漏电极的Cascode晶体管的流程示意图。
具体实施方式
以下结合附图，对本发明的实施例进行详细描述。
参照图2和图3，本发明基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管，其自下而上包括衬底1、GaN缓冲层2、AlGaN势垒层3和SiN隔离层4，SiN隔离层4的中间刻有隔离槽15，其贯穿AlGaN势垒层3并深至GaN缓冲层2，以切断二维电子气，防止器件之间的漏电。该衬底材料，可选用厚度为500-600μm的蓝宝石或碳化硅或硅衬底； GaN缓冲层2的厚度为1.5-2.5μm；AlGaN势垒层3的厚度为30-40nm；SiN隔离层4的厚度为200-250nm。
所述隔离槽15，其一侧的SiN隔离层4上面印制有Si有源层5，该Si有源层5上的两边设有第一源电极9和第一漏电极12，该第一源电极9和第一漏电极12之间设有栅介质层10，该栅介质层10上设有第一栅电极11，形成Si金属氧化物半导体场效应晶体管器件，其中，Si有源层5的厚度为150-250nm，第一栅电极11的厚度为150-250nm，第一源电极 9和第一漏电极12的厚度均为60-100nm，栅介质层10的厚度为10-20nm。
所述隔离槽15，其另一侧的AlGaN势垒层3上横向依次设有第二源电极6、第二栅电极7和第二漏电极8，形成GaN高电子迁移率晶体管器件，其中，第二源电极6与第二漏电极8的欧姆接触区域采用相同的金属，厚度均为262nm；第二栅电极7和第二漏电极8 的肖特基接触区域采用相同的金属，厚度均为270-300nm。
所述第一漏电极12与所述第二源电极6通过第一金属互连条13进行电气连接；所述第一源电极9与所述第二栅电极7通过第二金属互联条14进行电气连接，其中，第一金属互联条13和第二金属互联条14的厚度均为300-400nm。
参照图4，本发明制作基于单片异质集成的Cascode晶体管的方法，给出以下三种实施例。
实施例1：在蓝宝石衬底上制备单晶硅薄膜厚度为200nm的基于肖特基-欧姆混合漏电极的单片异质集成的Cascode晶体管。
步骤1，制备SiN/AlGaN/GaN/蓝宝石衬底基片。
采用金属有机物化学气相淀积和原子层沉积工艺，先在蓝宝石衬底上依次外延GaN缓冲层和AlGaN势垒层；再在AlGaN势垒层上淀积SiN隔离层，得到SiN/AlGaN/GaN/蓝宝石衬底基片，如图4(p)。
步骤2，在SOI晶片上形成单晶硅薄膜孤岛隔离。
选取单晶硅薄膜厚度为200nm、埋氧化层厚度为200nm的SOI晶片，如图4(a)；
采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻蚀出单晶硅薄膜孤岛，如图4 (b)。
步骤3，部分刻蚀暴露的埋氧化层。
采用湿法刻蚀工艺，将刻蚀出单晶硅薄膜孤岛的SOI晶片放入49％HF溶液中15min，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层，如图4(c)。
步骤4，制作光刻胶锚点。
采用光刻工艺，在SOI晶片上的单晶硅薄膜边缘，制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜位移、脱落，如图4(d)。
步骤5，完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
采用湿法刻蚀工艺，将制有锚点的SOI晶片放入49％HF溶液中2h，完全刻蚀埋氧化层,使单晶硅薄膜掉落在衬底上，如图4(e)。
步骤6，转印单晶硅薄膜到SiN/AlGaN/GaN/蓝宝石衬底基片上，如图4(f)。
采用转印技术，将SOI晶片上的200nm的单晶硅薄膜转印到SiN隔离层厚度为200nm、 AlGaN势垒层厚度为30nm、GaN缓冲层厚度为1.5μm、蓝宝石衬底厚度为500μm的SiN/AlGaN/GaN/蓝宝石衬底基片上，具体实现如下：
首先，将SiN/AlGaN/GaN/蓝宝石衬底基片依次置于丙酮、无水乙醇和去离子水中各超声清洗10min，再用氮气枪吹干；
接着，将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片先进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此可快速分离使得PDMS具有较大的粘附力，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
然后，将粘有单晶硅薄膜的固体聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/蓝宝石衬底基片贴合，再将两者以1mm/s的速度分离，使硅薄膜被SiN/AlGaN/GaN/蓝宝石衬底基片所获取，由此完成硅薄膜的转印。
步骤7，制作Si金属氧化物半导体场效应晶体管和GaN高电子迁移率晶体管的孤岛隔离。
采用光刻与反应离子刻蚀工艺，对转印上单晶硅薄膜的SiN/AlGaN/GaN/蓝宝石衬底基片进行隔离槽刻蚀，以刻断二维电子气，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛，如图4(g)。
步骤8，制作Si金属氧化物半导体场效应晶体管的源漏区。
采用离子注入工艺，在Si/SiN/AlGaN/GaN孤岛的单晶硅薄膜上注入剂量为5×1015cm-2、能量为30keV的磷离子；
利用快速热退火工艺，在1000℃的氮气氛围下，退火60s，激活杂质，形成N型重掺杂的源漏区，如图4(h)。
步骤9，制作GaN高电子迁移率晶体管的源电极和漏电极的欧姆接触区域。
采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上源区和漏区的SiN刻蚀掉，并在此源区和漏区部分部分区域上依次淀积22nm厚的钛、140nm厚的铝、55nm厚的镍、45nm厚的金，形成GaN高电子迁移率晶体管的源电极和漏电极的欧姆接触区域，并在温度为875℃的氮气氛围下退火30s，使得源电极和漏电极的部分区域与AlGaN形成欧姆接触，如图4(i)。
步骤10，制作GaN高电子迁移率晶体管的栅电极与漏电极的肖特基接触区域。
采用反应离子刻蚀与电子束蒸发工艺，将步骤9)所得样品中的SiN/AlGaN/GaN孤岛上栅区的SiN刻蚀掉，并在此栅区以及漏区的剩余区域上依次淀积50nm厚的镍、220nm厚的金，分别形成GaN高电子迁移率晶体管的栅电极和漏电极的肖特基接触部分，如图4(j)。
步骤11，制作Si金属氧化物半导体场效应管的栅介质层。
采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积10nm厚的二氧化三铝，作为Si金属氧化物半导体场效应管器件的栅介质层，如图4(k)；
步骤12，制作Si金属氧化物半导体场效应管器件的栅电极。
采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射150nm厚的氮化钽，作为Si金属氧化物半导体场效应管器件的栅电极，如图4(l)。
步骤13，制作Si金属氧化物半导体场效应管器件的源漏电极。
采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积60nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触，如图4(m)。
步骤14，电极开孔。
采用湿法刻蚀工艺，使用浓度为5％的HF溶液刻蚀掉覆盖在GaN高电子迁移率晶体管栅源漏电极上的三氧化二铝，以使器件的栅源漏电极裸露在外面，如图4(n)。
步骤15，制作两器件之间的金属互连条。
首先，采用光刻与电子束蒸发与工艺，在步骤14所得的器件表面制作光刻胶掩模，用该光刻胶掩模在两器件之间形成金属互连图形；
然后，在光刻胶掩模上淀积一层300nm厚的铝金属薄膜，再使用丙酮溶液将多余金属剥离，分别在Si器件的漏电极与GaN器件的源电极之间、Si器件的源电极与GaN器件的栅电极之间形成金属互连，完成整个器件的制作，如图4(o)。
实施例2：在碳化硅衬底上制备单晶硅薄膜厚度为250nm的基于肖特基-欧姆混合漏电极的单片异质集成的Cascode晶体管。
步骤A，制备SiN/AlGaN/GaN/碳化硅衬底基片。
A1)采用金属有机物化学气相淀积和原子层沉积工艺，先在碳化硅衬底上依次外延 GaN缓冲层和AlGaN势垒层；
A2)在AlGaN势垒层上淀积SiN隔离层，得到SiN/AlGaN/GaN/碳化硅衬底基片，如图4(p)。
步骤B，在SOI晶片上形成单晶硅薄膜孤岛隔离。
B1)选取单晶硅薄膜厚度为250nm、埋氧化层厚度为200nm的SOI晶片，如图4(a)；
B2)采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻出单晶硅薄膜孤岛，如图4(b)。
步骤C，部分刻蚀暴露的埋氧化层。
本步骤的具体实施与实施例1的步骤3相同，如图4(c)。
步骤D，制作光刻胶锚点。
本步骤的具体实施与实施例1的步骤4相同，如图4(d)。
步骤E，完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
本步骤的具体实施与实施例1的步骤5相同，如图4(e)。
步骤F，转印单晶硅薄膜到SiN/AlGaN/GaN/碳化硅衬底基片上，如图4(f)。
采用转印技术，将SOI晶片上的250nm的单晶硅薄膜转印到SiN隔离层厚度为225nm、 AlGaN势垒层厚度为35nm、GaN缓冲层厚度为2μm、碳化硅衬底厚度为550μm的 SiN/AlGaN/GaN/碳化硅衬底基片上，具体实现如下：
F1)将SiN/AlGaN/GaN/碳化硅衬底基片依次置于丙酮、无水乙醇和去离子水中各超声清洗10min，再用氮气枪吹干；
F2)将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此快速地分离使得PDMS具有较大的粘附力，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
F3)将粘有单晶硅薄膜的固体聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/碳化硅衬底基片贴合，再将两者以1mm/s的速度分离，使硅薄膜被SiN/AlGaN/GaN/碳化硅衬底基片所获取，由此完成硅薄膜的转印。
步骤G，制作Si金属氧化物半导体场效应晶体管和GaN高电子迁移率晶体管的孤岛隔离。
采用光刻与反应离子刻蚀工艺，对转印上单晶硅薄膜的SiN/AlGaN/GaN/碳化硅衬底基片进行隔离槽刻蚀，以刻断二维电子气，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛，如图4(g)。
步骤H，制作Si金属氧化物半导体场效应晶体管的源漏区。
本步骤的具体实施与实施例1的步骤8相同，如图4(h)。
步骤I，制作GaN高电子迁移率晶体管的源电极和漏电极的欧姆接触区域。
本步骤的具体实施与实施例1的步骤9相同，如图4(i)。
步骤J，制作GaN高电子迁移率晶体管的栅电极和漏电极的肖特基接触区域。
采用反应离子刻蚀与电子束蒸发工艺，将步骤J)所得样品中的SiN/AlGaN/GaN孤岛上栅区的SiN刻蚀掉，并在此栅区以及漏区的剩余区域上依次淀积50nm厚的镍金属、235nm 厚的金金属，分别形成GaN高电子迁移率晶体管的栅电极和漏电极的肖特基接触部分，如图4(j)。
步骤K，制作Si金属氧化物半导体场效应管器件的栅介质层。
采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积15nm厚的二氧化三铝，作为Si金属氧化物半导体场效应管器件的栅介质层，如图4(k)；
步骤L，制作Si金属氧化物半导体场效应管器件的栅电极。
采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射200nm厚的氮化钽，作为Si金属氧化物半导体场效应晶体管的栅电极，如图4(l)。
步骤M，制作Si金属氧化物半导体场效应管器件的源漏电极。
采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积80nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触，如图4(m)。
步骤N，电极开孔。
本步骤的具体实施与实施例1的步骤14相同，如图4(n)。
步骤O，制作金属互连线。
O1)采用光刻与电子束蒸发与工艺，在步骤N所得的器件表面制作光刻胶掩模，用该光刻胶掩模在两器件之间形成金属互连图形；
O2)在光刻胶掩模上淀积一层350nm厚的铝金属薄膜，再使用丙酮溶液将多余金属剥离，以分别在Si器件的漏电极与GaN器件的源电极之间、Si器件的源电极与GaN器件的栅电极之间形成金属互连，完成整个器件的制作，如图4(o)。
实施例3：在硅衬底上制备单晶硅薄膜厚度为150nm的基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管。
步骤一，制备SiN/AlGaN/GaN/硅衬底基片。
采用金属有机物化学气相淀积和原子层沉积工艺，先在硅衬底上依次外延GaN缓冲层和AlGaN势垒层；再在AlGaN势垒层上淀积SiN隔离层，得到SiN/AlGaN/GaN/硅衬底基片，如图4(p)。
步骤二，在SOI晶片上形成单晶硅薄膜孤岛隔离。
选取单晶硅薄膜厚度为150nm、埋氧化层厚度为200nm的SOI晶片，如图4(a)；
采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻出单晶硅薄膜孤岛，如图4 (b)。
步骤三，部分刻蚀暴露的埋氧化层。
本步骤的具体实施与实施例1的步骤3相同，如图4(c)。
步骤四，制作光刻胶锚点。
本步骤的具体实施与实施例1的步骤4相同，如图4(d)。
步骤五，完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
本步骤的具体实施与实施例1的步骤5相同，如图4(e)。
步骤六，转印单晶硅薄膜到SiN/AlGaN/GaN/硅衬底基片上，如图4(f)。
采用转印技术，将SOI晶片上的150nm的单晶硅薄膜转印到SiN隔离层厚度为250nm、AlGaN势垒层厚度为40nm、GaN缓冲层厚度为2.5μm、硅衬底厚度为600μm的 SiN/AlGaN/GaN/硅衬底基片上，具体实现如下：
6.1)将SiN/AlGaN/GaN/硅衬底基片依次置于丙酮、无水乙醇和去离子水中各超声清洗 10min，再用氮气枪吹干；
6.2)将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此快速地分离使得PDMS具有较大的粘附力，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
6.3)将粘有单晶硅薄膜的固体聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/硅衬底基片贴合，再将两者以1mm/s的速度分离，以在SiN/AlGaN/GaN/硅衬底基片上粘附上硅薄膜，完成硅薄膜的转印。
步骤七，制作Si金属氧化物半导体场效应晶体管和GaN高电子迁移率晶体管的孤岛隔离。
采用光刻与反应离子刻蚀工艺，对转印上单晶硅薄膜的SiN/AlGaN/GaN/硅衬底基片进行隔离槽刻蚀，以刻断二维电子气，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和 SiN/AlGaN/GaN孤岛，如图4(g)。
步骤八，制作Si金属氧化物半导体场效应晶体管的源漏区。
本步骤的具体实施与实施例1的步骤8相同，如图4(h)。
步骤九，制作GaN高电子迁移率晶体管的源电极和漏电极的欧姆接触区域。
本步骤的具体实施与实施例1的步骤9相同，如图4(i)。
步骤十，制作GaN高电子迁移率晶体管的栅电极与漏电极的肖特基接触区域。
采用反应离子刻蚀与电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上栅区的SiN刻蚀掉，并在此栅区以及漏区的肖特基接触区域上依次淀积50nm厚的镍金属、250nm厚的金金属，分别形成GaN高电子迁移率晶体管的栅电极和漏电极的肖特基接触部分，如图4(j)。
步骤十一，制作Si金属氧化物半导体场效应管器件的栅介质层。
采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积20nm厚的二氧化三铝，作为Si金属氧化物半导体场效应管器件的栅介质层，如图4(k)；
步骤十二，制作Si金属氧化物半导体场效应管器件的栅电极。
采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射250nm厚的氮化钽，作为Si金属氧化物半导体场效应晶体管的栅电极，如图4(l)。
步骤十三，制作Si金属氧化物半导体场效应管器件的源漏电极。
采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的三氧化二铝刻蚀掉，并淀积100nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触，如图4(m)。
步骤十四，电极开孔。
本步骤的具体实施与实施例1的步骤14相同，如图4(n)。
步骤十五，制作源场板和金属互连线。
15.1)采用光刻与电子束蒸发与工艺，在步骤十四所得的器件表面制作光刻胶掩模，用该光刻胶掩模在两器件之间形成金属互连图形；
15.2)在光刻胶掩模上淀积一层400nm厚的铝金属薄膜，再使用丙酮溶液将多余金属剥离，以分别在Si器件的漏电极与GaN器件的源电极之间、Si器件的源电极与GaN器件的栅电极之间形成金属互连，完成整个器件的制作，如图4(o)。
以上描述仅是本发明的三个具体实例，并未构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修改和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (9)

1.一种基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管，其自下而上包括：衬底(1)、GaN缓冲层(2)、AlGaN势垒层(3)和SiN隔离层(4)，SiN隔离层(4)的中间刻有深至GaN缓冲层(2)的隔离槽(15)；该隔离槽(15)一侧的SiN隔离层(4)上设有Si有源层(5)，Si有源层(5)上的两边设第一源电极(9)和第一漏电极(12)，该源、漏电极之间设有栅介质层(10)，栅介质层(10)上设有第一栅电极(11)，形成Si金属氧化物半导体场效应晶体管的；所述隔离槽(15)另一侧的AlGaN势垒层(3)上横向依次设有第二源电极(6)、第二栅电极(7)和第二漏电极(8)，形成GaN高电子迁移率晶体管，其特征在于：
第二漏电极(8)的部分区域采用钛、铝、镍和金叠层结构，且钛金属与AlGaN势垒层(3)形成欧姆接触；
第二漏电极(8)的剩余区域采用镍和金叠层，且镍金属与AlGaN势垒层(3)形成肖特基接触，且肖特基接触区域的金属覆盖在整个欧姆接触区域的金属上，以降低欧姆接触产生的金属尖刺对器件击穿特性的影响和肖特基势垒对器件正向导通特性的影响，提高击穿特性。
2.根据权利要求书1所述的晶体管，其特征在于：
第一漏电极(12)与第二源电极(6)通过第一金属互联条(13)进行电气连接；
第一源电极(9)与第二栅电极(7)通过第二金属互联条(14)进行电气连接。
3.根据权利要求书1所述的晶体管，其特征在于：
第二栅电极(7)和第二漏电极(8)的肖特基接触区域采用相同的金属；
第二源电极(6)和第二漏电极(8)的欧姆接触区域采用相同的金属。
4.根据权利要求书1所述的晶体管，其特征在于：
第二源电极(6)和第二漏电极(8)的欧姆接触区域厚度均为262nm；
第二栅电极(7)和第二漏电极(8)的肖特基接触区域厚度均为270-300nm。
5.根据权利要求书1所述的晶体管，其特征在于：
衬底(1)的材料为蓝宝石或碳化硅或硅，厚度为500-600μm；
GaN缓冲层(2)的厚度为1.5-2.5μm；
AlGaN势垒层(3)的厚度为30-40nm；
SiN隔离层(4)的厚度为200-250nm；
第一金属互联条(13)和第二金属互联条(14)的厚度均为300-400nm。
6.根据权利要求书1所述的晶体管，其特征在于：
Si有源层(5)的厚度为150-250nm；
第一栅电极(11)的厚度为150-250nm；
第一源电极(9)和第一漏电极(12)的厚度均为60-100nm；
第一源电极(9)和第一漏电极(12)之间的栅介质层(10)的厚度为10-20nm。
7.一种具有肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管的制作方法，其特征在于，包括如下步骤：
1)制备SiN/AlGaN/GaN/衬底基片：即采用金属有机物化学气相淀积和原子层沉积工艺，先在衬底上依次外延GaN缓冲层和AlGaN势垒层；再在AlGaN势垒层上淀积SiN隔离层，得到SiN/AlGaN/GaN/衬底基片；
2)采用光刻与反应离子刻蚀工艺，在SOI晶片上形成单晶硅薄膜孤岛；
3)采用湿法刻蚀工艺，将2)得到的样品放入49％HF溶液中，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层；
4)采用光刻工艺，在单晶硅薄膜边缘制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜的位移和脱落；
5)采用湿法刻蚀工艺，将制有锚点的样品放入49％HF溶液中，完全刻蚀埋氧化层，使单晶硅薄膜掉落在SOI晶片的基底上；
6)采用转移印刷技术，将5)得到的单晶硅薄膜转印到SiN/AlGaN/GaN/衬底基片上；
7)采用光刻与反应离子刻蚀工艺，在6)得到的样品上刻蚀350-400nm深的隔离槽，在隔离槽的两侧分别形成Si/SiN/AlGaN/GaN孤岛和SiN/AlGaN/GaN孤岛；
8)采用离子注入工艺，在Si/SiN/AlGaN/GaN孤岛的单晶硅薄膜上注入剂量为5×1015cm-2，能量为30keV的磷离子，并在1000℃的氮气氛围下退火60s，以激活杂质，形成N型重掺杂的源漏区；
9)采用反应离子刻蚀和电子束蒸发工艺，将SiN/AlGaN/GaN孤岛上源区和漏区的SiN刻蚀掉，然后在SiN/AlGaN/GaN孤岛上的源区和漏区的部分区域上沉积金属叠层，形成GaN高电子迁移率晶体管的源电极和漏电极的欧姆接触区域，并在温度为875℃的氮气氛围下退火30s，使得金属叠层与AlGaN势垒层形成欧姆接触；
10)采用反应离子刻蚀与电子束蒸发工艺，将9)所得样品中的SiN/AlGaN/GaN孤岛上栅区的SiN刻蚀掉，并在此栅区和漏区的剩余区域上依次淀积45-75nm厚的镍和190-255nm厚的金，分别形成GaN高电子迁移率晶体管的栅电极和漏电极的肖特基接触区域；
11)采用原子层沉积工艺，在300℃温度条件与氮气氛围下，在整个样品上沉积10-20nm厚的氧化物薄膜，形成Si金属氧化物半导体场效应晶体管的栅介质层；
12)采用磁控溅射工艺，在未掺杂的单晶硅薄膜上方的三氧化二铝薄膜上溅射150-250nm厚的氮化钽，形成Si金属氧化物半导体场效应晶体管的栅电极；
13)采用湿法刻蚀与电子束蒸发工艺，将单晶硅薄膜源漏区上的氧化物薄膜刻蚀掉，并淀积60-100nm厚的镍金属，形成Si金属氧化物半导体场效应晶体管的源漏电极，并在温度为400℃的氮气氛围下退火1min，使得源漏电极与重掺源漏区形成欧姆接触；
14)采用湿法刻蚀工艺，使用浓度为5％的HF溶液刻蚀掉覆盖在GaN高电子迁移率晶体管栅源漏电极上的氧化物薄膜，以使GaN电子迁移率晶体管的栅源漏电极裸露在外面；
15)制作金属互连线：
15a)采用光刻与电子束蒸发与工艺，在14)所得的器件表面制作光刻胶掩模，用该光刻胶掩模在两器件之间形成金属互连图形；
15b)在光刻胶掩模上淀积一层300-400nm厚的金属薄膜，再使用有机溶剂将多余金属剥离，分别在Si器件的漏电极与GaN器件的源电极之间、Si器件的源电极与GaN器件的栅电极之间形成金属互连，完成整个器件的制作。
8.根据权利要求书7所述的方法，其中所述6)的具体实现如下：
6a)将SiN/AlGaN/GaN/衬底基片依次置于丙酮、无水乙醇和去离子水中各超声清洗10min，再用氮气枪吹干；
6b)将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片贴合，再将两者以10cm/s的速度分离，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上；
6c)将粘有单晶硅薄膜的固态聚二甲基硅氧烷PDMS与SiN/AlGaN/GaN/衬底基片贴合，再将两者以1mm/s的速度分离，以使硅薄膜粘附在SiN/AlGaN/GaN/衬底基片上，完成单晶硅薄膜的转印。
9.根据权利要求书8所述的方法，其中所述9)的金属叠层由下往上依次为：22nm厚的钛金属、140nm厚的铝金属、55nm厚的镍金属、45nm厚的金金属。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053742A (zh) * 2021-03-12 2021-06-29 浙江集迈科微电子有限公司 GaN器件及制备方法
CN114725094A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si-GaN单片异质集成反相器及其制备方法
CN114725093A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法
CN113053742B (zh) * 2021-03-12 2024-06-11 浙江集迈科微电子有限公司 GaN器件及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014029223A1 (zh) * 2012-08-21 2014-02-27 中山大学 一种兼具反向导通的异质结构场效应晶体管及其制作方法
CN109786376A (zh) * 2019-01-11 2019-05-21 西安电子科技大学 基于单片异质集成的Cascode结构GaN高电子迁移率晶体管及制作方法
CN110610936A (zh) * 2019-09-11 2019-12-24 西安电子科技大学 基于键合的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110634861B (zh) * 2019-09-11 2021-10-29 西安电子科技大学 基于智能剥离技术的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014029223A1 (zh) * 2012-08-21 2014-02-27 中山大学 一种兼具反向导通的异质结构场效应晶体管及其制作方法
CN109786376A (zh) * 2019-01-11 2019-05-21 西安电子科技大学 基于单片异质集成的Cascode结构GaN高电子迁移率晶体管及制作方法
CN110610936A (zh) * 2019-09-11 2019-12-24 西安电子科技大学 基于键合的单片异质集成Cascode氮化镓高迁移率晶体管及制作方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CEN TANG 等: "Study of the leakage current suppression for hybrid-Schottky/ohmic drain AlGaN/GaN HEMT", MICROELECTRONICS RELIABILITY, vol. 55, pages 347 - 351, XP029134767, DOI: 10.1016/j.microrel.2014.10.018 *
JIAQI ZHANG 等: "Wafer-Scale Si–GaN Monolithic Integrated E-Mode Cascode FET Realized by Transfer Printing and Self-Aligned Etching Technology", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 67, no. 8, pages 3304 - 3308, XP011800560, DOI: 10.1109/TED.2020.3001083 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053742A (zh) * 2021-03-12 2021-06-29 浙江集迈科微电子有限公司 GaN器件及制备方法
CN113053742B (zh) * 2021-03-12 2024-06-11 浙江集迈科微电子有限公司 GaN器件及制备方法
CN114725094A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si-GaN单片异质集成反相器及其制备方法
CN114725093A (zh) * 2022-01-26 2022-07-08 西安电子科技大学广州研究院 一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法
CN114725093B (zh) * 2022-01-26 2024-04-16 西安电子科技大学广州研究院 一种Si CMOS逻辑器件与GaN电力电子器件单片异质集成电路及其制备方法
CN114725094B (zh) * 2022-01-26 2024-04-30 西安电子科技大学广州研究院 一种Si-GaN单片异质集成反相器及其制备方法

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