CN114725094A - 一种Si-GaN单片异质集成反相器及其制备方法 - Google Patents

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Abstract

本发明公开了一种Si‑GaN单片异质集成反相器，包括：衬底、衬底上的GaN缓冲层、位于GaN缓冲层上的第一AlGaN势垒层和第二AlGaN势垒层；第一AlGaN势垒层和第二AlGaN势垒层之间具有隔离槽；第一AlGaN势垒层上设有第一p‑GaN层，第一p‑GaN层上设有SiN隔离层；SiN隔离层上设有Si有源层；Si有源层上覆盖有栅介质层，栅介质层上设有第一栅电极；第一栅电极的两侧分别设有第一源电极和第一漏电极；第二AlGaN势垒层上设有第二p‑GaN层、第二源电极、第二漏电极、第二栅电极；第一漏电极与第二漏电极通过第一金属互联条电气连接；第一栅电极与第二栅电极通过第二金属互联条电气连接。本发明还提供一种Si‑GaN单片异质集成反相器制备方法，本发明的反相器可实现低静态功耗、高开关频率等特性。

Description

一种Si-GaN单片异质集成反相器及其制备方法
技术领域
本发明属于半导体器件技术领域，具体涉及一种Si-GaN单片异质集成反相器及其制备方法。
背景技术
氮化镓(GaN)作为第三代半导体的典型代表，具有电子迁移率高、热稳定性好，高击穿电场等优点，可以在高频、高压、高温和大功率条件下工作。相比于由GaN分立器件构成的电力电子系统，单片集成技术更具有成本优势，同时可抑制寄生电容和寄生电导问题，有利于提高系统的工作频率、效率以及可靠性。目前，与Si基功率器件相比，AlGaN/GaN异质结n沟道高电子迁移率晶体管，因异质极化产生高浓度的二维电子气，具有更高的电子迁移率和击穿电场；但GaN材料非故意掺杂形成的n型背景载流子限制了p型材料的载流子浓度，同时，宽禁带氮化物半导体中，重空穴和轻空穴均具有较高的有效质量，使得空穴迁移率较低，仅有10～15cm2V-1S-1，远低于p型硅材料的迁移率。这都限制了p沟道GaN器件的性能，阻碍了单片集成技术的发展。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种Si-GaN单片异质集成反相器及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例的第一方面提供一种Si-GaN单片异质集成反相器，包括：衬底、所述衬底上的GaN缓冲层、位于所述GaN缓冲层上的第一AlGaN势垒层和第二AlGaN势垒层；
所述第一AlGaN势垒层和所述第二AlGaN势垒层之间具有隔离槽，所述隔离槽延伸至所述GaN缓冲层内；
所述第一AlGaN势垒层上设有第一p-GaN层，所述第一p-GaN层上设有SiN隔离层；所述SiN隔离层上设有Si有源层；所述Si有源层上覆盖有栅介质层，所述栅介质层上设有第一栅电极；所述第一栅电极的两侧分别设有第一源电极和第一漏电极；所述第一源电极和所述第一漏电极穿过所述栅介质层延伸至所述Si有源层上；
所述第二AlGaN势垒层上设有第二p-GaN层、第二源电极和第二漏电极；
所述第二源电极和所述第二漏电极分别位于所述第二p-GaN层的两侧；
所述第二p-GaN层上设有第二栅电极；
所述隔离槽上覆盖有所述栅介质层，所述第二AlGaN势垒层、所述第二p-GaN层、所述第二源电极、所述第二漏电极和所述第二栅电极上覆盖有所述栅介质层，且所述第二源电极、所述第二漏电极和所述第二栅电极上的栅介质层均开设有通孔；
所述第一漏电极与所述第二漏电极通过第一金属互联条电气连接；
所述第一栅电极与所述第二栅电极通过第二金属互联条电气连接；
所述反相器的边沿具有台阶结构，所述台阶结构从所述反相器的表面延伸至所述GaN缓冲层中。
在本发明的一个实施例中，所述Si有源层印制到所述SiN隔离层上，形成Si-GaN单片异质集成。
在本发明的一个实施例中，所述第一栅电极的材料为多晶硅；
所述第一源电极和所述第一漏电极的材料均为铝，且分别与所述Si有源层形成欧姆接触。
在本发明的一个实施例中，所述Si有源层的厚度为100-300nm；
所述第一栅电极的厚度为100-200nm；
所述第一源电极和所述第一漏电极的厚度均为30-100nm；
所述栅介质层的厚度为15-30nm。
在本发明的一个实施例中，所述第二源电极和所述第二漏电极的材料均包括自下而上层叠的钛、铝、镍和金，且与所述第二AlGaN势垒层形成欧姆接触；
所述第二栅电极的材料包括自下而上层叠的镍和金，且与所述第二p-GaN层形成欧姆接触。
在本发明的一个实施例中，所述第二源电极和所述第二漏电极的厚度均为260nm；
所述第二栅电极的厚度为120-250nm。
在本发明的一个实施例中，所述衬底的材料为蓝宝石或硅，厚度为400-500μm；
所述GaN缓冲层的厚度为1-5μm；
所述第一AlGaN势垒层和所述第二AlGaN势垒层的厚度均为15-30nm；
所述第一p-GaN层和所述第二p-GaN层的厚度均为70-120nm；
所述SiN隔离层的厚度为150-200nm；
所述第一金属互联条和所述第二金属互联条的厚度均为200-300nm。
本发明实施例的第二方面提供一种Si-GaN单片异质集成反相器制备方法，包括：
步骤一、制备SiN/p-GaN/AlGaN/GaN/衬底基片；
步骤二、对SOI晶片制备得到待转移单晶硅薄膜产品；
步骤三、采用转移印刷技术，将所述待转移单晶硅薄膜产品的单晶硅薄膜转印在所述SiN/p-GaN/AlGaN/GaN/衬底基片上以形成Si有源层，且所述Si有源层位于所述SiN/p-GaN/AlGaN/GaN/衬底基片的一侧；
步骤四、在所述Si有源层的一侧刻蚀深至GaN缓冲层的隔离槽，在所述隔离槽的两侧分别形成Si/SiN/p-GaN/AlGaN/GaN孤岛和SiN/p-GaN/AlGaN/GaN孤岛；
所述Si/SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层和p-GaN层分别为第一AlGaN势垒层和第一p-GaN层；
所述SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层为第二AlGaN势垒层；
步骤五、在步骤四制备得到的产品的边缘进行台面刻蚀，形成延伸至GaN缓冲层的台阶结构；
步骤六、采用离子注入工艺，在所述Si/SiN/p-GaN/AlGaN/GaN孤岛的Si有源层上注入硼离子，并在氮气氛围下退火以激活杂质，形成P型重掺杂的源极区和漏极区；源极区和漏极区位于Si有源层的两侧部上；
步骤七、将所述SiN/p-GaN/AlGaN/GaN孤岛上的SiN隔离层完全刻蚀，得到p-GaN/AlGaN/GaN孤岛；
步骤八、刻蚀掉所述p-GaN/AlGaN/GaN孤岛上栅极区以外的p-GaN层，得到第二p-GaN层；
步骤九、在所述p-GaN/AlGaN/GaN孤岛的源极区和漏极区上依次淀积钛金属、铝金属、镍金属和金金属，分别形成第二源电极和第二漏电极，并在氮气氛围下退火，使得第二源电极和第二漏电极均与所述第二AlGaN势垒层形成欧姆接触；
步骤十、在所述p-GaN/AlGaN/GaN孤岛的栅极区上依次淀积镍金属和金金属，形成第二栅电极；
步骤十一、在氮气氛围下，在步骤十制备的产品表面上淀积三氧化二铝，形成栅介质层；然后在所述Si/SiN/p-GaN/AlGaN/GaN孤岛的栅介质层上的栅极区淀积多晶硅，形成第一栅电极；
步骤十二、将所述Si/SiN/p-GaN/AlGaN/GaN孤岛的源极区和漏极区对应位置上栅介质层刻蚀掉，并淀积铝金属，形成第一源电极和第一漏电极，并在氮气氛围下退火，使得第一源电极和第一漏电极均与对应的源极区和漏极区形成欧姆接触；
步骤十三、刻蚀掉覆盖所述第二栅电极、所述第二源电极和所述第二漏电极上的部分栅介质层，以使所述第二栅电极、所述第二源电极和所述第二漏电极部分裸露；
步骤十四、在栅介质层上淀积第一金属互联条，以使所述第一漏电极和所述第二漏电极之间形成金属互连；在栅介质层上淀积第二金属互联条，以使所述第一栅电极和所述第二栅电极之间形成金属互连，得到如本发明实施例的第一方面所述的反相器。
本发明的有益效果：
本发明将增强型p沟道Si MOSFET和n沟道GaN HEMT器件进行单片异质集成，以使Si-GaN单片异质集成反相器不仅具有高浓度的二维电子气和较高的电子迁移率，而且具有较高的空穴迁移率，可实现低静态功耗、高开关频率等特性，扩大器件应用范围。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种Si-GaN单片异质集成反相器的电路原理图；
图2是本发明实施例提供的一种Si-GaN单片异质集成反相器的截面结构示意图；
图3是本发明实施例提供的一种Si-GaN单片异质集成反相器的俯视图；
图4a-图4s是本发明Si-GaN单片异质集成反相器的流程示意图。
附图标记说明：
10-衬底；20-GaN缓冲层；30-第一AlGaN势垒层；31-第一p-GaN层；32-SiN隔离层；33-Si有源层；34-第一栅电极；35-第一源电极；36-第一漏电极；40-第二AlGaN势垒层；41-第二p-GaN层；42-第二源电极；43-第二漏电极；44-第二栅电极；50-隔离槽；60-栅介质层；70-第一金属互联条；80-第二金属互联条。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图2和图3，本发明实施例的第一方面提供一种Si-GaN单片异质集成反相器，包括：衬底10、衬底10上的GaN缓冲层20、位于GaN缓冲层20上的第一AlGaN势垒层30和第二AlGaN势垒层40。第一AlGaN势垒层30和第二AlGaN势垒层40之间具有隔离槽50，隔离槽50延伸至GaN缓冲层20内。
第一AlGaN势垒层30上设有第一p-GaN层31，第一p-GaN层31上设有SiN隔离层32；SiN隔离层32上设有Si有源层33；Si有源层33上覆盖有栅介质层60，栅介质层60上设有第一栅电极34；第一栅电极34的两侧分别设有第一源电极35和第一漏电极36；第一源电极35和第一漏电极36穿过栅介质层60延伸至Si有源层33上。第一AlGaN势垒层30至第一栅电极34之间的结构形成p沟道Si金属氧化物半导体场效应晶体管。
第二AlGaN势垒层40上设有第二p-GaN层41、第二源电极42和第二漏电极43；第二源电极42和第二漏电极43分别位于第二p-GaN层41的两侧；第二p-GaN层41上设有第二栅电极44。第二AlGaN势垒层40、第二p-GaN层41、第二源电极42、第二漏电极43和第二栅电极44上覆盖有栅介质层60，且第二源电极42、第二漏电极43和第二栅电极44上的栅介质层60均开设有通孔。第二AlGaN势垒层40至第二势垒层侧的栅介质层60之间的结构形成n沟道GaN高电子迁移率晶体管。隔离槽50上覆盖有栅介质层60。
第一漏电极36与第二漏电极43通过第一金属互联条70电气连接，第一金属互联条70一端与第一漏电极36电气连接，另一端穿过第二漏电极43上的通孔与第二漏电极43电气连接。第一栅电极34与第二栅电极44通过第二金属互联条80电气连接。第二金属互联条80一端与第一栅电极34电气连接，另一端穿过第二栅电极44上的通孔与第二栅电极44电气连接。反相器的边沿具有台阶结构，台阶结构从反相器的表面延伸至GaN缓冲层20中。
本实施例的反相器，电路原理图如图1所示，与纯Si反相器相比，具有高浓度的二维电子气和更高的电子迁移率，与纯GaN反相器相比，这种反相器的p沟道Si MOSFET器件的空穴迁移率更高，同时，单片异质集成Si与GaN器件，避免引线键合引入的寄生电感，降低功率损耗，提高系统的工作频率。将增强型p沟道Si MOSFET和n沟道GaN HEMT器件进行单片异质集成，以使Si-GaN单片异质集成反相器不仅具有高浓度的二维电子气和较高的电子迁移率，而且具有较高的空穴迁移率，可实现低静态功耗、高开关频率等特性，扩大器件应用范围。
其中，图2中的第一金属互联条70和第二金属互联条80仅示意性表示将其两端的电极进行连接，第一金属互联条70和第二金属互联条80的位置关系如图3所示。
进一步地，Si有源层33印制到SiN隔离层32上，形成Si-GaN单片异质集成。
进一步地，第一栅电极34的材料为多晶硅。第一源电极35和第一漏电极36的材料均为铝，且分别与Si有源层33形成欧姆接触。
进一步地，Si有源层33的厚度为100-300nm。第一栅电极34的厚度为100-200nm。第一源电极35和第一漏电极36的厚度均为30-100nm。栅介质层60的厚度为15-30nm。
进一步地，第二源电极42和第二漏电极43的材料均包括自下而上层叠的钛、铝、镍和金，且与第二AlGaN势垒层40形成欧姆接触。第二栅电极44的材料包括自下而上层叠的镍和金，且与第二p-GaN层41形成欧姆接触。
进一步地，第二源电极42和第二漏电极43的厚度均为260nm，第二栅电极44的厚度为120-250nm。
进一步地，衬底10的材料为蓝宝石或硅，厚度为400-500μm。GaN缓冲层20的厚度为1-5μm。第一AlGaN势垒层30和第二AlGaN势垒层40的厚度均为15-30nm。第一p-GaN层31和第二p-GaN层41的厚度均为70-120nm。SiN隔离层32的厚度为150-200nm。第一金属互联条70和第二金属互联条80的厚度均为200-300nm。
实施例二
本发明实施例的第二方面提供一种Si-GaN单片异质集成反相器制备方法，包括以下步骤：
步骤一、制备SiN/p-GaN/AlGaN/GaN/衬底基片。
具体地，采用金属有机物化学气相淀积和原子层沉积工艺，在衬底10上外延GaN缓冲层20；在GaN缓冲层20上外延AlGaN势垒层；在AlGaN势垒层外延p-GaN层，在p-GaN层上外延SiN层，得到SiN/p-GaN/AlGaN/GaN/衬底基片。
其中，衬底10的材料为蓝宝石或硅，厚度为400-500μm。GaN缓冲层20的厚度为1-5μm。AlGaN势垒层的厚度为15-30nm。p-GaN层的厚度为70-120nm。SiN层的厚度为150-200nm。
步骤二、对SOI晶片制备得到待转移单晶硅薄膜产品。具体制备过程如下：
2.1、采用光刻与反应离子刻蚀工艺，在SOI晶片上形成单晶硅薄膜孤岛。
2.2、采用湿法刻蚀工艺，将步骤2.1得到的产品放入49％HF溶液中，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层。
2.3采用光刻工艺，在单晶硅薄膜边缘制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜的位移和脱落。
2.4、采用湿法刻蚀工艺，将2.3得到的产品放入49％HF溶液中，完全刻蚀埋氧化层，使单晶硅薄膜掉落在SOI晶片的基底上，得到待转移单晶硅薄膜产品。
步骤三、采用转移印刷技术，将待转移单晶硅薄膜产品的单晶硅薄膜转印在SiN/p-GaN/AlGaN/GaN/衬底基片上以形成Si有源层33，且Si有源层33位于SiN/p-GaN/AlGaN/GaN/衬底基片的一侧。
转印过程具体为：
3.1、将SiN/p-GaN/AlGaN/GaN/衬底基片，依次置于丙酮、无水乙醇和去离子水中超声清洗，再用氮气枪吹干。
3.2、将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片贴合，再将两者以10cm/s的速度分离，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上。
3.3、将粘有单晶硅薄膜的固态聚二甲基硅氧烷PDMS与SiN/p-GaN/AlGaN/GaN/衬底基片贴合，再将两者以1mm/s的速度分离，以使硅薄膜粘附在SiN/p-GaN/AlGaN/GaN/衬底基片上，完成单晶硅薄膜的转印，在SiN/p-GaN/AlGaN/GaN/衬底基片上形成Si有源层33。其中，Si有源层33的厚度为100-300nm。
步骤四、采用光刻与反应离子刻蚀工艺，在Si有源层33的一侧刻蚀深至GaN缓冲层20的隔离槽50，在隔离槽50的两侧分别形成Si/SiN/p-GaN/AlGaN/GaN孤岛和SiN/p-GaN/AlGaN/GaN孤岛。隔离槽50深度为400-600nm。
Si/SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层和p-GaN层分别为第一AlGaN势垒层30和第一p-GaN层31。
SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层为第二AlGaN势垒层40。因此，第一AlGaN势垒层30和第二AlGaN势垒层40的厚度均为15-30nm。第一p-GaN层31的厚度为70-120nm。
Si/SiN/p-GaN/AlGaN/GaN孤岛上的SiN层也即是SiN隔离层32。
步骤五、采用光刻和感应耦合等离子刻蚀工艺，在步骤四制备得到的产品的边缘进行台面刻蚀，形成延伸至GaN缓冲层20的台阶结构。多个器件在同时使用时，台阶结构可以形成器件之间的隔离，其中一个器件损坏不会影响其他器件的正常工作。台面刻蚀深度700-900nm。
步骤六、采用离子注入工艺，在Si/SiN/p-GaN/AlGaN/GaN孤岛的Si有源层33上注入剂量为5×1015cm-2，能量为20keV的硼离子，并在850℃的氮气氛围下退火10min，以激活杂质，形成P型重掺杂的源极区和漏极区。源极区和漏极区位于Si有源层33的两侧部上。
步骤七、采用光刻与反应离子刻蚀工艺，将SiN/p-GaN/AlGaN/GaN孤岛上的SiN层完全刻蚀，得到p-GaN/AlGaN/GaN孤岛。
步骤八、采用光刻与反应离子刻蚀工艺，刻蚀掉p-GaN/AlGaN/GaN孤岛上栅极区以外的p-GaN层，得到第二p-GaN层41。第二p-GaN层41的厚度为70-120nm。
步骤九、采用电子束蒸发工艺，在p-GaN/AlGaN/GaN孤岛的源极区和漏极区上依次淀积20nm厚的钛金属、140nm厚的铝金属、55nm厚的镍金属和45nm厚的金金属，分别形成n沟道GaN高电子迁移率晶体管的第二源电极42和第二漏电极43，并在温度为850℃的氮气氛围下退火30s，使得第二源电极42和第二漏电极43均与第二AlGaN势垒层40形成欧姆接触。
步骤十、采用电子束蒸发工艺，在p-GaN/AlGaN/GaN孤岛的栅极区上依次淀积20-50nm厚的镍金属和100-200nm厚的金金属，形成第二栅电极44。第二源电极42和第二漏电极43的厚度均为260nm；第二栅电极44的厚度为120-250nm。
步骤十一、采用原子层淀积工艺，在300℃温度条件与氮气氛围下，在步骤十制备的产品表面上淀积三氧化二铝，形成栅介质层60；然后再采用低压化学气相淀积工艺，在Si/SiN/p-GaN/AlGaN/GaN孤岛的栅介质层60上的栅极区淀积多晶硅，形成第一栅电极34。栅介质层60的厚度为15-30nm。第一栅电极34的厚度为100-200nm。
步骤十二、采用湿法刻蚀与电子束蒸发工艺，将Si/SiN/p-GaN/AlGaN/GaN孤岛的源极区和漏极区上对应位置上的栅介质层60刻蚀掉，并淀积30-100nm厚的铝金属，形成p沟道Si金属氧化物半导体场效应晶体管的第一源电极35和第一漏电极36，并在温度为400℃的氮气氛围下退火20min，使得第一源电极35和第一漏电极36均与对应的源极区和漏极区形成欧姆接触；第一源电极35和第一漏电极36的厚度均为30-100nm。
步骤十三、采用湿法刻蚀工艺，使用浓度为5％的HF溶液刻蚀掉覆盖第二栅电极44、第二源电极42和第二漏电极43上的部分栅介质层60，以使第二栅电极44、第二源电极42和第二漏电极43部分裸露。
步骤十四、采用电子束蒸发工艺，在栅介质层60上淀积第一金属互联条70，以使第一漏电极36和第二漏电极43之间形成金属互连；在栅介质层60上淀积第二金属互联条80，以使第一栅电极34和第二栅电极44之间形成金属互连，得到实施例一中的反相器。第一金属互联条70和第二金属互联条80的厚度均为200-300nm，材料均为金属铝。
实施例三
本发明实施例提供一种Si-GaN单片异质集成反相器制备方法，在蓝宝石衬底上制备单晶硅薄膜厚度为200nm的Si-GaN单片异质集成反相器，包括以下步骤：
步骤301、制备SiN/p-GaN/AlGaN/GaN/衬底基片。
具体地，采用金属有机物化学气相淀积和原子层沉积工艺，在衬底10上外延GaN缓冲层20；在GaN缓冲层20上外延AlGaN势垒层；在AlGaN势垒层外延p-GaN层，在p-GaN层上外延SiN层，得到SiN/p-GaN/AlGaN/GaN/衬底基片，如图4f。衬底10为蓝宝石。
步骤302、在SOI晶片上形成单晶硅薄膜孤岛隔离。
选取单晶硅薄膜厚度为200nm、埋氧化层厚度为200nm的SOI晶片，如图4a；
采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻出单晶硅薄膜孤岛，如图4b。
步骤303、部分刻蚀暴露的埋氧化层。
采用湿法刻蚀工艺，将将刻蚀出单晶硅薄膜孤岛的SOI晶片放入49％HF溶液中，刻蚀掉未被单晶硅薄膜孤岛覆盖的埋氧化层，如图4c。
步骤304、制作光刻胶锚点。
采用光刻工艺，在SOI晶片上的单晶硅薄膜边缘制作锚点，以防止后续完全刻蚀埋氧化层后单晶硅薄膜的位移和脱落，如图4d。
步骤305、完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
采用湿法刻蚀工艺，将将制有锚点的SOI晶片放入49％HF溶液中浸泡2h，完全刻蚀埋氧化层，使单晶硅薄膜掉落在SOI晶片的基底上，得到待转移单晶硅薄膜产品，如图4e。
步骤306、将得到的单晶硅薄膜转印到步骤301的SiN/p-GaN/AlGaN/GaN/衬底基片上，如图4g
采用转移印刷技术，将SOI晶片上的200nm的单晶硅薄膜转印SiN/p-GaN/AlGaN/GaN/衬底基片上形成Si有源层33，且Si有源层33位于SiN/p-GaN/AlGaN/GaN/衬底基片的一侧。SiN层厚度为200nm、p-GaN层厚度为100nm、AlGaN势垒层厚度为20nm、GaN缓冲层20厚度为4μm、衬底10厚度为500μm。
转印过程具体为：
步骤3061、将SiN/p-GaN/AlGaN/GaN/衬底基片，依次置于丙酮、无水乙醇和去离子水中超声清洗10min，再用氮气枪吹干。
步骤3062、将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片先进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此可快速分离使得PDMS具有较大的粘附力，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上。
步骤3063、将粘有单晶硅薄膜的固态聚二甲基硅氧烷PDMS与SiN/p-GaN/AlGaN/GaN/衬底基片贴合，再将两者以1mm/s的速度分离，以使硅薄膜粘附在SiN/p-GaN/AlGaN/GaN/衬底基片上，完成单晶硅薄膜的转印，在SiN/p-GaN/AlGaN/GaN/衬底基片上形成Si有源层33。由于分离速度慢，聚二甲基硅氧烷PDMS体现出对单晶硅薄膜的粘附力要比单晶硅薄膜和SiN/p-GaN/AlGaN/GaN/衬底基片的粘附力小，因此硅薄膜可被SiN/p-GaN/AlGaN/GaN/衬底基片获取，由此完成硅薄膜的转印。
步骤307、制作p沟道Si MOSFET和n沟道GaN HEMT器件的孤岛隔离。
采用光刻与反应离子刻蚀工艺，在Si有源层33的一侧刻蚀深至GaN缓冲层20的隔离槽50，在隔离槽50的两侧分别形成Si/SiN/p-GaN/AlGaN/GaN孤岛和SiN/p-GaN/AlGaN/GaN孤岛，如图4h。
Si/SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层和p-GaN层分别为第一AlGaN势垒层30和第一p-GaN层31。
SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层为第二AlGaN势垒层40。因此，第一AlGaN势垒层30和第二AlGaN势垒层40的厚度均为20nm。第一p-GaN层31的厚度为100nm。Si/SiN/p-GaN/AlGaN/GaN孤岛上的SiN层也即是SiN隔离层32。
步骤308、制作p沟道Si MOSFET和n沟道GaN HEMT器件的台面隔离。
采用光刻和感应耦合等离子刻蚀工艺，在步骤307制备得到的产品的边缘进行台面刻蚀，形成延伸至GaN缓冲层20的台阶结构，如图4i。多个器件在同时使用时，台阶结构可以形成器件之间的隔离，其中一个器件损坏不会影响其他器件的正常工作。
步骤309、将单晶硅薄膜进行掺杂，形成p沟道Si金属氧化物半导体场效应晶体管的源漏区。
采用离子注入工艺，在Si/SiN/p-GaN/AlGaN/GaN孤岛的Si有源层33(单晶硅薄膜)上注入剂量为5×1015cm-2，能量为20keV的硼离子，并在850℃的氮气氛围下退火10min，以激活杂质，形成P型重掺杂的源极区和漏极区，如图4j。源极区和漏极区位于Si有源层33的两侧部上。
步骤310、刻蚀SiN/p-GaN/AlGaN/GaN孤岛的SiN层。
采用光刻与反应离子刻蚀工艺，将SiN/p-GaN/AlGaN/GaN孤岛上的SiN层完全刻蚀，，如图4k得到p-GaN/AlGaN/GaN孤岛。
步骤311、刻蚀p-GaN/AlGaN/GaN孤岛的p-GaN层。
采用光刻与反应离子刻蚀工艺，在步骤310得到p-GaN/AlGaN/GaN孤岛上刻蚀掉栅极区以外的p-GaN层，得到第二p-GaN层41，如图4l。第二p-GaN层41的厚度为100nm。
步骤312、制作n沟道GaN高电子迁移率晶体管的源、漏电极。
采用电子束蒸发工艺，在p-GaN/AlGaN/GaN孤岛的源极区和漏极区上依次淀积20nm厚的钛金属、140nm厚的铝金属、55nm厚的镍金属和45nm厚的金金属，分别形成n沟道GaN高电子迁移率晶体管的第二源电极42和第二漏电极43，并在温度为850℃的氮气氛围下退火30s，使得第二源电极42和第二漏电极43均与第二AlGaN势垒层40形成欧姆接触，如图4m。
步骤313、制作n沟道GaN高电子迁移率晶体管的栅电极。
采用电子束蒸发工艺，在p-GaN/AlGaN/GaN孤岛的栅极区上依次淀积20-50nm厚的镍金属和100-200nm厚的金金属，形成第二栅电极44，如图4n。
步骤314、制作p沟道Si金属氧化物半导体场效应管器件的栅介质和栅电极。
采用原子层淀积工艺，在300℃温度条件与氮气氛围下，在步骤313制备的产品表面上淀积20nm厚的三氧化二铝，形成栅介质层60，如图4o；
然后再采用低压化学气相淀积工艺，在Si/SiN/p-GaN/AlGaN/GaN孤岛的在未掺杂的Si有源层33(单晶硅薄膜)上方的栅介质层60上(栅极区)淀积200nm厚的多晶硅，形成第一栅电极34，如图4p。
步骤315、制作p沟道Si金属氧化物半导体场效应管器件的源漏电极。
采用湿法刻蚀与电子束蒸发工艺，将Si/SiN/p-GaN/AlGaN/GaN孤岛的源极区和漏极区上对应的栅介质层60刻蚀掉，并淀积100nm厚的铝金属，形成p沟道Si金属氧化物半导体场效应晶体管的第一源电极35和第一漏电极36，并在温度为400℃的氮气氛围下退火20min，使得第一源电极35和第一漏电极36均与对应的源极区和漏极区形成欧姆接触，如图4q。
步骤316、电极开孔。
采用湿法刻蚀工艺，使用浓度为5％的HF溶液分别刻蚀掉覆盖第二栅电极44、第二源电极42和第二漏电极43上的部分栅介质层60形成通孔，以使第二栅电极44、第二源电极42和第二漏电极43部分裸露，如图4r。
步骤317、制备金属互连条。
采用电子束蒸发工艺，在栅介质层60上淀积第一金属互联条70，以使第一漏电极36和第二漏电极43之间形成金属互连；在栅介质层60上淀积第二金属互联条80，以使第一栅电极34和第二栅电极44之间形成金属互连，得到实施例一中的反相器，如图4s。第一金属互联条70和第二金属互联条80的厚度均为300nm，材料均为金属铝。
实施例四
本发明实施例提供一种Si-GaN单片异质集成反相器制备方法，在硅衬底上制备单晶硅薄膜厚度为100nm的Si-GaN单片异质集成反相器，包括以下步骤：
步骤401、制备SiN/p-GaN/AlGaN/GaN/衬底基片。
具体地，采用金属有机物化学气相淀积和原子层沉积工艺，在衬底10上外延GaN缓冲层20；在GaN缓冲层20上外延AlGaN势垒层；在AlGaN势垒层外延p-GaN层，在p-GaN层上外延SiN层，得到SiN/p-GaN/AlGaN/GaN/衬底基片。衬底10为硅。
步骤402、在SOI晶片上形成单晶硅薄膜孤岛隔离。
选取单晶硅薄膜厚度为100nm、埋氧化层厚度为200nm的SOI晶片；
采用光刻工艺与反应离子刻蚀工艺，在SOI晶片的上部刻出单晶硅薄膜孤岛。
步骤403、部分刻蚀暴露的埋氧化层。
本步骤与实施例三中的步骤303相同。
步骤404、制作光刻胶锚点。
本步骤与实施例三中的步骤304相同。
步骤405、完全刻蚀整个埋氧化层，以释放单晶硅薄膜。
本步骤与实施例三中的步骤305相同。
步骤406、将得到的单晶硅薄膜转印到步骤401的SiN/p-GaN/AlGaN/GaN/衬底基片上。
采用转移印刷技术，将将SOI晶片上的100nm的单晶硅薄膜转印SiN/p-GaN/AlGaN/GaN/衬底基片上形成Si有源层33，且Si有源层33位于SiN/p-GaN/AlGaN/GaN/衬底基片的一侧。隔离层厚度为150nm、p-GaN层厚度为80nm、AlGaN势垒层厚度为30nm、GaN缓冲层20厚度为2μm、衬底10厚度为400μm。
转印过程具体为：
步骤4061、将SiN/p-GaN/AlGaN/GaN/衬底基片，依次置于丙酮、无水乙醇和去离子水中超声清洗10min，再用氮气枪吹干。
步骤4062、将固态聚二甲基硅氧烷PDMS与刻蚀掉埋氧化层的SOI晶片先进行贴合，再将两者以10cm/s的速度分离，由于聚二甲基硅氧烷PDMS是弹粘性物体，表面粘附力与分离速率成正比，因此可快速分离使得PDMS具有较大的粘附力，以使单晶硅薄膜粘附在聚二甲基硅氧烷PDMS上。
步骤4063、将粘有单晶硅薄膜的固态聚二甲基硅氧烷PDMS与SiN/p-GaN/AlGaN/GaN/衬底基片贴合，再将两者以1mm/s的速度分离，以使硅薄膜粘附在SiN/p-GaN/AlGaN/GaN/衬底基片上，完成单晶硅薄膜的转印，在SiN/p-GaN/AlGaN/GaN/衬底基片上形成Si有源层33。由于分离速度慢，聚二甲基硅氧烷PDMS体现出对单晶硅薄膜的粘附力要比单晶硅薄膜和SiN/p-GaN/AlGaN/GaN/衬底基片的粘附力小，因此硅薄膜可被SiN/p-GaN/AlGaN/GaN/衬底基片获取，由此完成硅薄膜的转印。
步骤407、制作p沟道Si MOSFET和n沟道GaN HEMT器件的孤岛隔离。
采用光刻与反应离子刻蚀工艺，在Si有源层33的一侧刻蚀深至GaN缓冲层20的隔离槽50，在隔离槽50的两侧分别形成Si/SiN/p-GaN/AlGaN/GaN孤岛和SiN/p-GaN/AlGaN/GaN孤岛。
Si/SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层和p-GaN层分别为第一AlGaN势垒层30和第一p-GaN层31。
SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层为第二AlGaN势垒层40。因此，第一AlGaN势垒层30和第二AlGaN势垒层40的厚度均为30nm。第一p-GaN层31的厚度为80nm。Si/SiN/p-GaN/AlGaN/GaN孤岛上的SiN层也即是SiN隔离层32。
步骤408、制作p沟道Si MOSFET和n沟道GaN HEMT器件的台面隔离。
本步骤与实施例三中的步骤308相同。
步骤409、将单晶硅薄膜进行掺杂，形成p沟道Si金属氧化物半导体场效应晶体管的源漏区。
本步骤与实施例三中的步骤309相同。
步骤410、刻蚀SiN/p-GaN/AlGaN/GaN孤岛的SiN层。
本步骤与实施例三中的步骤310相同。
步骤411、刻蚀p-GaN/AlGaN/GaN孤岛的p-GaN层。
本步骤与实施例三中的步骤311相同。
步骤412、制作n沟道GaN高电子迁移率晶体管的源、漏电极。
本步骤与实施例三中的步骤312相同。
步骤413、制作n沟道GaN高电子迁移率晶体管的栅电极。
采用电子束蒸发工艺，在p-GaN/AlGaN/GaN孤岛的栅极区上依次淀积30nm厚的镍金属和150nm厚的金金属，形成第二栅电极44。
步骤414、制作p沟道Si金属氧化物半导体场效应管器件的栅介质和栅电极。
采用原子层淀积工艺，在300℃温度条件与氮气氛围下，在步骤313制备的产品表面上淀积20nm厚的三氧化二铝，形成栅介质层60。
然后再采用低压化学气相淀积工艺，在Si/SiN/p-GaN/AlGaN/GaN孤岛的在未掺杂的Si有源层33(单晶硅薄膜)上方的栅介质层60上(栅极区)淀积100nm厚的多晶硅，形成第一栅电极34。
步骤415、制作p沟道Si金属氧化物半导体场效应管器件的源漏电极。
采用湿法刻蚀与电子束蒸发工艺，将Si/SiN/p-GaN/AlGaN/GaN孤岛的源极区和漏极区上对应位置上的栅介质层60刻蚀掉，并淀积60nm厚的铝金属，形成p沟道Si金属氧化物半导体场效应晶体管的第一源电极35和第一漏电极36，并在温度为400℃的氮气氛围下退火20min，使得第一源电极35和第一漏电极36均与对应的源极区和漏极区形成欧姆接触。
步骤416、电极开孔。
本步骤与实施例三的步骤316相同。
步骤417、制备金属互连条。
采用电子束蒸发工艺，在栅介质层60上淀积第一金属互联条70，以使第一漏电极36和第二漏电极43之间形成金属互连；在栅介质层60上淀积第二金属互联条80，以使第一栅电极34和第二栅电极44之间形成金属互连，得到实施例一中的反相器。第一金属互联条70和第二金属互联条80的厚度均为250nm，材料均为金属铝。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (8)

1.一种Si-GaN单片异质集成反相器，其特征在于，包括：衬底(10)、所述衬底(10)上的GaN缓冲层(20)、位于所述GaN缓冲层(20)上的第一AlGaN势垒层(30)和第二AlGaN势垒层(40)；
所述第一AlGaN势垒层(30)和所述第二AlGaN势垒层(40)之间具有隔离槽(50)，所述隔离槽(50)延伸至所述GaN缓冲层(20)内；
所述第一AlGaN势垒层(30)上设有第一p-GaN层(31)，所述第一p-GaN层(31)上设有SiN隔离层(32)；所述SiN隔离层(32)上设有Si有源层(33)；所述Si有源层(33)上覆盖有栅介质层(60)，所述栅介质层(60)上设有第一栅电极(34)；所述第一栅电极(34)的两侧分别设有第一源电极(35)和第一漏电极(36)；所述第一源电极(35)和所述第一漏电极(36)穿过所述栅介质层(60)延伸至所述Si有源层(33)上；
所述第二AlGaN势垒层(40)上设有第二p-GaN层(41)、第二源电极(42)和第二漏电极(43)；
所述第二源电极(42)和所述第二漏电极(43)分别位于所述第二p-GaN层(41)的两侧；
所述第二p-GaN层(41)上设有第二栅电极(44)；
所述隔离槽(50)上覆盖有所述栅介质层(60)，所述第二AlGaN势垒层(40)、所述第二p-GaN层(41)、所述第二源电极(42)、所述第二漏电极(43)和所述第二栅电极(44)上覆盖有所述栅介质层(60)，且所述第二源电极(42)、所述第二漏电极(43)和所述第二栅电极(44)上的栅介质层(60)均开设有通孔；
所述第一漏电极(36)与所述第二漏电极(43)通过第一金属互联条(70)电气连接；
所述第一栅电极(34)与所述第二栅电极(44)通过第二金属互联条(80)电气连接；
所述反相器的边沿具有台阶结构，所述台阶结构从所述反相器的表面延伸至所述GaN缓冲层(20)中。
2.根据权利要求1所述的一种Si-GaN单片异质集成反相器，其特征在于，所述Si有源层(33)印制到所述SiN隔离层(32)上，形成Si-GaN单片异质集成。
3.根据权利要求1所述的一种Si-GaN单片异质集成反相器，其特征在于，所述第一栅电极(34)的材料为多晶硅；
所述第一源电极(35)和所述第一漏电极(36)的材料均为铝，且分别与所述Si有源层(33)形成欧姆接触。
4.根据权利要求1所述的一种Si-GaN单片异质集成反相器，其特征在于，所述Si有源层(33)的厚度为100-300nm；
所述第一栅电极(34)的厚度为100-200nm；
所述第一源电极(35)和所述第一漏电极(36)的厚度均为30-100nm；
所述栅介质层(60)的厚度为15-30nm。
5.根据权利要求1所述的一种Si-GaN单片异质集成反相器，其特征在于，所述第二源电极(42)和所述第二漏电极(43)的材料均包括自下而上层叠的钛、铝、镍和金，且与所述第二AlGaN势垒层(40)形成欧姆接触；
所述第二栅电极(44)的材料包括自下而上层叠的镍和金，且与所述第二p-GaN层(41)形成欧姆接触。
6.根据权利要求1所述的一种Si-GaN单片异质集成反相器，其特征在于，所述第二源电极(42)和所述第二漏电极(43)的厚度均为260nm；
所述第二栅电极(44)的厚度为120-250nm。
7.根据权利要求1所述的一种Si-GaN单片异质集成反相器，其特征在于，所述衬底(10)的材料为蓝宝石或硅，厚度为400-500μm；
所述GaN缓冲层(20)的厚度为1-5μm；
所述第一AlGaN势垒层(30)和所述第二AlGaN势垒层(40)的厚度均为15-30nm；
所述第一p-GaN层(31)和所述第二p-GaN层(41)的厚度均为70-120nm；
所述SiN隔离层(32)的厚度为150-200nm；
所述第一金属互联条(70)和所述第二金属互联条(80)的厚度均为200-300nm。
8.一种Si-GaN单片异质集成反相器制备方法，其特征在于，包括：
步骤一、制备SiN/p-GaN/AlGaN/GaN/衬底基片；
步骤二、对SOI晶片制备得到待转移单晶硅薄膜产品；
步骤三、采用转移印刷技术，将所述待转移单晶硅薄膜产品的单晶硅薄膜转印在所述SiN/p-GaN/AlGaN/GaN/衬底基片上以形成Si有源层(33)，且所述Si有源层(33)位于所述SiN/p-GaN/AlGaN/GaN/衬底基片的一侧；
步骤四、在所述Si有源层(33)的一侧刻蚀深至GaN缓冲层(20)的隔离槽(50)，在所述隔离槽(50)的两侧分别形成Si/SiN/p-GaN/AlGaN/GaN孤岛和SiN/p-GaN/AlGaN/GaN孤岛；
所述Si/SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层和p-GaN层分别为第一AlGaN势垒层(30)和第一p-GaN层(31)；
所述SiN/p-GaN/AlGaN/GaN孤岛的AlGaN势垒层为第二AlGaN势垒层(40)；
步骤五、在步骤四制备得到的产品的边缘进行台面刻蚀，形成延伸至GaN缓冲层(20)的台阶结构；
步骤六、采用离子注入工艺，在所述Si/SiN/p-GaN/AlGaN/GaN孤岛的Si有源层(33)上注入硼离子，并在氮气氛围下退火以激活杂质，形成P型重掺杂的源极区和漏极区；源极区和漏极区位于Si有源层(33)的两侧部上；
步骤七、将所述SiN/p-GaN/AlGaN/GaN孤岛上的SiN隔离层完全刻蚀，得到p-GaN/AlGaN/GaN孤岛；
步骤八、刻蚀掉所述p-GaN/AlGaN/GaN孤岛上栅极区以外的p-GaN层，得到第二p-GaN层(41)；
步骤九、在所述p-GaN/AlGaN/GaN孤岛的源极区和漏极区上依次淀积钛金属、铝金属、镍金属和金金属，分别形成第二源电极(42)和第二漏电极(43)，并在氮气氛围下退火，使得第二源电极(42)和第二漏电极(43)均与所述第二AlGaN势垒层(40)形成欧姆接触；
步骤十、在所述p-GaN/AlGaN/GaN孤岛的栅极区上依次淀积镍金属和金金属，形成第二栅电极(44)；
步骤十一、在氮气氛围下，在步骤十制备的产品表面上淀积三氧化二铝，形成栅介质层(60)；然后在所述Si/SiN/p-GaN/AlGaN/GaN孤岛的栅介质层(60)上的栅极区淀积多晶硅，形成第一栅电极(34)；
步骤十二、将所述Si/SiN/p-GaN/AlGaN/GaN孤岛的源极区和漏极区上对应位置上的栅介质层(60)刻蚀掉，并淀积铝金属，形成第一源电极(35)和第一漏电极(36)，并在氮气氛围下退火，使得第一源电极(35)和第一漏电极(36)均与对应的源极区和漏极区形成欧姆接触；
步骤十三、分别刻蚀掉覆盖所述第二栅电极(44)、所述第二源电极(42)和所述第二漏电极(43)上的部分栅介质层(60)形成通孔，以使所述第二栅电极(44)、所述第二源电极(42)和所述第二漏电极(43)部分裸露；
步骤十四、在栅介质层(60)上淀积第一金属互联条(70)，以使所述第一漏电极(36)和所述第二漏电极(43)之间形成金属互连；在栅介质层(60)上淀积第二金属互联条(80)，以使所述第一栅电极(34)和所述第二栅电极(44)之间形成金属互连，得到如权利要求1-7任一项所述的反相器。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018103606A1 (zh) * 2016-12-08 2018-06-14 中国电子科技集团公司第五十五研究所 一种具有高线性度的GaN鳍式高电子迁移率晶体管及其制造方法
WO2019100793A1 (zh) * 2017-11-21 2019-05-31 华南理工大学 一种与 Si-CMOS 工艺兼容的 AlGaN/GaN 异质结 HEMT 器件及其制作方法
CN111863806A (zh) * 2020-07-30 2020-10-30 西安电子科技大学 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法
CN111863807A (zh) * 2020-07-30 2020-10-30 西安电子科技大学 基于源场板的单片异质集成Cascode结构场效应晶体管及制作方法
CN111863808A (zh) * 2020-07-30 2020-10-30 西安电子科技大学 基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管及制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018103606A1 (zh) * 2016-12-08 2018-06-14 中国电子科技集团公司第五十五研究所 一种具有高线性度的GaN鳍式高电子迁移率晶体管及其制造方法
WO2019100793A1 (zh) * 2017-11-21 2019-05-31 华南理工大学 一种与 Si-CMOS 工艺兼容的 AlGaN/GaN 异质结 HEMT 器件及其制作方法
CN111863806A (zh) * 2020-07-30 2020-10-30 西安电子科技大学 双向阻断的单片异质集成Cascode结构场效应晶体管及制作方法
CN111863807A (zh) * 2020-07-30 2020-10-30 西安电子科技大学 基于源场板的单片异质集成Cascode结构场效应晶体管及制作方法
CN111863808A (zh) * 2020-07-30 2020-10-30 西安电子科技大学 基于肖特基-欧姆混合漏电极的单片异质集成Cascode晶体管及制作方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王玮;王宏兴;: "GaN功率开关器件研究现状", 半导体技术, no. 02, 3 February 2020 (2020-02-03) *

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