CN113013223B - 碳化硅半导体器件的制作方法 - Google Patents

碳化硅半导体器件的制作方法 Download PDF

Info

Publication number
CN113013223B
CN113013223B CN201911328043.1A CN201911328043A CN113013223B CN 113013223 B CN113013223 B CN 113013223B CN 201911328043 A CN201911328043 A CN 201911328043A CN 113013223 B CN113013223 B CN 113013223B
Authority
CN
China
Prior art keywords
layer
type
source
metal layer
source metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911328043.1A
Other languages
English (en)
Other versions
CN113013223A (zh
Inventor
田意
徐大伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Industrial Utechnology Research Institute
Original Assignee
Shanghai Industrial Utechnology Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Industrial Utechnology Research Institute filed Critical Shanghai Industrial Utechnology Research Institute
Priority to CN201911328043.1A priority Critical patent/CN113013223B/zh
Publication of CN113013223A publication Critical patent/CN113013223A/zh
Application granted granted Critical
Publication of CN113013223B publication Critical patent/CN113013223B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种碳化硅半导体器件的制作方法，包括形成以下结构：N型衬底；N型漂移层，位于N型衬底上；P型阱区，位于N型漂移层中；N型源区，位于P型阱区内；栅介质层，至少横跨于N型源区及N型漂移层之间；栅极层，位于栅介质层上；隔离介质层，包覆于栅极层；源极金属层，与N型源区接触，并延伸覆盖于隔离介质层上，位于隔离介质层上的源极金属层具有贯穿源极金属层的通孔阵列，以减少源极金属层与栅极层的重叠面积。本发明在所述源极金属层中形成贯穿所述源极金属层的通孔阵列，以减少所述源极金属层与所述栅极层的重叠面积，从而降低源极金属层与栅极层之间的输入电容的面积，降低输入电容，提高器件的开关速及降低导通损耗。

Description

碳化硅半导体器件的制作方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种碳化硅半导体器件的制作方法。
背景技术
碳化硅材料具有优良的物理和电学特性，以其宽的禁带宽度、高的热导率、大的饱和漂移速度和高的临界击穿电场等独特优点，成为制作高功率、高频、高压、耐高温、抗辐射器件的理想半导体材料，在军事和民事方面具有广阔的应用前景。碳化硅MOSFET器件则具有开关速度快、导通电阻小等优势，且在较小的漂移层厚度可以实现较高的击穿电压水平，减小功率开关模块的体积，降低能耗，在功率开关、转换器等应用领域中优势明显。基于碳化硅材料的功率MOSFET(SiC MOSFET)更适合应用于高频和高温等应用环境中。而且SiCMOSFET可以通过热氧化工艺形成表面栅氧化层，可以和传统的硅工艺基本相融。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种碳化硅半导体器件的制作方法，用于解决现有技术中源极金属和栅极层的重叠区域引入较大的输入电容，而导致SiC MOSFET开关速度降低，增加导通损耗的问题。
为实现上述目的及其他相关目的，本发明提供一种碳化硅半导体器件的制作方法，包括步骤：1)提供N型衬底及位于所述N型衬底上的N型漂移层；2)于所述N型漂移层中形成P型阱区；3)于所述P型阱区内形成N型源区；4)于所述N型漂移层上依次形成栅介质层及栅极层，并刻蚀所述栅介质层及栅极层以形成至少横跨于所述N型源区及所述N型漂移层之间的栅介质层及栅极层；5)形成隔离介质层，所述隔离介质层覆盖于所述N型源区及所述栅极层；6)于所述隔离介质层中刻蚀出源极通孔，于所述源极通孔及所述隔离介质层上沉积源极金属层，所述源极金属与所述N型源区接触，并延伸覆盖于所述隔离介质层上；7)刻蚀位于所述隔离介质层上的所述源极金属层，以在所述源极金属层中形成贯穿所述源极金属层的通孔阵列，以减少所述源极金属层与所述栅极层的重叠面积。
可选地，所述隔离介质层的厚度介于500纳米～1500纳米之间。
可选地，所述通孔阵列包括矩形孔阵列及圆形孔阵列中的一种。
可选地，所述源极金属层的厚度介于5微米～10微米之间。
可选地，所述源极金属层包括依次层叠的第一Ti层、Al层、第二Ti层、Ni层及Ag层，其中，所述第一Ti层的厚度介于100～300纳米，所述Al层的厚度介于3微米～6微米，所述第二Ti层的厚度介于100纳米～300纳米，所述Ni层的厚度介于1微米～3微米，所述Ag层的厚度介于300纳米～1000纳米。
可选地，步骤4)采用热氧化方法形成所述栅介质层，所述栅介质层的材料包括二氧化硅，其厚度介于40纳米～100纳米之间。
可选地，还包括步骤：于所述P型阱区中形成P型接触区，所述P型接触区与所述N型源区相连，步骤6)的所述源极通孔还显露所述P型接触区，所述源极金属层与所述P型接触区及所述N型源区接触。
如上所述，本发明的碳化硅半导体器件的制作方法，具有以下有益效果：
1)本发明在所述源极金属层中形成贯穿所述源极金属层的通孔阵列，以减少所述源极金属层与所述栅极层的重叠面积，从而降低源极金属层与栅极层之间的输入电容的面积，降低输入电容，提高器件的开关速及降低导通损耗。
2)为了弥补通孔阵列降低源极金属层电流导通能力的缺陷，本发明采用堆叠的厚金属工艺(如Ti/Al/Ti/Ni/Ag)，将源极金属层沉积厚度增加至5微米～10微米，从而保证源极金属层导通大电流的能力。
附图说明
图1显示为本发明实施例的碳化硅半导体器件的结构示意图。
图2显示为本发明实施例的碳化硅半导体器件的栅极层、隔离介质层及源极金属层的放大结构示意图。
图3显示为本发明实施例的碳化硅半导体器件的源极金属层的一种俯视图案示意图。
图4显示为本发明实施例的碳化硅半导体器件的源极金属层的另一种俯视图案示意图。
图5显示为本发明的碳化硅半导体器件的制作方法的步骤流程示意图。
元件标号说明
101 N型衬底
102 N型漂移层
103 P型阱区
104 N型源区
105 栅介质层
106 栅极层
107 隔离介质层
108 源极金属层
109 通孔阵列
110 P型接触区
111 漏极金属层
S11～S16 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
碳化硅场效应晶体管(SiC MOSFET)的输入电容会影响其开关速度，进而影响导通损耗。在SiC MOSFET结构中，为了削弱由引线电阻造成的压降效应，通常会采用源极金属覆盖在栅极层106上方的结构，以保证源极金属的电流导通能力，但是，这种结构的源极金属，会在源极金属和栅极层106的重叠区域引入输入电容，从而导致SiC MOSFET开关速度降低，增加导通损耗。
如图1～图4所示，本实施例提供一种碳化硅半导体器件，所述碳化硅半导体器件包括：N型衬底101、N型漂移层102、P型阱区103、N型源区104、栅介质层105、栅极层106、隔离介质层107及源极金属层108。
所述N型衬底101为N型重掺杂的碳化硅(SiC)衬底，所述N型衬底101的掺杂浓度可以介于1e19/cm3～9e20/cm3之间。所述N型衬底101的背面还可以具有漏极金属层111，所述漏极金属层111与所述N型衬底101形成欧姆接触，以降低接触电阻，所述漏极金属层111的材料可以为Ni等，其厚度可以为1微米～2微米之间。
所述N型漂移层102位于所述N型衬底101上，其可以为N型轻掺杂的碳化硅(SiC)层，所述N型漂移层102的掺杂浓度可以介于1e14/cm3～1e15/cm3之间。
所述P型阱区103位于所述N型漂移层102中。例如，所述P型阱区103的掺杂浓度可以介于1e15/cm3～1e16/cm3之间。
所述N型源区104位于所述P型阱区103内，被所述P型阱区103包覆，所述N型源区104的掺杂浓度可以介于1e18/cm3～1e19/cm3之间。
所述栅介质层105至少横跨于所述N型源区104及所述N型漂移层102之间。所述栅介质层105的材料可以为二氧化硅，其厚度介于40纳米～100纳米之间。例如，所述栅介质层105的厚度可以为50纳米。
所述栅极层106位于所述栅介质层105上，所述栅极层106的材料可以为多晶硅。
所述隔离介质层107包覆于所述栅极层106，所述隔离介质层107的介电常数介于1～3之间，所述隔离介质层107的厚度介于500纳米～1500纳米之间，以保证所述源极金属层108与所述栅极层106之间的绝缘性能。优选地，所述隔离介质层107的介电常数介于1～2.5之间。所述隔离介质层107的材料可以为掺氟氧化硅SiOF、掺碳氧化硅SiOC、氟碳化合物FOx、氢硅倍半氧烷HSQ、甲基硅倍半氧烷MSQ、多孔介质材料及含硅有机材料SiLK中的一种。当然，在其他的实施例中，所述隔离介质层107的厚度和材料也可以依据实际需求进行选择改变，并不限于此处所列举的示例。本发明在源极金属层108与栅极层106之间，采用介电常数介于1～3之间的低k介质作为隔离介质层107，相比于采用如二氧化硅等介质材料作为隔离介质层107来说，在相同介质厚度情况下，可以大大减少源极金属层108与栅极层106之间的输入电容，提高器件的开关速度，降低导通损耗。
所述源极金属层108与所述N型源区104接触并延伸覆盖于所述隔离介质层107上。在本实施例中，碳化硅半导体器件还包括一P型接触区110，所述P型接触区110与所述N型源区104相连，所述源极金属层108与所述P型接触区110及所述N型源区104接触。
图2显示为栅极层106、隔离介质层107及源极金属层108的放大结构示意图，在本实施例中，位于所述隔离介质层107上的所述源极金属层108具有贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积。在一实施例中，所述通孔阵列109可以为矩形孔阵列，以降低工艺难度，降低制作成本，如图3所示，在另一实施例中，所述通孔阵列109也可以为圆形孔阵，以减少金属尖端电力集中而造成的不良影响，提高源极金属层108的电流导通稳定性，如图4所示。当然所述通孔阵列109的通孔形状和排布方式也可以依据需求进行调整，如，在其他的实施例中，所述，本发明在所述源极金属层108中形成贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积，从而降低源极金属层108与栅极层106之间的输入电容的面积，降低输入电容，进一步提高器件的开关速及降低导通损耗。
为了弥补通孔阵列109降低源极金属层108电流导通能力的缺陷，本发明将所述源极金属层108的厚度设置为介于5微米～10微米之间，从而保证源极金属层108导通大电流的能力。优选地，所述源极金属层108包括依次层叠的第一Ti层、Al层、第二Ti层、Ni层及Ag层，其中，所述第一Ti层的厚度介于100～300纳米，所述Al层的厚度介于3微米～6微米，所述第二Ti层的厚度介于100纳米～300纳米，所述Ni层的厚度介于1微米～3微米，所述Ag层的厚度介于300纳米～1000纳米。例如，在一实施例中，所述第一Ti层的厚度选用为200纳米，所述Al层的厚度选用为4微米，所述第二Ti层的厚度选用为200纳米，所述Ni层的厚度选用为1.5微米，所述Ag层的厚度选用为500纳米。
如图1～图5所示，本实施例还提供一种碳化硅半导体器件的制作方法，所述制作方法包括以下步骤：
如图1及图5所示，首先进行步骤1)，提供N型衬底101及位于所述N型衬底101上的N型漂移层102。
所述N型衬底101为N型重掺杂的碳化硅(SiC)衬底，所述N型衬底101的掺杂浓度可以介于1e19/cm3～9e20/cm3之间。
所述N型漂移层102位于所述N型衬底101上，其可以为N型轻掺杂的碳化硅(SiC)层，所述N型漂移层102的掺杂浓度可以介于1e14/cm3～1e15/cm3之间。
如图1及图5所示，然后进行步骤2)，采用离子注入工艺及退火工艺于所述N型漂移层102中形成P型阱区103。所述P型阱区103位于所述N型漂移层102中。例如，所述P型阱区103的掺杂浓度可以介于1e15/cm3～1e16/cm3之间。
如图1及图5所示，然后进行步骤3)，采用离子注入工艺及退火工艺于所述P型阱区103内形成N型源区104，于所述P型阱区103中形成P型接触区110，所述P型接触区110与所述N型源区104相连。所述N型源区104位于所述P型阱区103内，被所述P型阱区103包覆，所述N型源区104的掺杂浓度可以介于1e18/cm3～1e19/cm3之间。
如图1及图5所示，然后进行步骤4)，于所述N型漂移层102上依次形成栅介质层105及栅极层106，并刻蚀所述栅介质层105及栅极层106以形成至少横跨于所述N型源区104及所述N型漂移层102之间的栅介质层105及栅极层106。
例如，可以采用热氧化方法形成所述栅介质层105，所述栅介质层105的材料包括二氧化硅，其厚度介于40纳米～100纳米之间。
例如，可以采用PECVD或LPCVD等工艺形成所述栅极层106，所述栅极层106的材料可以为多晶硅。
如图1及图5所示，然后进行步骤5)，形成隔离介质层107，所述隔离介质层107覆盖于所述N型源区104及所述栅极层106，所述隔离介质层107的介电常数介于1～3之间。所述隔离介质层107的厚度介于500纳米～1500纳米之间，以保证所述源极金属层108与所述栅极层106之间的绝缘性能。优选地，所述隔离介质层107的介电常数介于1～2.5之间。所述隔离介质层107的材料可以为掺氟氧化硅SiOF、掺碳氧化硅SiOC、氟碳化合物FOx、氢硅倍半氧烷HSQ、甲基硅倍半氧烷MSQ、多孔介质材料及含硅有机材料SiLK中的一种。当然，在其他的实施例中，所述隔离介质层107的厚度和材料也可以依据实际需求进行选择改变，并不限于此处所列举的示例。本发明在源极金属层108与栅极层106之间，采用介电常数介于1～3之间的低k介质作为隔离介质层107，相比于采用如二氧化硅等介质材料作为隔离介质层107来说，在相同介质厚度情况下，可以大大减少源极金属层108与栅极层106之间的输入电容，提高器件的开关速度，降低导通损耗。
如图1及图5所示，然后进行步骤6)，于所述隔离介质层107中刻蚀出源极通孔，所述源极通孔显露所述N型源区104及所述P型接触区110，于所述源极通孔及所述隔离介质层107上沉积源极金属层108，所述源极金属与所述P型接触区110及所述N型源区104接触，并延伸覆盖于所述隔离介质层107上。
如图1～图5所示，最后进行步骤7)S17，刻蚀所述位于所述隔离介质层107上的所述源极金属层108，以在所述源极金属层108中形成贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积。
图2显示为栅极层106、隔离介质层107及源极金属层108的放大结构示意图，在本实施例中，位于所述隔离介质层107上的所述源极金属层108具有贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积。在一实施例中，所述通孔阵列109可以为矩形孔阵列，以降低工艺难度，降低制作成本，如图3所示，在另一实施例中，所述通孔阵列109也可以为圆形孔阵，以减少金属尖端电力集中而造成的不良影响，提高源极金属层108的电流导通稳定性，如图4所示。当然所述通孔阵列109的通孔形状和排布方式也可以依据需求进行调整，如，在其他的实施例中，所述，本发明在所述源极金属层108中形成贯穿所述源极金属层108的通孔阵列109，以减少所述源极金属层108与所述栅极层106的重叠面积，从而降低源极金属层108与栅极层106之间的输入电容的面积，降低输入电容，进一步提高器件的开关速及降低导通损耗。
为了弥补通孔阵列109降低源极金属层108电流导通能力的缺陷，本发明将所述源极金属层108的厚度设置为介于5微米～10微米之间，从而保证源极金属层108导通大电流的能力。优选地，所述源极金属层108包括依次层叠的第一Ti层、Al层、第二Ti层、Ni层及Ag层，其中，所述第一Ti层的厚度介于100～300纳米，所述Al层的厚度介于3微米～6微米，所述第二Ti层的厚度介于100纳米～300纳米，所述Ni层的厚度介于1微米～3微米，所述Ag层的厚度介于300纳米～1000纳米。例如，在一实施例中，所述第一Ti层的厚度选用为200纳米，所述Al层的厚度选用为4微米，所述第二Ti层的厚度选用为200纳米，所述Ni层的厚度选用为1.5微米，所述Ag层的厚度选用为500纳米。
最后，还包括步骤：于所述N型衬底101的背面形成漏极金属层111，所述漏极金属层111与所述N型衬底101形成欧姆接触，以降低接触电阻，所述漏极金属层111的材料可以为Ni等，其厚度可以为1微米～2微米之间。
如上所述，本发明的碳化硅半导体器件制作方法，具有以下有益效果：
1)本发明在所述源极金属层中形成贯穿所述源极金属层的通孔阵列，以减少所述源极金属层与所述栅极层的重叠面积，从而降低源极金属层与栅极层之间的输入电容的面积，降低输入电容，提高器件的开关速及降低导通损耗。
2)为了弥补通孔阵列降低源极金属层电流导通能力的缺陷，本发明采用堆叠的厚金属工艺(如Ti/Al/Ti/Ni/Ag)，将源极金属层沉积厚度增加至5微米～10微米，从而保证源极金属层导通大电流的能力。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种碳化硅半导体器件的制作方法，其特征在于，包括步骤：
1)提供N型衬底及位于所述N型衬底上的N型漂移层；
2)于所述N型漂移层中形成P型阱区；
3)于所述P型阱区内形成N型源区；
4)于所述N型漂移层上依次形成栅介质层及栅极层，并刻蚀所述栅介质层及栅极层以形成至少横跨于所述N型源区及所述N型漂移层之间的栅介质层及栅极层；
5)形成隔离介质层，所述隔离介质层覆盖于所述N型源区及所述栅极层；
6)于所述隔离介质层中刻蚀出源极通孔，于所述源极通孔及所述隔离介质层上沉积源极金属层，所述源极金属与所述N型源区接触，并延伸覆盖于所述隔离介质层上；
7)刻蚀位于所述隔离介质层上的所述源极金属层，以在所述源极金属层中形成贯穿所述源极金属层的通孔阵列，所述通孔阵列包括多行间隔排布的通孔及多列间隔排布的通孔，以减少所述源极金属层与所述栅极层的重叠面积，所述源极金属层的厚度介于5微米～10微米之间，所述源极金属层包括依次层叠的第一Ti层、Al层、第二Ti层、Ni层及Ag层，其中，所述第一Ti层的厚度介于100～300纳米，所述Al层的厚度介于3微米～6微米，所述第二Ti层的厚度介于100纳米～300纳米，所述Ni层的厚度介于1微米～3微米，所述Ag层的厚度介于300纳米～1000纳米。
2.根据权利要求1所述的碳化硅半导体器件的制作方法，其特征在于：所述隔离介质层的厚度介于500纳米～1500纳米之间。
3.根据权利要求1所述的碳化硅半导体器件的制作方法，其特征在于：所述通孔阵列包括矩形孔阵列及圆形孔阵列中的一种。
4.根据权利要求1所述的碳化硅半导体器件的制作方法，其特征在于：步骤4)采用热氧化方法形成所述栅介质层，所述栅介质层的材料包括二氧化硅，其厚度介于40纳米～100纳米之间。
5.根据权利要求1所述的碳化硅半导体器件的制作方法，其特征在于：还包括步骤：于所述P型阱区中形成P型接触区，所述P型接触区与所述N型源区相连，步骤6)的所述源极通孔还显露所述P型接触区，所述源极金属层与所述P型接触区及所述N型源区接触。
CN201911328043.1A 2019-12-20 2019-12-20 碳化硅半导体器件的制作方法 Active CN113013223B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911328043.1A CN113013223B (zh) 2019-12-20 2019-12-20 碳化硅半导体器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911328043.1A CN113013223B (zh) 2019-12-20 2019-12-20 碳化硅半导体器件的制作方法

Publications (2)

Publication Number Publication Date
CN113013223A CN113013223A (zh) 2021-06-22
CN113013223B true CN113013223B (zh) 2023-03-14

Family

ID=76382834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911328043.1A Active CN113013223B (zh) 2019-12-20 2019-12-20 碳化硅半导体器件的制作方法

Country Status (1)

Country Link
CN (1) CN113013223B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017069464A1 (ko) * 2015-10-22 2017-04-27 (주)기가레인 고전자이동도 트랜지스터 및 그의 제조방법
CN108691259A (zh) * 2017-03-29 2018-10-23 约瑟夫福格勒公司 具有熨平装置加热元件的路面摊铺机

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10062749B2 (en) * 2013-06-18 2018-08-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017069464A1 (ko) * 2015-10-22 2017-04-27 (주)기가레인 고전자이동도 트랜지스터 및 그의 제조방법
CN108691259A (zh) * 2017-03-29 2018-10-23 约瑟夫福格勒公司 具有熨平装置加热元件的路面摊铺机

Also Published As

Publication number Publication date
CN113013223A (zh) 2021-06-22

Similar Documents

Publication Publication Date Title
JP2021108380A (ja) 高電圧ｍｏｓｆｅｔデバイスおよび該デバイスを製造する方法
CN104332494B (zh) 一种绝缘栅双极晶体管及其制造方法
TWI492310B (zh) 溝槽蕭特基位障二極體及其製造方法
CN103107194A (zh) 沟槽型功率晶体管组件及其制作方法
CN103975438A (zh) 在再生长栅极上具有栅电极和源电极的垂直GaN JFET
CN102683408A (zh) 超结高压功率器件结构
CN110459602A (zh) 具有纵向浮空场板的器件及其制造方法
CN102842502B (zh) 绝缘栅双极晶体管及其制作方法
CN210837768U (zh) 碳化硅半导体器件
CN108336152A (zh) 具有浮动结的沟槽型碳化硅sbd器件及其制造方法
CN101803030A (zh) 半导体功率装置的制造方法
CN105409006B (zh) 半导体装置
CN103137710A (zh) 一种具有多种绝缘层隔离的沟槽肖特基半导体装置及其制备方法
CN113013223B (zh) 碳化硅半导体器件的制作方法
CN113013036B (zh) 碳化硅半导体器件的制作方法
CN104332488B (zh) 半导体器件终端、半导体器件及其制造方法
CN103022155A (zh) 一种沟槽mos结构肖特基二极管及其制备方法
CN116741828A (zh) 沟渠式栅极晶体管组件
CN210837769U (zh) 碳化硅半导体器件
CN113013245A (zh) 碳化硅半导体器件
CN113013244A (zh) 碳化硅半导体器件
CN108417637A (zh) 一种多沟槽半导体功率器件及其制备方法
CN114038757A (zh) Sic mosfet器件的制备方法
CN202534651U (zh) 一种超结高压功率器件结构
CN103681814A (zh) 一种背部沟槽结构绝缘栅双极晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant