CN213459743U - 高电子迁移率晶体管器件和电子器件 - Google Patents

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Abstract

本公开的实施例涉及高电子迁移率晶体管器件和电子器件。多个实施例涉及一种高电子迁移率晶体管，其特征在于，包括：衬底，具有第一表面；第一异质结构和第二异质结构，在衬底上并且彼此面对，第一异质结构和第二异质结构中的每个异质结构包括在衬底的第一表面上的第一半导体层、在衬底的第一表面上的第二半导体层以及在第一半导体层与第二半导体层之间的二维电极气体2DEG层；掺杂半导体层，在第一异质结构与第二异质结构之间；以及源极接触，在第一异质结构和第二异质结构上。利用本公开所提供的实施例在增加速度和减少杂散电感方面具有显著优点。

Description

高电子迁移率晶体管器件和电子器件
技术领域
本公开一般涉及高电子迁移率晶体管器件，并且更具体地涉及具有竖直取向的异质结构的高电子迁移率晶体管。
背景技术
高电子迁移率晶体管(HEMT)是一种场效应晶体管(FET)，其中电子电流在半导体中的导电通道内自由流动。在与异质结(即，在两个不同的半导体之间的边界)相邻的二维电子气体(2DEG)层中形成这样的基本无阻碍的导电通道。
在常规HEMT中，便于形成2DEG层的异质结构被形成为平面半导体材料的堆叠，例如，具有在衬底上的第一半导体层，以及在第一半导体层上的第二半导体层。常规HEMT(特别是常规氮化镓(GaN) HEMT)被形成在不同的硅衬底上，作为电耦合到HEMT的其他电路装置(诸如CMOS电路装置)，诸如CMOS驱动或逻辑电路装置。也就是说，常规HEMT通常不可以与CMOS电路装置单片集成在相同半导体衬底或管芯上。如此，CMOS电路装置通常形成在作为HEMT 的分隔衬底或管芯上，并且使用导线、焊料凸块等将两个分隔衬底或管芯彼此电连接。
实用新型内容
本公开的目的是提供一种高电子迁移率晶体管器件和一种电子器件，以至少部分地解决现有技术中存在的上述问题。
根据本公开的一方面，提供了一种高电子迁移率晶体管器件，包括：衬底，具有第一表面；第一异质结构和第二异质结构，在衬底上并且彼此面对，第一异质结构和第二异质结构中的每个异质结构包括在衬底的第一表面上的第一半导体层、在衬底的第一表面上的第二半导体层，以及在第一半导体层与第二半导体层之间的二维电极气体 2DEG层；掺杂半导体层，在第一异质结构与第二异质结构之间；以及源极接触，在第一异质结构和第二异质结构上。
根据实施例，源极接触直接接触第一异质结构和第二异质结构中的每个异质结构的第一半导体层和第二半导体层的表面。
根据实施例，第二半导体层的表面与第一异质结构和第二异质结构的表面共面。
根据实施例，第一异质结构和第二异质结构的第一半导体层包括氮化镓GaN，并且第一异质结构和第二异质结构的第二半导体层包括氮化铝镓AlGaN。
根据实施例，掺杂半导体层包括掺杂有p型掺杂剂的氮化镓GaN。
根据实施例，高电子迁移率晶体管器件还包括：第一介电层，包括在第一异质结构与第二异质结构之间的衬底的第一表面上的部分，掺杂半导体层在第一介电层的部分上；以及第二半导体层，在掺杂半导体层上。
根据实施例，高电子迁移率晶体管器件还包括：外延半导体层，在衬底的第一表面上，其中第一异质结构和第二异质结构中的每个异质结构的第一半导体层在外延半导体层的相应侧表面上。
根据实施例，高电子迁移率晶体管器件的衬底是硅衬底，并且外延半导体层是外延硅层。
根据实施例，高电子迁移率晶体管器件的外延半导体层在其上表面处具有<100>晶体取向，并且外延半导体层在外延半导体层的侧表面处具有<111>晶体取向。
根据实施例，高电子迁移率晶体管器件还包括馈送层，馈送层在外延半导体层的侧表面上，馈送层被布置在外延半导体层的侧表面与第一异质结构和第二异质结构的第一半导体层之间。
根据实施例，高电子迁移率晶体管器件的馈送层包括氮化铝。
根据实施例，高电子迁移率晶体管器件还包括栅极接触，栅极接触在掺杂半导体层上。
根据实施例，高电子迁移率晶体管器件还包括漏极接触，漏极接触在衬底的与第一表面相对的第二表面上。
根据实施例，高电子迁移率晶体管器件还包括：第三异质结构和第四异质结构，在衬底上并且彼此面对，第三异质结构和第四异质结构中的每个异质结构包括在衬底的第一表面上的第一半导体层、在衬底的第一表面上的第二半导体层，以及在第一半导体层与第二半导体层之间的二维电极气体2DEG层，第三异质结构和第四异质结构与第一异质结构和第二异质结构横向隔开，其中掺杂半导体层在第三异质结构与第四异质结构之间延伸，并且源极接触电耦合到第一异质结构、第二异质结构、第三异质结构以及第四异质结构。
根据本公开的另一方面，提供了一种电子器件，包括：硅衬底，具有第一表面；高电子迁移率晶体管，在硅衬底上，高电子迁移率晶体包括：第一异质结构和第二异质结构，在硅衬底的第一表面上并且彼此面对，第一异质结构和第二异质结构中的每个异质结构包括在衬底的第一表面上的第一半导体层、在衬底的第一表面上的第二半导体层，以及在第一半导体层与第二半导体层之间的二维电极气体2DEG 层；掺杂半导体层，在第一异质结构与第二异质结构之间；源极接触，在第一异质结构和第二异质结构上；栅极接触，在掺杂半导体层上；以及漏极接触，在硅衬底的与第一表面相对的第二表面上；以及驱动器电路装置，在硅衬底上，驱动器电路装置电耦合到高电子迁移率晶体。
根据实施例，驱动器电路装置包括多个互补金属氧化物半导体 CMOS晶体管。
根据实施例，第一异质结构和第二异质结构的第一半导体层包括未掺杂氮化镓GaN，第一异质结构和第二异质结构的第二半导体层包括氮化铝镓AlGaN，并且掺杂半导体层包括掺杂有p型掺杂剂的氮化镓GaN。
利用本公开所提供的实施例在增加速度和减少杂散电感方面具有显著优点。
附图说明
在附图中，除非上下文另外指出，否则相同的附图标记标识相似的元件或动作。附图中元件的尺寸和相对位置不必按比例绘制。例如，不必按比例绘制各种元件的形状和角度，并且可以任意放大和定位这些元件中的一些元件以提高附图可读性。进一步地，如所绘出的元件的特定形状不一定旨在传达关于特定元件的实际形状的任何信息，并且仅是为了易于在附图中识别而选择的。
图1A是图示了根据本公开的一个或多个实施例的二维电子气体 (2DEG)受限器件的俯视图，该二维电子气体(2DEG)受限器件可以是高电子迁移率晶体管(HEMT)器件。
图1B是根据本公开的一个或多个实施例的在图1A中所示出的 HEMT器件的截面图。
图2至图20B是图示了根据本公开的一个或多个实施例的HEMT 器件的制造方法的视图。
图21是示意性地图示了根据本公开的一个或多个实施例的电子器件的框图。
具体实施方式
在以下描述中，对某些特定细节进行了阐述以便提供对所公开的多个实施例的透彻理解。然而，相关领域的技术人员应当认识到，可以在没有这些具体细节中的一个或多个具体细节的情况下或利用其他方法、部件、材料等来实践实施例。在其他实例中，尚未对与高电子迁移率晶体管(HEMT)相关联的公知结构进行详细示出了描述，以便避免不必要地混淆本文中提供的多个实施例的描述。
除非上下文另外要求，否则在整个说明书和随后的权利要求书中，词语“包括(comprise)”及其变型(诸如“包括了(comprises)”和“包括有(comprising)”)要以开放的包容性的意义来解释，也就是说，“包括但不限于”。进一步地，除非上下文另有明确指出，否则术语“第一”、“第二”和类似顺序指示符应当被解释为可互换。
整个说明书中对“一个实施例”或“一实施例”的引用是指结合该实施例所描述的特定特征、结构或特点包括在至少一个实施例中。因此，整个说明书中各处出现的短语“在一个实施例中”或“在一实施例中”并不一定都是指相同实施例。更进一步地，在本公开的一个或多个实施例中，特定特征、结构或特点可以以任何合适方式组合。
如本说明书和所附权利要求书中所使用的，除非内容另有明确指出，否则单数形式“一”、“一个”和“该”包括复数个对象。还应当指出，除非内容另有明确指出，否则术语“或”通常以其最广义使用，也就是说，意指“和/或”。
本文中所提供的本公开的标题和摘要仅是为了方便，而不解释实施例的范围或含义。
整个说明书中对用于沉积金属、半导体层、介电材料或类似材料的常规沉积技术的参考包括诸如化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、金属有机化学气相沉积(MOCVD)、等离子体增强化学气相沉积(PECVD)、等离子体气相沉积(PVD)、原子层沉积(ALD)、分子束外延(MBE)、电镀、化学镀等的工艺。本文中参考这种相同的示例对特定实施例进行描述。然而，本公开和对某些沉积技术的引用不应该局限于所描述的那些技术。更进一步地，参考通过沉积形成各种层的常规技术可以包括：原位生长膜或层。
在整个说明书中参考在半导体制造领域中已知的用于对各种薄膜进行图案化的常规光刻技术包括旋涂-曝光-显影过程序列，通常随后是蚀刻过程。可替代地或附加地，光刻胶还可以用于对硬掩模进行图案化，该硬掩模又可以用于基底膜进行图案化。
在整个说明书中，参考半在导体制造领域中已知的用于选择性移除金属、光刻胶、介电材料、半导体层或类似材料的常规蚀刻技术包括诸如湿法化学蚀刻、反应性离子(等离子)蚀刻(RIE)、清洗、湿清洁、预先清洁、喷雾清洁、化学机械平面化(CMP)等。本文中参考这样示例的示例对特定实施例进行描述。然而，本公开和对某些蚀刻技术的参考不应局限于所描述的那些技术。在一些实例中，两种这样的技术可以互换。
图1A是图示了根据本实用新型的一个或多个实施例的高电子迁移率晶体管(HEMT)器件10的透视图，并且图1B是沿着线1B-1B 截取的HEMT器件10的截面图。
HEMT器件10包括衬底12以及在衬底12上的异质结构14。如图1A所示，可以在衬底12上提供多个异质结构，并且对应异质结构 14对可以彼此面对，并且异质结构14中的每个异质结构14可以具有在横向于衬底12的表面的方向上延伸的长度。例如，衬底12可以具有在第一方向(例如，如在图1A中示出的水平方向)上延伸的表面 (例如，上表面)，并且异质结构14中的每个异质结构可以具有长度或长轴线，该长度或长轴线在横向于第一方向的第二方向(例如，如所示出的竖直方向)上延伸。在一些实施例中，异质结构14可以是例如竖直结构，其相对于衬底12的水平上表面而在竖直方向上延伸。
在一些实施例中，衬底12可以是硅(Si)衬底，但是本公开的实施例不限于此，并且在多个实施例中，衬底12可以是任何合适的衬底。
多个异质结构14可以各自包括可以在其中形成均匀二维电子气体(2DEG)层16的材料的堆叠。在图1A中示出、并且在本文中描述了包括两种不同的半导体材料(例如，第一层14a和第二层14b) 的两层异质结构14；然而，本公开的实施例不限于此。在多个实施例中，HEMT器件10可以包括具有多于两个层的异质结构，其包括例如其中第一层14a和第二层14b中的每个层可以包括一种或多种半导体或其他材料的结构。
HEMT器件10包括一个或多个源极接触18、漏极接触20和栅极接触22。在图1A所示的HEMT器件10中，包括两个HEMT，即，第一HEMT 60和第二HEMT 62。第一HEMT 60和第二HEMT62中的每个HEMT在结构和操作中大致相同，并且第一HEMT 60和第二HEMT 62可以共享相同的栅极接触22(如所示出的)。因而，第一 HEMT 60和第二HEMT 62的操作可以通过向共享栅极接触22施加合适电压来控制。
栅极接触22对在HEMT器件10的导电通道内的电子迁移率进行调制，例如，通过形成2DEG层16，在栅极接触22处施加合适电压来对在异质结构14内的电子迁移率进行调制。
在第一层14a与第二层14b之间的异质结处形成2DEG层16与涉及在异质结构14内的能级。在一些实施例中，在异质结构14的第二层14b中的半导体材料是具有宽能带隙的掺杂半导体材料。在一些实施例中，第二层14b可以是氮化铝镓(AlGaN)层、或包括氮化铝镓(AlGaN)的层，其在一些实施例中可以是负掺杂的(例如，掺杂有n型掺杂剂)。
在异质结构14的第一层14a中的半导体材料可以是具有窄能带隙的未掺杂半导体材料或本征半导体材料。在一些实施例中，第一层 14a可以是本征半导体层、或包括本征半导体层(例如，未掺杂氮化镓(GaN))。
术语“带隙”是指在导带电子(自由电子)的能量与价带电子(原子结合电子)的能量之间的差，即，从半导体晶体中的原子释放价电子所需的能量的量。因为在异质结构14的第一层14a与第二层14b 之间的带隙不同，所以材料的导带能量不一致。因此，当两个这样的半导体材料层被放置为彼此接触时，它们的能级在边界或异质结处不连续。这种不连续性在异质结处产生势阱，该势阱在未掺杂材料(例如，第一层14a)的表面处从n掺杂材料(例如，第二层14b)捕获未结合的供体电子，从而在异质结处产生峰值电子浓度。这种捕获的给体电子有时被称为二维电子气体(2DEG)。因此，2DEG层16的位置限定了HEMT器件10的导电通道。
因为在2DEG层16的导电通道中的电子与晶格几乎没有相互作用，所以与在常规晶体管器件中的电子迁移率相比较，在2DEG层16 的导电通道中的电子的迁移率较高。HEMT器件10(例如，第一HEMT 60和第二HEMT 62)的高电子迁移率允许大电子电流在导电通道(即，2DEG层16)内流动，从而提高了器件的速度。施加到栅极接触22 的电压会更改在导电通道内的导电率，从而调制在源极接触18与漏极接触20之间的电子电流。支持如此高的电子电流的能力使得HEMT 器件适用于高功率高频率应用，诸如在RF通信器件(例如，蜂窝电话、卫星TV接收器、雷达装备等)中使用的芯片。
HEMT器件10还可以包括外延半导体层24，其可以被认为是衬底12的一部分。例如，HEMT器件10的衬底可以包括衬底12以及外延半导体层24。外延半导体层24可以由与衬底12相同的半导体材料形成。例如，在一些实施例中，外延半导体层24可以是形成在衬底12上的外延硅层，并且衬底12可以是硅衬底。在一些实施例中，衬底12可以是被掺杂(例如，n++掺杂)的衬底。在一些实施例中，衬底12可以是具有不同于<111>取向的晶体取向的硅衬底。例如，在一些实施例中，衬底12可以是具有<100>晶体取向的硅衬底。在一些实施例中，衬底12可以是具有<110>晶体取向的硅衬底。
在外延半导体层24的侧表面与异质结构14的第一层14a之间形成馈送层26。在一些实施例中，馈送层26用于便于异质结构14的第一层14a的形成。在一些实施例中，馈送层26是氮化铝(AlN)层。
如图1A所示，可以在外延半导体层24的表面上(例如，在其上表面上)提供氧化物层34，并且可以在氧化物层34的侧表面上提供馈送层26。在一些实施例中，氧化物层可以在形成HEMT器件10的过程期间被用作掩模，如下文中所更详细地描述的。
可以在氧化物层34上提供第一介电层28。在一些实施例中，如图1A所示，还可以在两个异质结构14之间提供第一介电层28的一部分。如所示出的，可以在衬底12上提供第一介电层28的一部分。
如图1A所示，掺杂半导体层30被形成在第一介电层28上、并且在两个异质结构14之间延伸。掺杂半导体层30可以是例如具有p 型掺杂剂的正掺杂半导体层。在一些实施例中，掺杂半导体层30是掺杂有诸如镁(Mg)的p型掺杂剂的GaN层。掺杂半导体层30接触栅极接触22，并且掺杂半导体层30可以用作HEMT器件10的栅极区域，例如，用作第一HEMT 60和第二HEMT 62的栅极区域。也就是说，施加到栅极接触22的电压可以传输到掺杂半导体层30，这使得在第一层14a与第二层14b之间的异质结处形成2DEG层16，从而便于在源极接触18和漏极接触20之间传导电流。
可以在第一介电层28上提供第二介电层32。在一些实施例中，如图1A所示，还可以在两个异质结构14之间提供第二介电层32的一部分。例如，可以在两个异质结构14之间的掺杂半导体层30上提供第二介电层32。
源极接触18、栅极接触22和漏极接触20可以由任何合适导电材料形成，在多个实施例中，合适导电材料可以是金属材料。在一些实施例中，源极接触18和栅极接触22可以由相同金属材料形成，可以对该金属材料进行图案化以形成分隔源极接触18和栅极接触22。如图1A所示，漏极接触20可以形成在衬底12的背侧上。在一些实施例中，漏极接触20可以覆盖衬底12的背侧的、与在衬底12上形成 HEMT器件10的区域相对应的整个区域。在一些实施例中，漏极接触20由与用于形成源极接触18和栅极接触22的金属材料相同的金属材料形成。
如先前所讨论的，HEMT器件10在图1A中被示为包括共享相同栅极接触22的两个HEMT 60、62。而且，在一些实施例中，两个HEMT 60、62可以共享相同漏极接触20。然而，HEMT60、62中的每个HEMT 都具有其自己的源极接触18。而且，HEMT 60、62中的每个HEMT 都具有其自己的异质结构14，或其自己的异质结构14对。例如，图 1A所描绘的异质结构14对被包括为第一HEMT 60的部分。同样，第二HEMT 62可以包括异质结构对，其相对于第一HEMT 60与图 1A所示出的异质结构对相同或大致相同。第一HEMT 60和第二 HEMT 62的异质结构，以及在第一HEMT 60和第二HEMT 62的异质结构对之间的结构或层可以相对于彼此电隔离。因此，对于第一 HEMT 60和第二HEMT 62中的每个HEMT，施加到共享栅极接触22 的合适电压可以形成2DEG层16；然而，从第一HEMT 60和第二 HEMT 62的源极接触18传递的信号可以彼此不同，并且在一些实施例中，可以彼此电隔离。
图1B是沿着线1B-1B截取的图1A所示的HEMT器件10的截面图。如图1B所示，HEMT器件10的一个或多个HEMT(例如，HEMT 60)可以包括形成在分隔沟槽50中、并且连接到相同源极接触18的多个异质结构14对。更具体地，可以形成多个沟槽50。在沟槽50 的每个沟槽内的结构可以与本文中先前关于图1A所示和所述的结构相同。例如，在沟槽50中的每个沟槽内的结构可以包括异质结构14 的馈送层26、第一层14a和第二层14b，以及以下各项的部分：第一介电层28、掺杂半导体层30和在每个沟槽50中的异质结构14对之间的第二介电层32。
在HEMT器件10的操作期间，电压可以施加到栅极接触22，其通过形成2DEG层16来对在HEMT器件10的导电通道内的电子迁移率进行调制。例如，通过向栅极接触22施加合适电压，2DEG层 16可以形成在HEMT器件10的沟槽50中的每个沟槽中的异质结构 14对中的每个异质结构中。因而，通过异质结构14的2DEG层16，信号或电流可以从源极接触18传递到漏极接触20。
图2至图20B是图示了根据一个或多个实施例的HEMT器件的制造方法的截面图。所图示的方法可以例如用于制造相对于图1A和图1B所示出和描述的HEMT器件10，但是实施例不限于此。
如图2所示，在衬底12上形成外延半导体层24。衬底12可以是任何半导体衬底，并且可以包括例如硅(Si)、碳化硅(SiC)、氧化铝(Al2O3)或任何其他合适衬底。在一些实施例中，衬底12是被掺杂(例如，n++掺杂)并且具有<100>晶体取向的硅(Si)衬底。然而，本公开的实施例不限于此，并且在各种实施例中，衬底12可以具有不同于<111>晶体取向的任何晶体取向(例如，<110>取向)。
外延半导体层24可以由与衬底12相同的半导体材料形成。例如，在一些实施例中，外延半导体层24可以是形成在硅衬底12上的外延硅层。在一些实施例中，例如，在外延半导体层24的上表面处的衬底可以具有不同于<111>的晶体取向(例如，<100>晶体取向或<110>晶体取向)。例如，通过外延半导体层24的外延生长，可以在衬底12 上形成外延半导体层24。
如图3所示，在外延半导体层24的表面(例如，上表面)上形成氧化物层34。可以通过任何合适技术来形成氧化物层34，并且在一些实施例中，可以通过表面氧化形成氧化物层34。氧化物层34可以是外延半导体层24的半导体材料的氧化物。例如，外延半导体层可以是硅层，并且氧化物层34可以是氧化硅。
如图4所示，在氧化物层34上形成掩模154。掩模154可以是适合于对氧化物层34进行图案化的任何掩模，并且在一些实施例中，掩模154可以是光掩模或光刻胶，例如，用于在光刻工艺中对氧化物层34进行图案化。在一些实施例中，掩模154可以是任何光刻胶，诸如负光刻胶或正光刻胶。在一些实施例中，掩模154可以直接形成在氧化物层34的上表面上。在一些实施例中，掩模154可以是抗蚀刻的硬掩模，并且用于选择性地移除氧化物层34的多个部分。
如图5所示，移除氧化物层34的多个部分，从而留下如图5所示的氧化物层34的多个区域。可以例如通过任何合适蚀刻工艺来选择性地移除氧化物层34的多个部分。例如，图4所示的结构可以经受蚀刻剂(例如，蚀刻气体、等离子体、液体等)，并且掩模154可以抗蚀刻剂。因而，蚀刻剂仅选择性地移除氧化物层34的由掩模154 暴露或未覆盖的多个部分。
如图6所示，可以移除掩模154，从而在外延半导体层24的表面上留下经图案化的氧化物层34。可以通过任何合适工艺移除掩模154，这些工艺包括例如通过使用光刻胶剥离材料和工艺，诸如有机剥离、无机剥离、干法剥离等。
如图7所示，通过选择性地移除外延半导体层24的多个部分来形成沟槽50。在一些实施例中，氧化物层34在移除外延半导体层24 的多个部分期间用作掩模。可以使用用于移除外延半导体层24的多个部分的任何合适技术来形成沟槽50。在一些实施例中，沟槽50通过蚀刻工艺来形成，其中氧化物层34被用作抗蚀刻剂的掩模，而蚀刻剂选择性地移除外延半导体层24的未掩模部分，从而形成沟槽50。蚀刻剂可以是任何合适蚀刻剂，其包括例如蚀刻气体、等离子体、液体等。
在一些实施例中，形成沟槽50以暴露外延半导体层24的侧表面，并且外延半导体层24的侧表面具有<111>晶体取向。外延半导体层 24的暴露侧壁可以通过任何合适技术被形成为具有<111>晶体取向(例如，硅的<111>取向)。在一些实施例中，外延半导体层24的暴露侧壁可以通过在形成沟槽50期间倾斜衬底(例如，衬底12和外延半导体层24)的取向，而被形成为具有<111>晶体取向，使得当形成蚀刻时，形成沟槽50，其中外延半导体层24的暴露竖直侧壁具有 <111>晶体取向。在一些实施例中，相对于与其上形成有外延半导体层24的晶片的平面(例如，衬底12上的平面)正交的方向，在非零角度处形成沟槽50的竖直侧壁(即，外延半导体层24的暴露侧壁)。在一些实施例中，该角度可以为大约19.4°，这可以导致在外延半导体层24的侧壁处暴露<111>晶体取向。
通过沿着具有<111>晶体取向的外延半导体层24的侧壁形成 HEMT结构(例如，馈送层26和异质结构14)，相对于假设沿着具有不同于<111>晶体取向(诸如，<100>晶体取向或<110>晶体取向) 的半导体表面形成HEMT结构，所生成的这种机械应力被最小化或减少，并且最小化或减少的机械应力可以是由于在具有不同晶体取向或网状间距的材料之间的热系数不同所导致的。因而，具有<111>晶体取向的外延半导体层24的侧壁的暴露便于形成质量得以有利地改善的HEMT器件10，该质量改善包括可以由于机械应力减少或最小化而得以促进的性能改善。
如图8所示，馈送层26被形成在氧化物层34上和沟槽50中。通过任何合适工艺可以形成馈送层26，并且在一些实施例中，通过沉积构成馈送层26的一种或多种材料来形成馈送层26。在一些实施例中，可以通过保形沉积工艺形成馈送层26，其中馈送层26被沉积在所有暴露表面上。在一些实施例中，馈送层26形成在沟槽50中的氧化物层34的上表面、氧化物层34的侧表面、以及外延半导体层24 的暴露侧表面上，以及在衬底12的暴露在沟槽50中的上表面上。
馈送层26可以由促进异质结构14的一个或多个层的生长或形成的任何合适材料形成。在一些实施例中，馈送层26是氮化铝(AlN) 层。
如图9所示，选择性地移除馈送层26的多个部分，使得馈送层 26基本上仅在外延半导体层24的侧壁上形成或保留在其上，并且在一些实施例中，馈送层26被形成或保留在沟槽50中的氧化物层34 的侧壁上。可以从氧化物层34的上表面和形成沟槽50的下边界的衬底12的表面选择性地移除馈送层26的部分。
可以通过任何合适技术或工艺移除馈送层26的部分，包括例如通过蚀刻以选择性地移除馈送层26的多个部分。在一些实施例中，通过干法蚀刻移除馈送层26的多个部分。
如图10所示，异质结构的第一层14a形成在沟槽50中的馈送层 26的侧表面上。第一层14a可以包括在沟槽50中的馈送层26的多个部分中的每个部分的侧表面上的相应部分。例如，馈送层26对可以彼此相对定位在沟槽50中的每个沟槽中，并且对应第一层14a对可以形成在每个沟槽50中的馈送层26中的每个馈送层上，并且第一层 14a可以在沟槽50中彼此相对。
在一些实施例中，第一层14a可以通过第一层14a的生长(诸如通过外延生长)形成。在一些实施例中，第一层14a可以是具有窄能带隙的未掺杂半导体材料或本征半导体材料。在一些实施例中，第一层14a可以是或包括本征半导体层，例如，未掺杂氮化镓(GaN)。
在多个实施例中，例如，如图10所示，第一层14a可以具有相对于相邻氧化物层34的上表面或相邻馈送层26的上表面凹进的上表面。然而，本公开的多个实施例不限于此，并且在各个实施例中，第一层14a的上表面可以与氧化物层34或馈送层26的上表面基本共面或可以在其上方延伸。
如图11所示，异质结构的第二层14b形成在沟槽50中的第一层 14a的侧表面上。第二层14b可以包括在沟槽50中的第一层14a的多个部分中的每个部分的侧表面上的相应部分。例如，第二层14b对可以分别形成在每个沟槽中的第一层14a对中的每个第一层上，并且第二层14b可以在沟槽50中彼此相对。
在一些实施例中，通过第二层14b的生长(诸如通过外延生长) 可以形成第二层14b。在一些实施例中，第二层14b可以是具有宽能带隙的掺杂半导体材料。在一些实施例中，第二层14b可以是或包括氮化铝镓(AlGaN)层，其在一些实施例中可以是负掺杂的(例如，掺杂有n型掺杂剂)。
在各个实施例中，第二层14b可以具有相对于相邻氧化物层34 的上表面或相邻馈送层26的上表面凹进的上表面(例如，如图10所示)。然而，本公开的实施例不限于此，并且在各个实施例中，第二层14b的上表面可以与氧化物层34或馈送层26的上表面基本共面或可以在其上方延伸。如所示出的，第二层14b的上表面与第一层14a 的上表面基本共面。
如图12所示，第一介电层28形成在沟槽50中，并且可以覆盖氧化物层34、馈送层26以及异质结构14的第一层14a和第二层14b 的上表面。第一介电层28可以填充或基本上填充在异质结构14的相应第二层14b对之间的沟槽50中的空间。如所示出的，第一介电层 28可以接触第二层14b的侧表面。
可以通过任何合适技术或工艺来形成第一介电层28，包括例如通过沉积第一介电层28来形成第一介电层28。第一介电层28可以由任何介电材料形成，并且在一些实施例中，第一介电层28可以由氧化硅(SiO2)形成。
如图13所示，掩模156形成在第一介电层28上。掩模156可以是适合于对第一介电层28进行图案化的任何掩模，并且在一些实施例中，掩模156可以是光掩模或光刻胶，例如，用于在光刻工艺中对第一介电层28进行图案化。在一些实施例中，掩模156可以是任何光刻胶，诸如负光刻胶或正光刻胶。在一些实施例中，掩模156可以直接形成在第一介电层28的上表面上，其中在掩模中的开口与填充沟槽50的第一介电层28的区域对准或覆盖。在一些实施例中，掩模 156可以是抗蚀刻剂的硬掩模，蚀刻剂用于选择性地移除第一介电层 28的多个部分。
如图14A和图14B所示，移除第一介电层28的多个部分，从而留下第一介电层28的区域(如所示出的)。更具体地，从第一介电层 28填充沟槽50的多个区域中移除第一介电层28的多个部分。通过从沟槽50移除第一介电层28的多个部分，在沟槽50内的第一介电层 28的多个区域的高度被减少，使得在沟槽50中的第一介电层28的上表面低于异质结构14的上表面的水平。
例如可以通过任何合适蚀刻工艺来选择性地移除第一介电层28 的多个部分。例如，可以通过蚀刻剂(例如，蚀刻气体、等离子体、液体等)选择性地移除由在掩模156中的开口暴露的第一介电层28 的多个部分，并且掩模156可以抗蚀刻剂。因而，蚀刻剂选择性地仅移除由掩模156暴露或未覆盖的第一介电层28的多个部分。可以选择蚀刻化学、蚀刻时间或其他蚀刻参数，以控制在沟槽50内的第一介电层28的其余部分的高度，以达到期望水平。
如图15A和图15B所示，可以在完成对第一介电层28的蚀刻之后移除掩模156，从而在沟槽50内的衬底12上留下经图案化的第一介电层28，以及在氧化物层34、馈送层26和异质结构14的上表面上留下第一介电层28的多个部分。可以通过任何合适工艺来移除掩模156，这些工艺包括例如通过使用光刻胶剥离材料和工艺，诸如有机剥离、无机剥离、干法剥离等。
如图16A和图16B所示，掺杂半导体层30被形成在沟槽50中的第一介电层28的表面上，并且在沟槽50中的每个沟槽中的两个异质结构14之间延伸。掺杂半导体层30可以被形成为填充第一介电层28 上的沟槽50，并且掺杂半导体层30还可以覆盖沟槽50外侧外部的第一介电层28的上表面。可以通过任何合适技术或工艺来形成掺杂半导体层30，包括例如通过沉积掺杂半导体层30来形成掺杂半导体层 30。
掺杂半导体层30可以例如是具有p型掺杂剂的正掺杂半导体层。在一些实施例中，掺杂半导体层30是掺杂有诸如镁(Mg)的p型掺杂剂的GaN层。可以(例如，通过注入离子化的掺杂剂)在沉积半导体材料之后，执行掺杂半导体层30的掺杂，或在一些实施例中，可以例如通过沉积包括掺杂剂的半导体材料来形成掺杂半导体层30。
如图17A和图17B所示，例如，通过选择性地移除掺杂半导体层 30的多个部分来对掺杂半导体层30进行图案化。可以通过任何合适工艺来选择性地移除掺杂半导体层30的多个部分，这些工艺包括例如通过任何合适蚀刻工艺来选择性地移除掺杂半导体层30的多个部分。例如，可以执行掩模蚀刻工艺，其中在掺杂半导体层30的表面上形成掩模(未示出)，并且可以施加蚀刻剂以蚀刻通过在掩模中的开口而暴露的掺杂半导体层30的区域。
通过移除掺杂半导体层30的多个部分，在沟槽50的区域中形成凹槽150。在对掺杂半导体层30进行图案化之后，掺杂半导体层30 可以具有在沟槽50内的上表面，该上表面的水平低于在沟槽50中异质结构14和馈送层26的上表面的水平。进一步地，从图17A可以看出，掺杂半导体层30的一部分在第一介电层28的上表面上方延伸，并且掺杂半导体层30的该部分被连接、以及电耦合到掺杂半导体层 30的、形成在沟槽50中的多个部分。
如图18A和图18B所示，第二介电层32形成在凹槽150中，并且可以覆盖掺杂半导体层30和第一介电层28的上表面。在一些实施例中，第二介电层32可以接触沟槽50内的异质结构14(例如，异质结构14的第二层14b)的侧表面。
可以通过任何合适技术或工艺来形成第二介电层32，包括例如通过沉积第二介电层32来形成第二介电层32。第二介电层32可以由任何介电材料形成，并且在一些实施例中，第二介电层32可以由氧化硅(SiO2)形成。在一些实施例中，第二介电层32由与第一介电层28相同的材料形成。
如图19A和图19B所示，通过选择性地移除第二介电层32和第一介电层28的多个部分来形成源极接触区域160和栅极接触区域 170。更具体地，通过选择性地移除第一介电层28和第二介电层32 的覆盖异质结构14的多个部分，形成源极接触区域160。例如，可以通过蚀刻来移除第一介电层28和第二介电层32的多个部分，以暴露在沟槽中的异质结构14的上表面。如所示出的，第二介电层32可以在沟槽内具有与异质结构14的上表面基本共面的上表面。可以形成用于异质结构14对中的每个异质结构的分隔源极接触区域160，例如，源极接触区域160中的每个源极接触区域可以在沟槽中的相应沟槽中暴露相应异质结构14对。
如图19A所示，通过选择性地移除(例如，通过蚀刻)第二介电层32的多个部分以暴露掺杂半导体层30的多个部分，可以形成栅极接触区域170。在一些实施例中，形成多个栅极接触区域170，例如，以增加在掺杂半导体层30的暴露部分与通过后续工艺形成的栅极接触之间的接触面积(参见图20A、图20B)。
如图20A和图20B所示，形成栅极接触22、源极接触18和漏极接触20。栅极接触22、源极接触18和漏极接触20可以通过任何合适技术或工艺形成，包括例如通过沉积导电材料并且对其进行图案化来形成栅极接触22、源极接触18和漏极接触20。源极接触18、栅极接触22和漏极接触20可以由任何合适导电材料形成，在多个实施例中，该合适导电材料可以是金属材料。
在一些实施例中，可以通过沉积相同金属层来形成源极接触18 和栅极接触22，可以对该金属层进行图案化，以形成分隔源极接触 18和栅极接触22。例如，通过在衬底12的背侧上沉积金属材料，可以在衬底12的背侧上形成漏极接触20。在一些实施例中，漏极接触20可以被形成为覆盖衬底12的背侧的、对应于衬底12的其上形成有 HEMT器件10的区域的整个区域。在一些实施例中，漏极接触20由与用于形成源极接触18和栅极接触22的金属材料相同的金属材料形成。
如图20A和图20B所示，在形成源极接触18、栅极接触22和漏极接触20时，完成HEMT器件10的形成。
虽然在图2至图20B中所图示的方法示出了具有两个HEMT 60、 62的HEMT器件10的形成，这两个HEMT 60、62共享相同栅极接触22，但是本文中所提供的实施例不限于此。例如，在图2至图20B 中所图示的方法可以用来形成HEMT器件，该HEMT器件包括任何数目的HEMT，并且可以例如依据被期望的、诸如HEMT器件10的特定期望特点的设计考虑。例如，在一些实施例中，HEMT器件10 可以包括多个栅极接触22和多个源极接触18，其中栅极接触22和源极接触18以梳状交替地布置。
而且，虽然HEMT器件10的HEMT 60、62中的每个HEMT被示为具有两个沟槽，沟槽中的每个沟槽包括相应异质结构14对，但是本公开的实施例不限于此。在各个实施例中，HEMT器件10的 HEMT可以包括单个异质结构14对(例如，如在单个沟槽中所提供的)，或在一些实施例中，可以包括任何数目的异质结构对(例如，如在任何对应数目的沟槽中所提供的)。因此，源极接触18可以电耦合到任何数目的HEMT。
图21是示意性地图示了电子器件200的框图。电子器件200可以是半导体管芯，该半导体管芯具有形成在相同衬底224上的多个电路、部件、特征等。衬底224可以是例如硅衬底。在一些实施例中，衬底224包括衬底12和如本文中先前所描述的外延半导体层24。
电子器件200包括至少一个HEMT器件210，其可以与本文中先前所描述的HEMT器件10相同或基本相同。在一些实施例中，多个 HEMT器件210被形成在电子器件200的衬底224上。
电子器件200还可以包括驱动器电路装置212和逻辑电路装置 214。驱动器电路装置212和逻辑电路装置214可以各自包括多个电路、部件、特征等，该多个电路、部件、特征等形成在相同衬底224 (例如，硅衬底)上或相同衬底224中，该相同衬底224上或其中形成有HEMT器件210。在一些实施例中，驱动器电路装置212和逻辑电路装置214包括多个电子器件，诸如晶体管，其通过硅中的常规技术形成，这些常规技术包括例如互补金属氧化物半导体(CMOS)工艺、双扩散金属氧化物半导体(DMOS)工艺、双极CMOS-DMOS (BCD)工艺等。例如，驱动器电路装置212和逻辑电路装置214可以包括多个CMOS晶体管。由于传统HEMT器件(诸如常规GaN HEMT器件)通常形成在具有<111>晶体取向的专用硅衬底上，所以在驱动器电路装置212和逻辑电路装置214中的这种电子器件通常不会被形成在与HEMT器件相同的衬底上，同时由于载流子的迁移率较低，驱动器电路装置212、逻辑电路装置214或电耦合到HEMT器件的其他电路装置通常被形成在具有不同于<111>晶体取向(诸如， <100>晶体取向或<110>晶体取向)的硅衬底上。
然而，在本文中所提供的实施例中，由于如本文中所描述的形成 HEMT器件的结构和工艺，所以HEMT器件210可以被形成在具有不同于<111>晶体取向(诸如，<100>晶体取向或<110>晶体取向)的硅衬底上。这便于将驱动器电路装置212、逻辑电路装置214以及各种其他电路或电子部件包括在与HEMT器件210相同的硅衬底上或相同的半导体管芯上。通过将驱动器电路装置212和逻辑电路装置包括在与HEMT器件210相同的管芯上，与其中驱动器电路和逻辑电路被形成与HEMT器件分隔的管芯上的电子器件相比较，电子器件 200在提高速度和减少杂散电感方面具有显著优势。由于在其上形成了HEMT器件的管芯与在其上形成了驱动器电路装置和逻辑电路装置的分隔的管芯之间的提供电连接的电线、焊料凸块等，所以其中驱动器电路装置和逻辑电路装置被形成在与HEMT器件分隔的管芯上的电子器件的速度降低，而杂散电感增加。因而，因为无需这样的导线或焊料凸块来电连接分隔的管芯，在相同衬底224上(例如，在相同硅管芯上)形成HEMT器件210、驱动器电路装置212和逻辑电路装置214，本文中所提供的实施例在增加速度和减少杂散电感方面具有显著优点。
在一些实施例中，电子器件200可以是DC/DC转换器。然而，本公开的实施例不限于此，并且在多个实施例中，电子器件200可以是任何电子器件，其包括一个或多个HEMT器件210以及形成在相同衬底224中或相同衬底224上的一个或多个电子部件、特征等。
本公开一般涉及高迁移率电子晶体管(HEMT)、包括HEMT的电子器件、以及HEMT的形成方法，其中异质结构沿着诸如外延硅的在半导体材料中形成的沟槽的侧壁、以竖直取向形成。沟槽的侧壁可以是外延硅的侧壁，并且可以形成为具有<111>晶体取向，这便于在硅衬底中形成HEMT。这允许HEMT器件形成在与包括其他电路装置(例如CMOS晶体管等)的相同的管芯(例如，硅管芯)上。这提供了优于现有途径的显著优点，这是因为可以通过CMOS工艺形成的HEMT器件和驱动器电路装置、逻辑电路装置或其他电路装置可以被集成到相同的硅管芯中，从而与其中两个分隔的管芯被用于形成HEMT器件和CMOS器件的器件相比较，提供空间节省的效果。而且，因为可以避免在分隔的管芯之间的布线或焊料凸块，所以本公开的实施例在提高速度和减少杂散电感方面提供了改善方案。
在一个或多个实施例中，本公开提供了一种高电子迁移率晶体管 (HEMT)，其包括具有第一表面的衬底。第一异质结构和第二异质结构设置在衬底上，并且第一异质结构和第二异质结构面对彼此。第一异质结构和第二异质结构中的每个异质结构包括在衬底的第一表面上的第一半导体层、衬底的第一表面上的第二半导体层以及在第一半导体层与第二半导体层之间的二维电极气体(2DEG)层。掺杂半导体层设置在第一异质结构与第二异质结构之间，并且源极接触设置在第一异质结构和第二异质结构上。
在一个或多个实施例中，本公开提供了一种电子器件，其包括具有第一表面的硅衬底；在硅衬底上的高电子迁移率晶体管(HEMT)；以及在硅衬底上并且电耦合到HEMT的驱动器电路。HEMT包括第一异质结构和第二异质结构、在第一异质结构与第二异质结构之间的掺杂半导体层、在第一异质结构和第二异质结构上的源极接触以及在掺杂半导体层上的栅极接触。第一异质结构和第二异质结构中的每个异质结构均包括在衬底的第一表面上的第一半导体层、在衬底的第一表面上的第二半导体层以及在第一半导体层与第二半导体层之间的二维电极气体(2DEG)层。
在一个或多个实施例中，本公开提供了一种高电子迁移率晶体管 (HEMT)的形成方法，其包括：在衬底的第一表面上形成第一异质结构和第二异质结构，第一异质结构和第二异质结构中的每个异质结构均包括在衬底的第一表面上的第一半导体层、在衬底的第一表面上的第二半导体层以及在第一半导体层与第二半导体层之间的二维电极气体(2DEG)层；在第一异质结构与第二异质结构之间形成掺杂半导体层；在第一异质结构和第二异质结构上形成源极接触；在掺杂半导体层上形成栅极接触；以及在硅衬底的与第一表面相对的第二表面上形成漏极接触。
可以组合本文中所描述的多个实施例以提供其他实施例。可以根据以上详细描述对实施例进行这些和其他改变。一般而言，在以下权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中所公开的特定实施例，而应当解释为包括所有可能实施例以及这些权利要求享有权利的全部范围的等同物。因而，权利要求不受本公开的限制。

Claims (17)

1.一种高电子迁移率晶体管器件，其特征在于，包括：
衬底，具有第一表面；
第一异质结构和第二异质结构，在所述衬底上并且彼此面对，所述第一异质结构和所述第二异质结构中的每个异质结构包括在所述衬底的所述第一表面上的第一半导体层、在所述衬底的所述第一表面上的第二半导体层，以及在所述第一半导体层与所述第二半导体层之间的二维电极气体2DEG层；
掺杂半导体层，在所述第一异质结构与所述第二异质结构之间；以及
源极接触，在所述第一异质结构和所述第二异质结构上。
2.根据权利要求1所述的高电子迁移率晶体管器件，其特征在于，所述源极接触直接接触所述第一异质结构和所述第二异质结构中的每个异质结构的所述第一半导体层和所述第二半导体层的表面。
3.根据权利要求2所述的高电子迁移率晶体管器件，其特征在于，所述第二半导体层的表面与所述第一异质结构和所述第二异质结构的表面共面。
4.根据权利要求1所述的高电子迁移率晶体管器件，其特征在于，所述第一异质结构和所述第二异质结构的所述第一半导体层包括氮化镓GaN，并且所述第一异质结构和所述第二异质结构的所述第二半导体层包括氮化铝镓AlGaN。
5.根据权利要求4所述的高电子迁移率晶体管器件，其特征在于，所述掺杂半导体层包括掺杂有p型掺杂剂的氮化镓GaN。
6.根据权利要求5所述的高电子迁移率晶体管器件，其特征在于，还包括：
第一介电层，包括在所述第一异质结构与所述第二异质结构之间的所述衬底的所述第一表面上的部分，所述掺杂半导体层在所述第一介电层的所述部分上；以及
第二半导体层，在所述掺杂半导体层上。
7.根据权利要求6所述的高电子迁移率晶体管器件，其特征在于，还包括：
外延半导体层，在所述衬底的所述第一表面上，
其中所述第一异质结构和所述第二异质结构中的每个异质结构的所述第一半导体层在所述外延半导体层的相应侧表面上。
8.根据权利要求7所述的高电子迁移率晶体管器件，其特征在于，所述衬底是硅衬底，并且所述外延半导体层是外延硅层。
9.根据权利要求8所述的高电子迁移率晶体管器件，其特征在于，所述外延半导体层在其上表面处具有不同于<111>晶体取向的晶体取向，并且所述外延半导体层在所述外延半导体层的所述侧表面处具有<111>晶体取向。
10.根据权利要求7所述的高电子迁移率晶体管器件，其特征在于，还包括馈送层，所述馈送层在所述外延半导体层的所述侧表面上，所述馈送层被布置在所述外延半导体层的所述侧表面与所述第一异质结构和所述第二异质结构的所述第一半导体层之间。
11.根据权利要求10所述的高电子迁移率晶体管器件，其特征在于，所述馈送层包括氮化铝。
12.根据权利要求1所述的高电子迁移率晶体管器件，其特征在于，还包括栅极接触，所述栅极接触在所述掺杂半导体层上。
13.根据权利要求12所述的高电子迁移率晶体管器件，其特征在于，还包括漏极接触，所述漏极接触在所述衬底的与所述第一表面相对的第二表面上。
14.根据权利要求1所述的高电子迁移率晶体管器件，其特征在于，还包括：
第三异质结构和第四异质结构，在所述衬底上并且彼此面对，所述第三异质结构和所述第四异质结构中的每个异质结构包括在所述衬底的所述第一表面上的所述第一半导体层、在所述衬底的所述第一表面上的所述第二半导体层，以及在所述第一半导体层与所述第二半导体层之间的二维电极气体2DEG层，所述第三异质结构和所述第四异质结构与所述第一异质结构和所述第二异质结构横向隔开，
其中所述掺杂半导体层在所述第三异质结构与所述第四异质结构之间延伸，并且所述源极接触电耦合到所述第一异质结构、所述第二异质结构、所述第三异质结构以及所述第四异质结构。
15.一种电子器件，其特征在于，包括：
硅衬底，具有第一表面；
高电子迁移率晶体管，在所述硅衬底上，所述高电子迁移率晶体管包括：
第一异质结构和第二异质结构，在所述硅衬底的第一表面上并且彼此面对，所述第一异质结构和所述第二异质结构中的每个异质结构包括在所述衬底的第一表面上的第一半导体层、在所述衬底的所述第一表面上的第二半导体层，以及在所述第一半导体层与所述第二半导体层之间的二维电极气体2DEG层；
掺杂半导体层，在所述第一异质结构与所述第二异质结构之间；
源极接触，在所述第一异质结构和所述第二异质结构上；
栅极接触，在所述掺杂半导体层上；以及
漏极接触，在所述硅衬底的与所述第一表面相对的第二表面上；以及
驱动器电路装置，在所述硅衬底上，所述驱动器电路装置电耦合到所述高电子迁移率晶体管。
16.根据权利要求15所述的电子器件，其特征在于，所述驱动器电路装置包括多个互补金属氧化物半导体CMOS晶体管。
17.根据权利要求15所述的电子器件，其特征在于，所述第一异质结构和所述第二异质结构的所述第一半导体层包括未掺杂氮化镓GaN，所述第一异质结构和所述第二异质结构的所述第二半导体层包括氮化铝镓AlGaN，并且所述掺杂半导体层包括掺杂有p型掺杂剂的氮化镓GaN。
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