KR890015391A - Mos 트랜지스터의 자기 정합 소스/드레인 컨택트의 형성방법 - Google Patents

Mos 트랜지스터의 자기 정합 소스/드레인 컨택트의 형성방법 Download PDF

Info

Publication number
KR890015391A
KR890015391A KR1019890003763A KR890003763A KR890015391A KR 890015391 A KR890015391 A KR 890015391A KR 1019890003763 A KR1019890003763 A KR 1019890003763A KR 890003763 A KR890003763 A KR 890003763A KR 890015391 A KR890015391 A KR 890015391A
Authority
KR
South Korea
Prior art keywords
layer
conductive
forming
insulating
active region
Prior art date
Application number
KR1019890003763A
Other languages
English (en)
Other versions
KR960016222B1 (ko
Inventor
치우 찬 티우
한 유-핀
Original Assignee
원본미기재
에스지에스 톰슨 마이크로일렉트로닉스 인코오포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본미기재, 에스지에스 톰슨 마이크로일렉트로닉스 인코오포레이티드 filed Critical 원본미기재
Publication of KR890015391A publication Critical patent/KR890015391A/ko
Application granted granted Critical
Publication of KR960016222B1 publication Critical patent/KR960016222B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • H01L29/66575Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음

Description

MOS 트랜지스터의 자기 정합 소스/드레인 컨택트의 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 N - 및 P -웰을 임플란트(implant)한 후의 초기 기판의 단면도이다. 제 2 도는 N - 및 P -웰 임플란트들을 주입하여 N - 및 P -웰들을 형성한 후의 기판의 단면도이다. 제 3 도는 기판위에 성장된 두꺼운 산화물층을 가지며 활성 영역을 형성하도록 패터닝된 제 2 도 기판의 단면도이다. 제 4 도는 활성 영역을 에칭하고 P -웰에서 ⅤT값을 조정한 후의 제 3 도 기판의 단면도이다. 제 5 도는 기판에 폴리실리콘층이 균일하게 덮히고 상부 산화물층이 그 위에 덮힌 제 4 도 기판의 단면도이다.

Claims (22)

  1. 제 1 구조체 레벨에다 도전성 물질층을 형성시키고, 제 1 구조체 레벨에 있는 도전성 물질 층에다 보호용 절연층을 제공하기 위해 그 위에다 절연성 물질의 켑핑층을 형성시키고 그리고 캡칭층의 상부 표면위에 제 2구조체 레벨을 형성시키며, 적어도 하나의 수직으로 된 벽을 가진 선정된 도전성 구조체를 만들기 위해 도전성 물질 층과 캡핑층을 패터닝시키고, 제 1 구조체 레벨에 있는 도전성 구조체 위에 절연성 물질로 된 균일한 층을 형성시키며, 그리고 도전성 구조체의 수직벽에 있는 균일한 절연층 부분이 제거되지 않게 제 2 구조체 레벨에서 부터 제 1 구조체 레벨까지 수직방향을 따라 아래쪽으로 균일한 절연층을 이방성으로 에칭시키는 것으로 구성되어 있고, 이방성으로 에칭시켜 절연성 물질로 된 측벽층이 남게하고 수직벽에서 부터 절연성축벽층의 두께만큼 떨어져 있는 제 1 구조체의 레벨의 표면이 노출되게 하며, 절연성 측벽층과 도전성 구조체에 남아 있는 캡핑층의 부분이 도전성 구조체의 도전부분을 절연시키게 하고, 그리고 절연성 측벽층의 외부 표면이 캠핑 된 구조체의 수직 벽에서 부터 절연성 측벽층의 두께만큼 떨어져 있는 컨택트 홀의 측벽을 제공하게 하는 것으로 되어 있는 것을 특징으로 하는 반도체 구조체의 제 1 구조체 레벨에서 부터 제 2 구조체 레벨까지 컨택트 홀을 형성시키는 방법.
  2. 제 1 항에 있어서, 도전성 물질층과 캡핑층을 패터닝시키는 단계가 절연성 물질로 된 캡핑층의 상부 표면에다 패턴을 만들고, 그리고 정해진 패턴에 따라 제 1 구조체 레벨로 아래쪽을 향해 도전성 물질의 층과 캡핑층을 에칭시키는 것으로 구성되어 있는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 절연성 물질로된 캡핑층과 절연성 물질로 된 균일한 층은 이산화실리콘으로 구성되어 지고 그리고 반도체 구조체는 실리콘 베이스 물질로 구성되어지는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 제 1 구조체 층은 기판의 표면에 형성 되어지는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 기판에 두꺼운 산화물층을 형성 시키고, 그리고 수직벽을 가지고 또 제 1 구조체 레벨의 부분이 되는 두꺼운 산화물층의 절연 부분을 형성시키기 위해 두꺼운 산화물층을 패턴시키고 에칭시키며, 절연물질로 된 균일한 층의 절연된 측벽층은 절연부분의 수직벽에 형성되어서 컨텐트홀이 절연 부분의 가장 자리로 부터 절연된 측벽층의 두께만큼 떨어져 있게 하는 것으로 되어 있는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 컨택트 홀을 형성시킨 후 반도체 기판상에 도전성 물질로 된 균일한 층을 형성시키고, 그리고 컨택트홀에다 접점을 만들기 위해 도전성 물질층을 패턴시키는 것을 구성하고 있는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 절연성 물질로 된 캡핑층을 패턴시키고 그리고 패턴된 부분을 제거시켜 내부 레벨 컨택트 홀이 도전성 구조체의 표면에 형성되게 절연성 물질로 된 균일한 층을 형성시키기 전에 제 1 구조체 레벨에 있는 도전성 물질층을 선택적으로 노출시키는 것을 구성하고 있는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 컨택트홀을 형성시킨 후 반도체 기판에 도전성 물질로 된 균일한 층을 형성시키고, 그리고 컨택트 홀과 내부 레벨 컨택트 홀에 접점을 형성시키기 위해 도전성 물질층을 패턴시키는 것을 구성하고 있는 것을 특징으로 하는 방법.
  9. 반도체 구조기판을 포함하고 있는 반도체 구조체에서 제 2 즉 상단 구조체 레벨에서 부터 제1 즉 하단 구조체 레벨까지 컨택트를 형성하는 방법에 있어서, 반도체 기판에다 두꺼운 산화물층을 형성시키고, 제 1 레벨에 적어도 하나의 활성 영역을 만들기 위해 두꺼운 산화물층을 패턴시키며, 활성 영역의 경계에서 두꺼운 산화물층의 가장자리로 부터 떨어져 있는 적어도 하나의 수직으로 된 벽을 가지고 있고 또 도전층과 상기 도전층과 겹쳐지는 절연물질로 된 캡핑 층을 가지고 있는 도전성 구조체를 활성 영역 표면의 적어도 한 부분에 형성시키며 제 2 구조체 레벨이 캡핑 층 위에 놓여지게 하고, 도전성 구조체의 수직으로 된 벽에다 측벽 절연층을 형성시켜 상기 측벽 절연 층과 캡핑 층이 도전성 구조체의 도전층의 상단과 측면을 절연시키게 하며, 제 2 구조체 레벨에 도전성 물질로 된 균일한 층을 형성시켜서 제 1 구조체 레벨에 까지 아래로 향하여 뻗게 하여 활성 영역의 노출된 표면과 접촉되게 하고, 그리고 선정된 패턴에 따라 도전성 물질로 된 균일한 층을 패턴시켜 제 2 구조체 레벨에서 부터 제 1 구조체 레벨까지 도전성 컨택트를 형성시키고 또 도전성 구조체의 캡핑 층과 컨택트 오프팅의 경계를 형성하는 측벽 절연층의 외부 표면이 도전성 구조체에 있는 도전층을 도전성 물질로 된 균일한 층으로 부터 전기적으로 절연시키게 하는 것으로 구성되어 있는 것을 특징으로 하는 반도체 구조체의 제 2 구조체 레벨에서 부터 제 1 구조체 레벨까지 컨택트를 형성하는 방법.
  10. 제 9 항에 있어서, 선정된 영역에서 하부에 있는 도전층을 노출시키기 위해 도전성 구조체상의 캡핑층에 선택 오프닝을 형성시켜 균일한 층이 선택 오프닝에서 도전성 구조체에 있는 도전층의 상단 표면과 접촉되게 하고, 그리고 선택 오프닝을 통해 도전성 구조체에 있는 도전층의 상단표면과 제 2 구조체 레벨이 접촉되게 하기 위해 물질의 균일한 층을 패턴 시키는 것을 구성하고 있는 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서, 두꺼운 산화물층에 의해 둘러싸여져 있는 활성 영역을 형성하는 단계가 기판의 표면상에 두꺼운 산화물층을 선정된 두께까지 형성시키고, 활성 영역을 만들기 위해 두꺼운 산화물층의 산단 표면에 마스킹층을 형성시키며, 그리고 활성 영역의 경계에서 두꺼운 산화물층에 수직벽을 형성시키기 위해 마스크에 의해 만들어진 활성 영역과 겹쳐지는 두꺼운 산화물층의 부분을 선택적으로 제거시키는 것을 구성하고 있는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 구조체 레벨에서 도전성 물질로 된 균일한 층을 형성하기 전에 두꺼운 산화물층의 수직벽에 측벽 절연층을 형성시키는 것을 구성하고 있는 것을 특징으로 하는 방법.
  13. 제 9 항에 있어서, 도전성 구조체는 도전층과 활성 영역의 표면 사이에 배치된 절연물질층을 포함하고 그리고 게이트 전극의 소스쪽에서 수직으로 된 표면을 가지며 게이트 전극의 드레인 쪽에서 수직으로 된 표면을 가지는 트랜지스터의 게이트 전극을 구성하고 있으며, 기판에서 부터 게이트 전극의 어느 한쪽에 있는 활성 영역의 표면속으로 반대형의 불순믈을 소량 주입시키고, 도전성 구조체의 수직으로 된 포면에 측벽 절연층을 형성시키는 단계가 소스쪽과 드레인 쪽에 게이트 전극의 수직으로 된 표면상에 측벽 절연층을 형성시키는 것으로 구성되어 있으며, 그리고 기판에서 부터 게이트 전극의 어느 한쪽에 있는 활성 영역 속으로 반대형 도전성의 불순물을 많이 주입시키는 것으로 구성되어 있는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 불순물을 작게 주입시키고 그리고 불순물을 많이 주입시키는 방법이 이온 주입 기술을 구성하는 것을 특징으로 하는 방법.
  15. 도전성 구조체의 수직으로 된 표면에 측벽 절연층을 형성시키는 단계가 활성 영역의 표면에 선정된 두께의 산화물로 된 균일한 층을 형성시키고 그리고 수평 표면상에 있는 산화물로 된 균일한 층을 제거시키기 위해 요구되는 선정된 시간 동안 수직 방향으로 산화물로 된 균일한 층을 이방성으로 에칭시켜 도전성 구조체에 있는 절연물질로 된 캡핑 층이 완전히 제거되지 않게 하고 그리고 노출된 표면의 활성 영역이 구조체의 수직 표면에서 부터 산화물로 된 균일한 층의 두께 만큼 떨어지게 하는 것으로 구성되어 있는 것을 특징으로 하는 방법.
  16. 제 9 항에 있어서, 도전성 구조체를 형성시키는 단계가 활성 영역의 표면에 도전층을 디포지트시키고, 도전층 위에 절연층을 형성시키며, 도전층 구조체를 만들기 위해 도전층과 절연층이 결합된 층을 패턴시키고, 그리고 선정된 도전성 구조체 패턴에 따라 적어도 하나의 수직으로 된 표면을 가지는 전성 구조체를 형성시키기 위해 절연층과 도전층이 결합된 층을 에칭시키는 것으로 구성되어 있는 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 도전층을 형성시키는 단게가 활성 영역의 표면에서 실리사이드 층을 디포지트시키는 것으로 되어 있고 그리고 절연층을 형성시키는 단계가 실리콘 기판으로 된 황설 영역의 표면위에 이산화 실리콘층을 디포지트 시키는 것으로 되어 있는 것을 특징으로 하는 방법.
  18. 두꺼운 절연층으로 감싸여져 있는 활성영역을 기판에 형성시키고, 활성 영역과 두꺼운 절연층위에 게이트 절연물질층을 형성시키며, 게이트 절연물질층의 표면위에 도전성 물질로 된 제 1 의 균일한 층을 형성시키고, 도전성 물질로 된 제 1층위에 절연물질로 된 캡핑층을 형성시키며, 수직으로 된 측벽을 가진 활성 영역에 게이트 전극을 형성시키기 위해 절연물질로 된 캡핑층, 도전물질로 된 제 1 층 및 게이트 절연물질로 되어 있는 결합된 층을 패턴 및 에칭시키고, 작게 도핑된 소스/드레인 영역을 만들기 위해 게이트 전극의 양쪽에 있는 활성 영역속에 기판의 도전성에 반대인 도전성의 불순물을 소량 주입시키며, 게이트 전국의 수직으로 된 측벽에 선정된 두께까지 측벽 절연물질층을 형성시키고, 많이 도핑된 소스/드레인 영역을 형성시키기 위해 게이트 전극의 양쪽에 있는 활성 영역속에 기판의 도전성에 반대인 도전성으로된 불순물을 많이 주입시키며, 도전물질로 된 제 2 층이 게이트 전극에서 부터 측벽 절연불질의 두께만큼 떨어져 있는 활성 영역의 표면과 접촉되도록 기판과 형상이 같은 두꺼운 절연층, 측벽 절연층, 활성 영역 및 게이트 전극 위에 도전성 물질로 된 제 2 의 균일한 층을 형성시키고, 그리고 기판 표면 위의 제 2 레벨에서 부터 많이 주입된 소스/드레인 영역에 까지 연결패턴과 컨택트를 제공하기 위해 선정된 패턴에 따라 도전성 물질로 된 제 2 층을 패턴 및 에칭시키는 것으로 구성되는 것을 특징으로 하는 자기 정합 컨택트를 가진 직적회로 MOS트랜지스터를 형성시키는 방법.
  19. 제18항에 있어서, 활성 영역을 형성시키는 단계가 기판의 표면 위에 두꺼운 산화물층을 형성시키고, 활성 영역의 경계에 있는 두꺼운 산화물층이 수직으로 된 표면을 가지게 활성 영역과 겹쳐지는 두꺼운 산화물층의 부분을 제거하기 위해 두꺼운 산화물층을 패턴 및 에칭시키는 것으로 구성되어 있고, 그리고 게이트 전극에 있는 수직으로 된 표면에 측벽 절연물질층을 형성시키는 단계가 두꺼운 산화물층을 패턴 및 에칭시킨 후 그 두꺼운 산화물층의 수직으로 된 표면상에 측벽 절연층을 형성시키는 것으로 되어 있는 것을 특징으로 하는 방법.
  20. 제18항에 있어서, 게이트 절연물질과 절연물질로 된 캡핑층이 산화물이고 그리고 도전물질로 된 제 1 층은 도핑된 폴리 실리콘으로 되는 것을 특징으로 하는 방법.
  21. 제18항에 있어서, 측벽 절연물질층을 형성하는 단계가 게이트 전극, 활성 영역 및 두꺼운 절연층 위에 산화 물로 된 균일한 층을 형성시키고, 그리고 수직으로 된 표면에 있는 균일한 층의 부분은 에칭되지 않게 하면서 수평으로 된 표면에 있는 산화물로 된 균일한 층의 부분을 제거하기 위해 산화물로 된 균일한 층을 이방성으로 에칭시키는 것으로 구성되어 있고, 상기 이방성으로 에칭시키는 단계는 게이트 저극에 남아있는 절연물질로 된 갭핑 층의 최소부분만이 제거되게 산화물로 된 균일한 층의 두께가 제거될때 정지되게 되어있는 것을 특징으로 하는 방법.
  22. 제18항에 있어서, 패턴시키기 전에 도전물질로 된 하부에 있는 제 1 층의 표면을 노출시키기 위해 절연 물질로 된 캡핑층의 선택된 영역을 제거시키고, 그리고 도전물질로 된 제 2 층이 선택된 영역에 있는 도전물질층의 표면과 접촉하도록 게이트 전극을 형성시키는 것으로 구성되어 있는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890003763A 1988-03-23 1989-03-23 Mos 트랜지스터의 자기 정합 소스/드레인 컨택트의 형성방법 KR960016222B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/172,299 US4868138A (en) 1988-03-23 1988-03-23 Method for forming a self-aligned source/drain contact for an MOS transistor
US172299 1993-12-23

Publications (2)

Publication Number Publication Date
KR890015391A true KR890015391A (ko) 1989-10-30
KR960016222B1 KR960016222B1 (ko) 1996-12-07

Family

ID=22627110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890003763A KR960016222B1 (ko) 1988-03-23 1989-03-23 Mos 트랜지스터의 자기 정합 소스/드레인 컨택트의 형성방법

Country Status (5)

Country Link
US (1) US4868138A (ko)
EP (1) EP0334761B1 (ko)
JP (2) JP3324702B2 (ko)
KR (1) KR960016222B1 (ko)
DE (1) DE68918619T2 (ko)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US4970173A (en) * 1989-07-03 1990-11-13 Motorola, Inc. Method of making high voltage vertical field effect transistor with improved safe operating area
JPH0783066B2 (ja) * 1989-08-11 1995-09-06 株式会社東芝 半導体装置の製造方法
KR920004366B1 (ko) * 1989-09-08 1992-06-04 현대전자산업 주식회사 반도체 장치의 자기 정렬 콘택 제조방법
US5483104A (en) * 1990-01-12 1996-01-09 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5166771A (en) * 1990-01-12 1992-11-24 Paradigm Technology, Inc. Self-aligning contact and interconnect structure
US5240872A (en) * 1990-05-02 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device having interconnection layer contacting source/drain regions
JP2934325B2 (ja) * 1990-05-02 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5030587A (en) * 1990-06-05 1991-07-09 Micron Technology, Inc. Method of forming substantially planar digit lines
US5158910A (en) * 1990-08-13 1992-10-27 Motorola Inc. Process for forming a contact structure
US4997790A (en) * 1990-08-13 1991-03-05 Motorola, Inc. Process for forming a self-aligned contact structure
US5100838A (en) * 1990-10-04 1992-03-31 Micron Technology, Inc. Method for forming self-aligned conducting pillars in an (IC) fabrication process
KR930006128B1 (ko) * 1991-01-31 1993-07-07 삼성전자 주식회사 반도체장치의 금속 배선 형성방법
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP2771057B2 (ja) * 1991-10-21 1998-07-02 シャープ株式会社 半導体装置の製造方法
US5221635A (en) * 1991-12-17 1993-06-22 Texas Instruments Incorporated Method of making a field-effect transistor
US5342808A (en) * 1992-03-12 1994-08-30 Hewlett-Packard Company Aperture size control for etched vias and metal contacts
ATE168500T1 (de) * 1992-04-29 1998-08-15 Siemens Ag Verfahren zur herstellung eines kontaktlochs zu einem dotierten bereich
USRE40790E1 (en) 1992-06-23 2009-06-23 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
US5229326A (en) * 1992-06-23 1993-07-20 Micron Technology, Inc. Method for making electrical contact with an active area through sub-micron contact openings and a semiconductor device
US5369054A (en) * 1993-07-07 1994-11-29 Actel Corporation Circuits for ESD protection of metal-to-metal antifuses during processing
US5498895A (en) * 1993-07-07 1996-03-12 Actel Corporation Process ESD protection devices for use with antifuses
US5619063A (en) * 1993-07-07 1997-04-08 Actel Corporation Edgeless, self-aligned, differential oxidation enhanced and difusion-controlled minimum-geometry antifuse and method of fabrication
JPH07263684A (ja) * 1994-03-25 1995-10-13 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5633196A (en) * 1994-05-31 1997-05-27 Sgs-Thomson Microelectronics, Inc. Method of forming a barrier and landing pad structure in an integrated circuit
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US6297110B1 (en) 1994-07-29 2001-10-02 Stmicroelectronics, Inc. Method of forming a contact in an integrated circuit
US5683924A (en) * 1994-10-31 1997-11-04 Sgs-Thomson Microelectronics, Inc. Method of forming raised source/drain regions in a integrated circuit
EP0709880A3 (en) * 1994-10-31 1996-10-23 Sgs Thomson Microelectronics Method for forming projecting source / drain regions in an integrated circuit
US5955770A (en) * 1994-10-31 1999-09-21 Stmicroelectronics, Inc. Method of forming raised source/drain regions in an integrated circuit
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス,インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP2798001B2 (ja) * 1995-04-20 1998-09-17 日本電気株式会社 半導体装置の製造方法
US5682055A (en) * 1995-06-07 1997-10-28 Sgs-Thomson Microelectronics, Inc. Method of forming planarized structures in an integrated circuit
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
US5612240A (en) * 1996-06-13 1997-03-18 Taiwan Semiconductor Manufacturing Company Ltd. Method for making electrical connections to self-aligned contacts that extends beyond the photo-lithographic resolution limit
US5818750A (en) 1996-07-31 1998-10-06 Micron Technology, Inc. Static memory cell
US6174764B1 (en) 1997-05-12 2001-01-16 Micron Technology, Inc. Process for manufacturing integrated circuit SRAM
EP0878833B1 (en) * 1997-05-13 2010-06-23 STMicroelectronics Srl Process for the selective formation of salicide on active areas of MOS devices
DE69841732D1 (de) 1997-05-13 2010-08-05 St Microelectronics Srl Verfahren zur selektiven Herstellung von Salizid über aktiven Oberflächen von MOS-Vorrichtungen
US6005296A (en) * 1997-05-30 1999-12-21 Stmicroelectronics, Inc. Layout for SRAM structure
JPH1187663A (ja) 1997-09-11 1999-03-30 Nec Corp 半導体集積回路装置およびその製造方法
US6075291A (en) * 1998-02-27 2000-06-13 Micron Technology, Inc. Structure for contact formation using a silicon-germanium alloy
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6690038B1 (en) 1999-06-05 2004-02-10 T-Ram, Inc. Thyristor-based device over substrate surface
US6576529B1 (en) * 1999-12-07 2003-06-10 Agere Systems Inc. Method of forming an alignment feature in or on a multilayered semiconductor structure
US6727528B1 (en) 2001-03-22 2004-04-27 T-Ram, Inc. Thyristor-based device including trench dielectric isolation for thyristor-body regions
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
JP2004111746A (ja) * 2002-09-19 2004-04-08 Fujitsu Ltd 半導体装置及びその製造方法
JP4583904B2 (ja) * 2003-12-17 2010-11-17 株式会社半導体エネルギー研究所 表示装置の作製方法
US9525147B2 (en) * 2014-09-25 2016-12-20 International Business Machines Corporation Fringing field assisted dielectrophoresis assembly of carbon nanotubes

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4288256A (en) * 1977-12-23 1981-09-08 International Business Machines Corporation Method of making FET containing stacked gates
US4359816A (en) * 1980-07-08 1982-11-23 International Business Machines Corporation Self-aligned metal process for field effect transistor integrated circuits
JPS59232460A (ja) * 1983-06-16 1984-12-27 Toshiba Corp 半導体装置の製造方法
JPS60138971A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
JPS60194570A (ja) * 1984-03-16 1985-10-03 Toshiba Corp 半導体装置の製造方法
US4584761A (en) * 1984-05-15 1986-04-29 Digital Equipment Corporation Integrated circuit chip processing techniques and integrated chip produced thereby
DE3530065C2 (de) * 1984-08-22 1999-11-18 Mitsubishi Electric Corp Verfahren zur Herstellung eines Halbleiters
US4656732A (en) * 1984-09-26 1987-04-14 Texas Instruments Incorporated Integrated circuit fabrication process
KR890004962B1 (ko) * 1985-02-08 1989-12-02 가부시끼가이샤 도오시바 반도체장치 및 그 제조방법

Also Published As

Publication number Publication date
KR960016222B1 (ko) 1996-12-07
JP3324702B2 (ja) 2002-09-17
EP0334761A1 (en) 1989-09-27
EP0334761B1 (en) 1994-10-05
DE68918619D1 (de) 1994-11-10
US4868138A (en) 1989-09-19
JP2002164356A (ja) 2002-06-07
JPH0210741A (ja) 1990-01-16
DE68918619T2 (de) 1995-03-30

Similar Documents

Publication Publication Date Title
KR890015391A (ko) Mos 트랜지스터의 자기 정합 소스/드레인 컨택트의 형성방법
US4803176A (en) Integrated circuit structure with active device in merged slot and method of making same
KR910020895A (ko) 고밀도집적에 적합한 반도체장치의 소자분리구조와 그의 제조방법
KR860001490A (ko) 종형 mosfet와 그 제조방법
KR960035794A (ko) 엔모스(nmos) 집적회로장치에서 서브문턱전류를 감소시키는 큰 경사각도 붕소 이온주입 방법
KR970060503A (ko) 전기적으로 프로그램 가능한 메모리 셀 장치 및 그 제조 방법
US5721148A (en) Method for manufacturing MOS type semiconductor device
KR870009458A (ko) 반도체 장치와 그 형성 방법
KR930001484A (ko) Dmos 트랜지스터를 제조하기 위한 방법
KR0149527B1 (ko) 반도체 소자의 고전압용 트랜지스터 및 그 제조방법
JPS61145868A (ja) 半導体装置の製造方法
KR920007448B1 (ko) 반도체장치 및 그 제조방법
KR960009168A (ko) Mos 구조 및 cmos 구조를 가진 반도체 장치 제조 방법
KR100214074B1 (ko) 박막트랜지스터 및 그 제조방법
KR920010962A (ko) 반도체 디바이스 및 그 형성 방법
JPH0340514B2 (ko)
JP2001053276A (ja) 増加したソース接触面積を有する立て形半導体装置の形成方法
KR950007035A (ko) 감소된 접합용량의 반도체 장치 제조방법
KR900006985A (ko) 체커보오드 패턴을 구비한 이피롬 메모리 및 그의 제조방법
KR100720083B1 (ko) 액정 표시 장치의 제조 방법
KR100402143B1 (ko) 반도체몸체의제조방법
KR0147416B1 (ko) 반도체 소자의 저장전극 제조방법
KR20000067000A (ko) 모스 트랜지스터 제조방법
KR950005474B1 (ko) 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법
KR950014683B1 (ko) 반도체장치 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051123

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee