JP3119890B2 - 絶縁ゲート付サイリスタ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート付サイリス
タに関する。

【０００２】

【従来の技術】ＧＴＯサイリスタは通常、ゲート電極が
ベース層に直接取り付けられて、ゲート回路により電流
を引き出すことによりターンオフがなされる。この方式
は電流駆動であるため、大きなゲート電力を必要とし、
したがってゲート回路も大きくなる。この欠点を改良す
るものとして、絶縁ゲート構造を用いて電圧制御型とし
たターンオフサイリスタが知られている。この絶縁ゲー
ト付サイリスタは例えば、ＭＣＴ（ＭＯＳ Ｃontroled
Ｔhyristor）と呼ばれる。

【０００３】しかしながら、絶縁ゲート付サイリスタ
は、通常のＧＴＯサイリスタに比べてどうしても電流遮
断能力が低くなる。ゲート電極で囲まれる単位セルサイ
ズを小さくすれば、電流遮断能力を上げることが可能で
あるが、そうするとカソード・エミッタ面積が相対的に
小さくなって、エミッタ注入効率が低下し、所望のサイ
リスタ動作が困難になる。また、単位セルサイズが小さ
くなると、カソード・エミッタと、カソード・エミッタ
−ベース間のターンオフ用チャネル領域との位置合せが
困難になる。

【０００４】

【発明が解決しようとする課題】以上のように絶縁ゲー
ト付サイリスタでは、単位セルサイズを小さくして電流
遮断能力を高くしようとすると、エミッタ注入効率が低
下して所望のサイリスタ動作が困難になり、また位置合
せも困難になるという問題があった。

【０００５】本発明は、エミッタ注入効率の低下をもた
らすことなく、また位置合せ精度も十分に出すことが可
能な状態で単位セルサイズを小さくして電流遮断能力を
上げた絶縁ゲート付サイリスタを提供することを目的と
する。

【０００６】［発明の構成］

【０００７】

【課題を解決するための手段】本発明に係る絶縁ゲート
付サイリスタは、第１導電型エミッタ層に第２導電型ベ
ース層が形成され、この第２導電型ベース層に接して第
１導電型ベース層が形成され、この第１導電型ベース層
内に複数の溝が形成されてこの溝にゲート絶縁膜を介し
てゲート電極が埋込み形成される。第１導電型ベース層
内には、溝の側面に接して第２導電型のターンオフ用チ
ャネル層が形成され、このターンオフ用チャネル層表面
に第１導電型ドレイン層が形成される。第１導電型ベー
ス層にはまた、ターンオフ用チャネル層より深く形成さ
れた第２導電型エミッタ層が第１導電型ドレイン層と交
互に分散配置される。第１導電型ドレイン層および第２
導電型エミッタ層には、第１の主電極が形成され、第１
導電型エミッタ層には第２の主電極が形成される。

【０００８】

【作用】本発明によれば、微細間隔の周期的な埋込みゲ
ート構造とすることによって、大きな電流遮断能力を得
ることができる。しかも、第２導電型エミッタ層をター
ンオフチャネル層よりも深く拡散形成することによっ
て、微細エミッタ構造であっても十分なエミッタ注入効
率を得ることができる。

【０００９】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１０】図１は、本発明の第１の実施例に係る絶縁
ゲート付サイリスタのレイアウトであり、図２，図３，
図４および図５はそれぞれ、図１のＡ−Ａ′，Ｂ−
Ｂ′，Ｃ−Ｃ′およびＤ−Ｄ′断面図である。

【００１１】この絶縁ゲート付サイリスタは、高抵抗の
ｎ型ベース層１の一方の面にｎ型バッファ層２を介して
ｐ型エミッタ層３が形成されている。ｎ型ベース層１の
他方の面には選択的にｐ型ベース層４が拡散形成されて
いる。

【００１２】ｐ型ベース層４には、ストライプ状をなす
複数本の溝５が周期的に形成されている。これらの溝５
の内部には、ゲート酸化膜６を介してゲート電極７が埋
込み形成されている。各溝５の間のストライプ状領域
は、一本おきにｎ型ターンオフチャネル層８が形成さ
れ、このターンオフチャネル層５の表面にはｐ型ドレイ
ン層９が形成されている。これにより、ｎ型ターンオフ
チャネル層８の側面が埋込みゲート電極７により制御さ
れる縦型のｐチャネルＭＯＳトランジスタが構成されて
いる。残りのストライプ状領域には、ターンオフチャネ
ル層８よりも深く拡散形成されたｎ型エミッタ層１０が
形成されている。

【００１３】従ってカソード側レイアウトは、埋込みゲ
ート電極７−ｐ型ソース層９−埋込みゲート電極７−ｎ
型ソース層１０という配列が繰り返されたパターンとな
っている。

【００１４】ターンオン用チャネルはこの実施例では、
ｐ型ベース層４のエッジ部に形成されている。すなわち
図２に示すように、ｐ型ベース層４内に、そのエッジか
ら所定距離おいてｎ型ソース層１１が形成され、このｎ
型ソース層１１とｎ型ベース層１により挟まれたｐ型ベ
ース層４上にゲート酸化膜１２を介して、埋込みゲート
電極７と連続するゲート電極７が配設されている。この
部分は、ｎチャネルＩＧＢＴ構造となっている。

【００１５】第１の主電極であるカソード電極１３は、
ｎ型エミッタ層１０，ｐ型ドレイン層９およびｎ型ソー
ス層１１にコンタクトして配設されている。ｐ型エミッ
タ層３には第２の主電極であるアノード電極１４が形成
されている。

【００１６】具体的な素子寸法は、例えば次の通りであ
る。ｎ型ベース層１となる高抵抗はｎ型ウェハの厚みを
４５０μm とし、これに両側からｎ型バッファ層２およ
びｐ型ベース層４をそれぞれ１５μm の深さで形成す
る。ｐ型ベース層４に形成する溝５は、幅，間隔共に１
μm 、深さ２μm とする。ゲート酸化膜６は０．１μm
の熱酸化膜とする。ｎ型ターンオフチャネル層８は、表
面にｐ型ドレイン層９が形成されて実質０．５μm のチ
ャネル長となる。ｎ型エミッタ層１０およびｐ型エミッ
タ層３は、約２μm の深さに拡散形成する。

【００１７】この様に構成された絶縁ゲート付サイリス
タの動作は、次の通りである。ゲート電極７にカソード
に対して正の電圧を与えると、ｐ型ベース層４周辺部の
ターンオンチャネルが導通してｎ型ソース層１１から電
子がｎ型ベース層１に注入され、ＩＧＢＴ動作によって
ターンオンする。ゲート電極７に負の電圧を与えると、
埋込みゲート部のｎ型ターンオフチャネル層８の溝側面
部が反転して、ｐチャネルＭＯＳトランジスタ動作によ
ってｐ型ベース層４のキャリアがｐ型ドレイン層９を介
してカソード電極１３に吸い出され、ターンオフする。

【００１８】この実施例によれば、単位セルサイズ４μ
m （即ち、埋込みゲート部１μm ＋ｐ型ドレイン層１μ
m ＋埋込みゲート部１μm＋ｎ型エミッタ層１μm ）と
いう微細寸法として、大きな電流遮断能力が得られる。
しかもｎ型エミッタ層１０は、ターンオフチャネル層８
とは反対側の溝側面に接して、かつ溝５と同程度に深く
拡散形成されており、したがってエミッタ注入効率は十
分に高く、所望のサイリスタ動作が可能である。またｎ
型エミッタ層１０は、溝５の間の１μm の領域に、ｐ型
ドレイン層９が形成される領域にマスクをした状態で埋
込みゲート電極７に自己整合的に形成される。ｐ型ドレ
イン層９も同様に埋込みゲート電極７に自己整合的に形
成される。したがって微細寸法であっても、高い位置合
せ精度をもって単位セルが構成される。

【００１９】図６は、本発明の第２の実施例の絶縁ゲー
ト付サイリスタのレイアウトであり、図７，図８および
図９はそれぞれ図６のＡ−Ａ′，Ｂ−Ｂ′およびＣ−
Ｃ′断面図である。先の実施例と対応する部分には先の
実施例と同一符号を付して詳細な説明は省略する。

【００２０】この実施例では、周期的に配列される複数
本のストライプ状の溝５がｐ型ベース層４を突き抜ける
状態に深く形成されている。たとえば、ｐ型ベース層４
が３μm として、溝５は６μm 程度とする。溝５にゲー
ト酸化膜６を介してゲート電極７が埋込み形成されるこ
とは先の実施例と同様である。またこの実施例では、溝
５の間隔を先の実施例より広く、たとえば３μm とし、
各溝５の間全てに、ｎ型ターンオフチャネル層８とｐ型
ドレイン層９が溝５に接して形成され、溝５から所定距
離離れてｎ型エミッタ層１０が形成されている。ｎ型エ
ミッタ層１０がｎ型ターンオフチャネル層８より深く形
成されることは、先の実施例と同様である。

【００２１】この実施例の場合、ｎ型ターンオフチャネ
ル層８の下にあるｐ型ベース層４の溝５の側面部がター
ンオンチャネルとなっている。即ち、溝５に埋込み形成
されたゲート電極７がターンオン用とターンオフ用を兼
ねており、ターンオフ用ｐチャネルＭＯＳトランジスタ
とターンオン用ｎチャネルＭＯＳトランジスタが縦方向
に連続的に形成された形になっている。

【００２２】この実施例の素子は、埋込みゲート電極７
に正電圧を印加して、ｐ型ベース層４の溝側面にｎ型チ
ャネルを形成することにより、ターンオンする。このと
きｎ型エミッタ層１０からｎ型ターンオフチャネル層８
を介し、ｎ型チャネルを介してｎ型ベース層１に電子が
注入されることになる。埋込みゲート電極７に負電圧を
印加すると、第１の実施例と同様にしてターンオフす
る。

【００２３】この実施例によっても、先の実施例と同様
の効果が得られる。

【００２４】図１０は、両面に埋込みゲートを持つ本発
明の第３の実施例の絶縁ゲート付サイリスタの断面図で
ある。カソード側の構造は、ほぼ第１の実施例と第２の
実施例の折衷構造である。即ちｐ型ベース層４内に、第
１の実施例と同様に溝５が形成され、この溝５内にゲー
ト酸化膜６を介してゲート電極が埋込み形成されてい
る。溝５の間の領域に第２の実施例と同様の配置で、ｎ
型ターンオフチャネル層９とｐ型ドレイン層９、および
ｎ型エミッタ層１０が形成されている。

【００２５】ｐ型ベース層４の一方の端部にｎ型ソース
層１１が形成され、このｎ型ソース層１１とｎ型ベース
層１によって挟まれたｐ型ベース層４の表面部をターン
オンチャネル領域として、この上にゲート電極７が配設
されている。

【００２６】ｐ型ベース層４の他方の端部には低濃度の
ｐ型リサーフ層２１が形成され、これからさらに所定距
離離れたチップ周辺部には高濃度ｎ型層２２が形成され
ている。そしてｐ型ベース層４と高濃度ｎ型層２２の間
に跨がって、絶縁膜２３を介してＳＩＰＯＳ等の高抵抗
体膜２４が配設されている。ｎ型層２２には高抵抗体膜
２４の端部にも同時にコンタクトする電極２５が形成さ
れている。

【００２７】アノード側もほぼカソード側と同様に、ｐ
型ベース層２６が選択的に形成されこの中に溝２７が形
成されて、この溝２７にゲート酸化膜２８を介してゲー
ト電極２９が埋込み形成されている。溝２７の間には、
ｎ型チャネル層３０が形成され、その表面部に溝２７に
接してｐ型層３１が形成され、ｐ型層３１に挟まれたｎ
型層３２が形成されている。

【００２８】アノード側のｐ型ベース層２６の端部にも
低濃度のｐ型リサーフ層３３が形成され、チップ周辺に
は高濃度ｎ型層３４が形成されている。そしてｐ型ベー
ス層２６とｎ型層３４の間に跨がって、絶縁膜３７を介
して高抵抗体膜３６が形成されている。ｎ型層３４には
高抵抗体膜３６の端部にも同時にコンタクトする電極３
５が形成されている。

【００２９】この実施例の素子では、ターンオン時、ア
ノード側の埋込みゲート電極２８にもアノード電極に対
して負の電圧が印加される。これにより、ｎ型層３０の
溝側面に形成されるｐ型チャネルを介して、ｐ型ベース
層がアノード電極１４に接続されてアノード層として働
く。ターンオフ時は、アノード側の埋込みゲート電極２
８はアノード電極に対して零または正の電圧が印加され
る。これにより、ｐ型ベース層２６はアノード電極１４
と切り離される。

【００３０】この実施例によっても、先の実施例と同様
の効果が得られる。

【００３１】図１１は、本発明の第４の実施例の絶縁ゲ
ート付サイリスタのレイアウトであり、図１２および図
１３はそれぞれ図１１のＡ−Ａ′およびＢ−Ｂ′断面図
である。

【００３２】この実施例では、溝５がｎ型ベース層１に
達する深さをもってｐ型ベース層４を矩形に取り囲むよ
うに形成され、さらにその中に複数本のストライプ状の
溝５が周辺の溝５と連続して形成されている。溝５内に
はゲート酸化膜６を介して埋込みゲート電極７が形成さ
れている。

【００３３】溝５の間のストライプ状領域のｐ型ベース
層４内には、ｎ型ターンオフチャネル層８が形成されて
いる。そしてこのｎ型ターンオフチャネル層８に、溝５
の長手方向に沿って交互に、ｐ型ドレイン層９とｎ型エ
ミッタ層１０が分散配置されて形成されている。ｐ型ド
レイン層９はｎ型ターンオフチャネル層８の表面部に形
成され、ｎ型エミッタ層１０はｎ型ターンオフチャネル
層８よりも深く拡散形成されている。

【００３４】この実施例の素子は、ｎ型エミッタ層１０
の下にあるｐ型ベース層４の溝５の側面部がターンオン
チャネルとなっている。またｐ型ドレイン層９下のｎ型
ターンオフチャネル層８の溝５側面部がターンオフチャ
ネルとなる。したがって第２の実施例と同様に、溝５に
埋込み形成されたゲート電極７がターンオン用とターン
オフ用を兼ねている。

【００３５】この実施例の素子は、埋込みゲート電極７
に正電圧を印加して、ｐ型ベース層４の溝側面にｎ型チ
ャネルを形成することにより、ターンオンする。埋込み
ゲート電極７に負電圧を印加すると、ｎ型ターンオフチ
ャネル層８の溝側面部にｐ型チャネルが形成されて、先
の各実施例と同様にしてターンオフする。

【００３６】この実施例によっても、先の各実施例と同
様の効果が得られる。またこの実施例の素子は、埋込み
ゲート部で耐圧を担うため、ｐ型ベース層４の不純物濃
度を低いものとする事ができる。たとえば、ｐ型ベース
層４のピーク不純物濃度を１×１０¹⁶／cm³ 程度とする
ことができ、これに伴ってｎ型ターンオフチャネル層８
のピーク不純物濃度を１×１０¹⁷／cm³ 程度とすること
ができる。その結果、ｎ型ターンオフチャネル層８の溝
側面にｐ型チャネルを形成するに必要なしきい値はたと
えば５Ｖ程度の小さいものとすることができ、小さいゲ
ート電圧でオフ制御ができる。

【００３７】第１４図は、第５の実施例の絶縁ゲート付
サイリスタのレイアウトであり、図１５および図１６は
それぞれ図１４のＡ−Ａ′およびＢ−Ｂ′断面図であ
る。

【００３８】この実施例の素子は、先の第４の実施例の
素子のｐ型ベース層４を省略したもので、所謂静電誘導
サイリスタとなっている。

【００３９】すなわち、ｎ型ベース層１の不純物濃度
と、溝５の幅（図１５の断面に示される溝５に挟まれた
ｎ型ベース層１の幅）を適当な値に設定すれば、溝５に
挟まれたｎ型ベース層１の部分全体の電位を埋込みゲー
ト電極７により制御する事ができる。ゲート電極７に正
の電圧を印加して、溝５に挟まれたｎ型ベース層１の電
位を上げると、ｎ型エミッタ層１０から電子が注入され
て、素子はターンオンする。ゲート電極７に負の電圧を
印加すると、ｎ型ターンオフチャネル層８の溝側面にｐ
型チャネルが形成されて、ｎ型ベース層１のキャリアが
ｐ型ドレイン層９を介してカソード電極１３に排出され
るようになり、素子はターンオフする。

【００４０】図１７は、第６の実施例の絶縁ゲート付サ
イリスタのレイアウトであり、図１８および図１９はそ
れぞれ図１７のＡ−Ａ′およびＢ−Ｂ′断面図である。

【００４１】この実施例は、第４の実施例の素子を僅か
に変形したものである。すなわち複数本のストライプ状
の溝５は、互いに独立しており、これらの周囲は深いｐ
型ベース層４′により囲まれている。埋込みゲート部の
間のｐ型ベース層６に形成されるｎ型ターンオフチャネ
ル層８、ｐ型ドレイン層９ｎ型エミッタ層１０の分布や
深さ等は第４の実施例と同様である。

【００４２】図２０は、第７の実施例の絶縁ゲート付サ
イリスタのレイアウトであり、図２１および図２２はそ
れぞれ図２０のＡ−Ａ′およびＢ−Ｂ′断面図である。

【００４３】この実施例は、第５の実施例の素子を第６
の実施例と同様に変形したものである。

【００４４】これら第６の実施例，第７の実施例によっ
ても、先の各実施例と同様の効果が得られる。

【００４５】図２３〜図２６は、図６〜図９の実施例を
変形して、埋込みゲート部をｐ型ベース層４より浅く形
成した実施例である。

【００４６】図２７は、図１０のアノード側の構造をよ
り単純化して、アノード側にカソード側と同様の埋込み
ゲート構造を採用した実施例である。すなわちｎ型バッ
ファ層２内に図１０と同様の埋込みゲート構造が形成さ
れ、ゲート部の間にｐ型チャネル層４０が形成され、こ
の中にｎ⁺ 型ソース層４１、ｐ⁺ 型エミッタ層４２が形
成されている。

【００４７】これらの実施例によっても、同様の効果が
得られる。

【００４８】

【発明の効果】以上述べたように本発明によれば、埋込
みゲートを持つ微細セル構造で大きい電流遮断能力を実
現し、しかもカソード・エミッタ層を深く形成して十分
なエミッタ注入効率を持たせた絶縁ゲート付サイリスタ
を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る絶縁ゲート付サイ
リスタのレイアウト図。

【図２】図１のＡ−Ａ′断面図。

【図３】図１のＢ−Ｂ′断面図。

【図４】図１のＣ−Ｃ′断面図。

【図５】図１のＤ−Ｄ′断面図。

【図６】本発明の第２の実施例の絶縁ゲート付サイリス
タのレイアウト図。

【図７】図６のＡ−Ａ′断面図。

【図８】図６のＢ−Ｂ′断面図。

【図９】図６のＣ−Ｃ′断面図。

【図１０】本発明の第３の実施例の絶縁ゲート付サイリ
スタの断面図。

【図１１】本発明の第４の実施例の絶縁ゲート付サイリ
スタのレイアウト図。

【図１２】図１１のＡ−Ａ′断面図。

【図１３】図１１のＢ−Ｂ′断面図。

【図１４】本発明の第５の実施例の絶縁ゲート付サイリ
スタのレイアウト図。

【図１５】図１４のＡ−Ａ′断面図。

【図１６】図１４のＢ−Ｂ′断面図。

【図１７】本発明の第６の実施例の絶縁ゲート付サイリ
スタのレイアウト図。

【図１８】図１７のＡ−Ａ′断面図。

【図１９】図１７のＢ−Ｂ′断面図。

【図２０】本発明の第７の実施例の絶縁ゲート付サイリ
スタのレイアウト図。

【図２１】図２０のＡ−Ａ′断面図。

【図２２】図２０のＢ−Ｂ′断面図。

【図２３】図６の実施例を変形した実施例の絶縁ゲート
付サイリスタのレイアウト図。

【図２４】図２３のＡ−Ａ′断面図。

【図２５】図２３のＢ−Ｂ′断面図。

【図２６】図２３のＣ−Ｃ′断面図。

【図２７】図１０の実施例を変形した実施例の絶縁ゲー
ト付サイリスタの断面図。

【符号の説明】

１…ｎ型ベース層、 ２…ｎ型バッファ層、 ３…ｐ型エミッタ層、 ４…ｐ型ベース層、 ５…溝、 ６…ゲート酸化膜、 ７…ゲート電極、 ８…ｎ型ターンオフチャネル層、 ９…ｐ型ドレイン層、 １０…ｎ型エミッタ層、 １１…ｎ型ソース層、 １２…ゲート酸化膜、 １３…カソード電極、 １４…アノード電極。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/74 H01L 29/749

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型エミッタ層と、 前記第１導電型エミッタ層に形成された第２導電型ベー
   ス層と、 前記第２導電型ベース層に形成された第１導電型ベース
   層と、 前記第１導電型ベース層内に形成された複数の溝にゲー
   ト絶縁膜を介して埋込み形成されたゲート電極と、 前記第１導電型ベース層内に前記溝の側面に接して形成
   された第２導電型のターンオフ用チャネル層と、 前記ターンオフ用チャネル層表面に形成された第１導電
   型ドレイン層と、 前記第１導電型ベース層に前記ターンオフ用チャネル層
   より深く形成された第２導電型エミッタ層と、 前記第１導電型ドレイン層および第２導電型エミッタ層
   に形成された第１の主電極と、 前記第１導電型エミッタ層に形成された第２の主電極
   と、 を備えたことを特徴とする絶縁ゲート付サイリスタ。
2. 【請求項２】前記溝は周期的ストライプ状をなして形成
   され、前記第１導電型ドレイン層と第２導電型エミッタ
   層とは各溝の異なる側面に接して溝の間に交互に配置さ
   れていることを特徴とする請求項１記載の絶縁ゲート付
   サイリスタ。
3. 【請求項３】前記溝は周期的にストライプ状をなして形
   成され、前記第１導電型ドレイン層と第２導電型エミッ
   タ層は、前記溝に挟まれた領域に溝の長手方向に沿って
   交互に複数個ずつに分割されて配置されていることを特
   徴とする請求項１記載の絶縁ゲート付サイリスタ。