KR100878288B1 - 절연 게이트형 반도체장치 - Google Patents

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KR100878288B1
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타쿠야 하마구치
히데키 하루구치
테쓰지로 쓰노다
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미쓰비시덴키 가부시키가이샤
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Abstract

이미터 밸러스트 저항의 저하에 의한 IGBT의 전달 특성의 증대를 억제하고, 높은 파괴 내량을 가지는 절연 게이트형 반도체장치를 제공한다. 스트라이프 모양으로 설치된 트렌치(4)에 대하여, 트렌치(4)와 교차하는 방향에 제1이미터 확산층(9)이 설치된 IGBT가 구성되어 있다. 이 구조에 있어서, 콘택 영역(8)을 사각형상으로 형성한다. 그리고 제1이미터 확산층(9)위에서, 콘택 영역(8)의 트렌치(4)와 교차하는 방향의 폭이, 제1이미터 확산층(9)위 다른 부분의 폭보다 작도록 한다. 상기 구성에 의해, 이미터 확산층(9)의 이미터 밸러스트 저항을 크게 할 수 있고, 단락 파괴 내량을 향상시킬 수 있다.
이미터 밸러스트 저항, 트렌치, 이미터 확산층

Description

절연 게이트형 반도체장치{INSULATED GATE SEMICONDUCTOR DEVICE}
도 1은 실시예 1에 따른 절연 게이트형 반도체장치의 평면도이다.
도 2는 실시예 1에 따른 절연 게이트형 반도체장치의 단면도이다.
도 3은 실시예 1에 따른 절연 게이트형 반도체장치의 단면도이다.
도 4는 실시예 1의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 5는 실시예 1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 6은 실시예 1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 7은 실시예 2에 따른 절연 게이트형 반도체장치의 평면도이다.
도 8은 실시예 2에 따른 절연 게이트형 반도체장치의 단면도이다.
도 9는 실시예 2에 따른 절연 게이트형 반도체장치의 단면도이다.
도 10은 실시예 2의 제1의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 11은 실시예 2의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 12는 실시예 2의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 13은 실시예 2의 제2의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 14는 실시예 2의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 15는 실시예 2의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 16은 실시예 2의 제3의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 17은 실시예 2의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 18은 실시예 2의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 19는 실시예 2의 제4의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 20은 실시예 2의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 21은 실시예 2의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 22는 실시예 2의 제5의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 23은 실시예 2의 제5의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 24는 실시예 2의 제5의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 25는 실시예 2의 제6의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 26은 실시예 2의 제6의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 27은 실시예 2의 제6의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 28은 실시예 3에 따른 절연 게이트형 반도체장치의 평면도이다.
도 29는 실시예 3에 따른 절연 게이트형 반도체장치의 단면도이다.
도 30은 실시예 3에 따른 절연 게이트형 반도체장치의 단면도이다.
도 31은 실시예 3에 따른 절연 게이트형 반도체장치의 단면도이다.
도 32는 실시예 3의 제1의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 33은 실시예 3의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 34는 실시예 3의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 35는 실시예 3의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 36은 실시예 3의 제2의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 37은 실시예 3의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 38은 실시예 3의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 39는 실시예 3의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 40은 실시예 3의 제3의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 41은 실시예 3의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 42는 실시예 3의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 43은 실시예 3의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 44는 실시예 3의 제4의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 45는 실시예 3의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 46은 실시예 3의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 47은 실시예 3의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 48은 실시예 4에 따른 절연 게이트형 반도체장치의 평면도이다.
도 49는 실시예 4에 따른 절연 게이트형 반도체장치의 단면도이다.
도 50은 실시예 4에 따른 절연 게이트형 반도체장치의 단면도이다.
도 51은 실시예 4의 제1의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 52는 실시예 4의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 53은 실시예 4의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 54는 실시예 4의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 55는 실시예 4의 제2의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 56은 실시예 4의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면 도이다.
도 57은 실시예 4의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 58은 실시예 4의 제3의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 59는 실시예 4의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 60은 실시예 4의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 61은 실시예 4의 제4의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다
도 62는 실시예 4의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 63은 실시예 4의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 64는 실시예 4의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 65는 실시예 4의 제5의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 66은 실시예 4의 제5의 변형예에 따른 절연 게이트형 반도체장치의 단면 도이다.
도 67은 실시예 4의 제5의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 68은 실시예 5에 따른 절연 게이트형 반도체장치의 평면도이다.
도 69는 실시예 5에 따른 절연 게이트형 반도체장치의 단면도이다.
도 70은 실시예 5에 따른 절연 게이트형 반도체장치의 단면도이다.
도 71은 실시예 5의 제1의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 72는 실시예 5의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 73은 실시예 5의 제1의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 74는 실시예 5의 제2의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 75는 실시예 5의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 76은 실시예 5의 제2의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 77은 실시예 5의 제3의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 78은 실시예 5의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 79는 실시예 5의 제3의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 80은 실시예 5의 제4의 변형예에 따른 절연 게이트형 반도체장치의 평면도이다.
도 81은 실시예 5의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 82는 실시예 5의 제4의 변형예에 따른 절연 게이트형 반도체장치의 단면도이다.
도 83은 종래의 절연 게이트형 반도체장치의 평면도이다.
도 84는 종래의 절연 게이트형 반도체장치의 단면도이다.
도 85는 종래의 절연 게이트형 반도체장치의 단면도이다.
도 86은 종래의 절연 게이트형 반도체장치의 평면도이다.
도 87은 종래의 절연 게이트형 반도체장치의 단면도이다.
도 88은 종래의 절연 게이트형 반도체장치의 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 콜렉터층 2 : 반도체 기판
3 : 베이스층 4 : 트렌치
4a : 더미 트렌치 5 : 게이트 절연막
6 : 이미터 전극 7 : 층간막
8 : 콘택 영역 9 : 제1이미터 확산층
9a : 제2이미터 확산층 9b : 제3이미터 확산층
9c : 제4이미터 확산층 10 : 콜렉터 전극
11 : 도전막 패턴
본 발명은 절연 게이트형 반도체장치에 관하며, 특히, 포화 전류의 편차를 억제하고, 단락 내량시험에 있어서의 파괴 내량을 향상시킨 절연 게이트형 반도체장치에 관한 것이다.
절연 게이트형 반도체장치에 있어서의 IGBT(Insulated Gate Bipolar Transistor)는, MOSFET의 고속동작과 바이폴러트랜지스터의 낮은 온 전압의 특성을 구비하고 있으며, 인버터 등의 전력변환 장치에 널리 이용되고 있다.
최근, 트렌치 게이트 구조를 가지는 IGBT의 발명에 의해, 온 전압과 스위칭 로스의 저감이 진행되고 있다. 또한, 캐리어 축적층을 구비한 개량형의 IGBT나 IEGT(Injection Enhanced Gate Transistor)의 출현에 의해, 칩의 세로방향의 캐리어 분포의 최적화를 도모할 수 있게 되고, 특히 온 전압과 스위칭 로스의 저감이 가능하게 되고 있다(예를 들면 특허문헌 1참조).
전술한 구조에 의해, IGBT가 동작할 때의 발열량을 작게 할 수 있어, 전류밀 도의 향상이 가능하게 된다. 이에 따라 칩 사이즈를 작게 할 수 있기 때문에, 칩 비용이 저감하고, 그것을 탑재하는 IGBT모듈을 소형화할 수 있는 여러가지 장점이 있다(예를 들면 특허문헌 1참조).
[특허문헌 1]일본국 공개특허공보 특개2001-15738호
트렌치 게이트 구조의 IGBT가 개발되기 이전은, 주로 IGBT동작시의 발열량에 의해 칩 사이즈가 제약되고 있었다. 그러나, 최근은 동작시의 발열량이 억제되고, 또한 IGBT를 탑재한 패키지의 냉각 기술이 진보하고 있다. 이 때문에, 칩 사이즈는, 임계값 전압 Vth나 포화 전류 등의 특성 편차에 의해서도 제약되고 있다.
이하, 그 이유에 대해서 서술한다. IGBT가 단락 상태가 되어, 대전류가 흐를 경우, 통상, 제어회로가 단락전류를 검출하고, 게이트 전압을 저하시켜 전류를 차단한다. 그러나, 제어계가 단락전류를 검출한 후, 전류를 차단할 때까지는, 수 μsec의 시간을 필요로 한다. 이 때문에, 이 사이에 칩이 파괴하지 않도록 설계를 행할 필요가 있다.
다음에 포화 전류가 지나치게 클 경우, IGBT가 단락 상태가 되었을 때, 발열(IGBT의 포화 전류와 콜렉터 이미터간 전압의 시간 적분값)이 커져, 단시간에 칩이 파괴될 가능성이 있다. 이 때문에 포화 전류는, 필요 이상 흐르지 않도록 설계할 필요가 있다.
반대로 포화 전류가 지나치게 작을 경우에는, 단락 상태가 되어도 제어회로 가 단락 상태를 인식할 수 없어, 전류가 차단되지 않는다. 그렇게 하면 단락전류가 장시간 계속해서 흘러, 그 발열로 인해 칩이 파괴된다. 따라서, 포화 전류값은 소정의 범위 이내로 해야 한다.
포화 전류의 편차가 클 경우, 포화 전류가 큰 쪽이 변동한 경우에도 칩이 파괴하지 않도록, 단위 면적당 포화 전류가 작아지도록 MOS부의 설계를 행할 필요가 있다. 이 경우, 필요한 전류를 얻기 위해서는 칩 면적을 크게 해야 한다.
포화 전류값을 결정하는 주요한 파라미터로서, 게이트의 임계값 전압 VGE(th)를 들 수 있다. VGE(th)의 값이 작으면 포화 전류는 커지고, VGE(th)의 값이 크면 포화 전류는 작아진다. 따라서 VGE(th)의 편차를 억제함으로써, 포화 전류의 편차를 억제할 수 있게 된다.
그러나, 트렌치 게이트 구조의 IGBT에서는, VGE(th)의 값이 동일해도, 트렌치 개구 치수의 편차나, 트렌치 형성 공정과 이미터 형성 공정의 리소그래피의 마스크 어긋남에 의해, 포화 전류가 변화된다. 즉, 상기 구조의 IGBT에서는, VGE(th)의 편차를 작게 해도, 플래너형의 IGBT에 비하여 포화 전류의 편차가 커진다. 특히, 캐리어 축적층을 가지는 트렌치 게이트 구조의 IGBT의 경우, 그 경향이 현저하다.
다음에 트렌치 구조의 IGBT의 포화 전류 편차 요인에 관하여 설명한다. 상기 구조의 IGBT를 기판의 주면측에서 본 평면도를 도 83에 나타낸다. 또한 도 83의 I-I부, II-II부의 단면도를 각각 도 84, 도 85에 나타낸다.
도 83에 나타나 있는 바와 같이, 기판의 주면위에 트렌치(4)가 스트라이프 모양으로 설치된다. 트렌치(4)와 교차하는 방향에, 이미터 확산층(9)이 스트라이프 모양으로 설치된다. 또한, 트렌치(4)의 양측에는, 이미터 확산층(9a)이 트렌치(4)의 스트라이프와 평행하게 설치된다. 이와 같이 하여, 이미터 확산층(9) 및 이미터 확산층(9a)에 의해, 사다리모양의 이미터 확산층이 형성되어 있다.
도 84 및 도 85에 나타나 있는 바와 같이 트렌치(4)의 윗면을 덮도록, 층간막(7)이 형성되어 있다. 인접하는 층간막(7) 사이에는, 콘택 영역(8)이 설치된다. 베이스 영역(3), 층간막(7) 위에, 전체면에 이미터 전극(6)이 형성되어 있다. 도 84에 나타내는 단면에서는, 이미터 전극(6)은, 콘택 영역(8)을 통해, 베이스 영역(3)과 전기적으로 접속되어 있다. 도 85에 나타내는 단면에서는, 이미터 전극(6)은, 콘택 영역(8)을 통해 이미터 확산층(9)과 전기적으로 접속되어 있다.
IGBT가 온 상태가 되었을 때, 도 85에 나타낸 이미터 전극(6)에서 콘택 영역(8)을 통해, 이미터 확산층(9)에 전자가 공급된다. 그리고 전자는, 이미터 확산층(9)으로부터, 이것에 접속된 이미터 확산층(9a)으로, 그리고 나서 베이스 영역(3)안의 트렌치(5)를 따라 형성되는 채널 영역(도시하지 않음)을 통해, 콜렉터 전극(10)측으로 진행된다.
여기에서, 이미터 확산층(9a) 중, 이미터 확산층(9)과 이미터 확산층(9a)과의 접속점에서의 거리가 먼 부분에서는, 이미터 확산 저항(이미터 밸러스트 저항)과 전자전류의 곱에 의한 전압 드롭이 발생한다. 이 부분에서는, 게이트의 실질적인 인가전압이 저하하게 되어, 포화 전류가 흐르기 어려워진다.
상기 구조에 있어서는, 트렌치(4)(의 스트라이프)와 교차하는 방향에 형성된 이미터 확산층(9)의 간격을 바꾸는 것으로, 이미터 밸러스트 저항이 변화된다. 이 때문에, 포화 전류값의 설계를 행하기 쉽고, 또한 대전류가 흐르면 밸러스트 저항에 의한 전압 드롭이 커져 전류를 억제할 수 있다는 장점도 있다.
그러나, 제조 공정 중에서, 트렌치(4)의 개구 치수가 작아졌을 경우, 트렌치(4)에 평행하게 형성된 이미터 확산층(9a)의 폭이 커진다. 이 때 이미터 밸러스트 저항이 작아지므로 포화 전류가 커진다. 반대로, 트렌치(4)의 개구 치수가 커질 경우에는, 포화 전류가 작아진다. 즉, 트렌치(4)의 개구 치수(트렌치 폭)의 편차에 의해 트렌치(4)와 평행하게 형성된 이미터 확산층(9a)의 폭이 변동하고, 그 결과, 포화 전류값이 변동한다는 문제가 있었다.
이 편차를 줄이기 위해, 도 86∼도 88에 나타나 있는 바와 같이 트렌치(4)에 대해 평행하게 형성되는 이미터 확산층(9a)을 없앤 구조도 제안되고 있다. 여기에서, 도 86은 트렌치 구조의 IGBT를 기판의 주면측에서 본 평면도이다. 또한 도 87, 도 88은, 각각 도 86의 I-I부, II-II부의 단면도이다.
이 구조에서는 트렌치(4)의 개구 치수가 변동해도 이미터 밸러스트 저항이 변화되지 않기 때문에, 포화 전류의 편차가 매우 작아진다. 그러나, 이미터 밸러스트 저항이 없기 때문에, 대전류가 흘러도 전류를 억제하려고 하는 작용이 없다. 이 때문에 전달 특성이 커지게 되어, 포화 전류의 설계가 곤란해진다는 문제가 있었다.
본 발명은 상기 과제를 해결하기 위한 것으로서, 그 목적은, 이미터 밸러스 트 저항의 저하에 의한 IGBT의 전달 특성의 증대를 억제하면서, 고파괴 내량을 가지는 절연 게이트형 반도체장치를 제공하는 것이다.
본 발명에 따른 절연 게이트형 반도체장치는, 제1주면 및 제2주면을 가지는 제1도전형의 반도체 기판과, 상기 반도체 기판의 상기 제1주면의 근방에 설치된 제2도전형의 베이스층과, 상기 반도체 기판의 상기 제1주면으로 상기 베이스층을 관통하도록, 상기 제1주면상에서 개구부가 스트라이프 모양으로 형성된 복수의 트렌치와, 상기 트렌치의 내면을 덮는 절연막과, 상기 절연막을 통해 상기 트렌치의 내부에 매립된 게이트 전극과, 상기 베이스층의 표층부에서 상기 트렌치와 교차하는 방향에 스트라이프 모양으로 설치된 복수의 제1이미터 확산층과, 상기 반도체 기판의 상기 제1주면상에서, 상기 복수의 트렌치 중에서 인접하는 트렌치 사이에 설치된 콘택 영역과, 상기 콘택 영역에 매립되어, 상기 제1이미터 확산층 및 상기 베이스층과 전기적으로 접속된 이미터 전극과, 상기 반도체 기판의 상기 제2주면측에 설치된 콜렉터층과, 상기 반도체 기판의 상기 제2주면측에 설치되어, 상기 콜렉터층과 전기적으로 접속된 콜렉터 전극을 구비하고, 상기 콘택 영역은, 상기 반도체 기판의 상기 제1주면상에서 상기 트렌치의 길이 방향을 따라 사각형상으로 형성되고, 상기 제1이미터 확산층 상의 일부의 상기 콘택 영역의 상기 트렌치와 교차하는 방향의 폭이, 상기 제1이미터 확산층 상의 다른 부분의 폭보다 작은 것을 특징으로 한다. 본 발명의 그 밖의 특징에 대해서는, 이하에 있어서 상세하게 설명한다.
이하, 도면을 참조하면서 본 발명의 실시예에 대하여 설명한다. 또한, 각 도면에 있어서 동일 또는 해당하는 부분에는 동일한 부호를 붙여, 그 설명을 간략화 또는 생략한다.
실시예 1.
본 실시예 1에 따른 절연 게이트형 반도체장치에 관하여 설명한다. 이 반도체장치는, 트렌치형의 절연 게이트형 바이폴러트랜지스터(Insulated Gate Bipolar Transistor;이하,「IGBT」라고 한다)를 가지고 있으며, 제1주면(상주면) 및 제2주면(하주면)을 가지는 N형의 반도체 기판을 사용하여 형성되고 있다. 도 1에, 이 반도체장치를 반도체 기판의 제1주면측에서 보았을 경우의 평면도를 나타낸다. 또한 도 1의 I-I부, II-II부의 단면도를 각각 도 2, 도 3에 나타낸다.
도 2 및 도 3에 나타나 있는 바와 같이 반도체 기판(2)의 제1주면의 근방에, P형 불순물을 포함하는 베이스층(3)이 설치된다. 반도체 기판(2)의 제1주면측에서 베이스층(3)을 관통하여, 선단부가 반도체 기판(2)에 도달하는 트렌치(4)가 복수설치되어 있다.
이러한 트렌치(4)의 개구부는, 도 1∼도 3에 나타나 있는 바와 같이, 반도체 기판(2)의 제1주면상에서 스트라이프 모양으로 형성되어 있다. 또한 인접하는 트렌치(4)를 접속하도록, 제1이미터 확산층(9)이, 트렌치(4)와 교차하는 방향에 스트라이프 모양으로 설치된다. 제1이미터 확산층(9)은, 도 3에 나타나 있는 바와 같이 베이스층(3)의 표층부에 설치된다.
도 2 및 도 3에 나타나 있는 바와 같이 트렌치(4)의 내면을 덮도록, 게이트 절연막(5)이 설치된다. 트렌치(4)의 내부에는, 게이트 절연막(5)을 통해 게이트 전극(5a)이 설치된다. 또한, 각 트렌치(4)의 윗면을 덮도록, 층간막(7)이 설치된다.
도 1에 나타나 있는 바와 같이, 반도체 기판(2)의 주면상에서, 인접하는 트렌치(4) 사이에, 트렌치(4)의 길이 방향을 따라 콘택 영역(8)이 설치된다. 도 2에 나타나 있는 바와 같이, 콘택 영역(8)에는, 베이스층(3)이 노출하고 있다. 콘택 영역(8)에는, 이미터 전극(6)이 설치되어, 베이스층(3)과 전기적으로 접속되어 있다.
또한 도 3에 나타나 있는 바와 같이 콘택 영역(8)에는, 제1이미터 확산층(9)이 노출하고 있다. 콘택 영역(8)에는, 이미터 전극(6)이 설치되어, 제1이미터 확산층(9)과 전기적으로 접속되어 있다.
도 2 및 도 3에 나타나 있는 바와 같이 반도체 기판(2)의 제2주면측에는, 콜렉터층(1)이 설치된다. 또한 반도체 기판(2)의 제2주면측에는, 콜렉터층(1)을 덮도록 콜렉터 전극(10)이 설치되어, 콜렉터층(1)과 전기적으로 접속되어 있다.
여기에서, 도 1에 나타나 있는 바와 같이 콘택 영역(8)은, 반도체 기판(2)의 제1주면상에서, 트렌치(4)의 길이 방향을 따라, 사각형상으로 형성되어 있다. 여기에서, 도 1의 가장 좌측의 트렌치(4) 및 그 오른쪽에 인접하는 콘택 영역(8)에 착안한다. 도 2에 나타낸 I-I부의 단면, 즉 콘택 영역(8)에 이미터 확산층(9)이 노출하지 않는 부분의 단면에서는, 콘택 영역(8)의 단부(8a)의 바로 아래 부분과 트렌치(4)까지의 거리는 L0이다. 이에 대하여 도 3에 나타낸 II-II부의 단면, 즉 콘택 영역(8)에 이미터 확산층(9)이 노출하고 있는 부분의 단면에서는, 콘택 영역(8)의 단부(8b)와 트렌치(4)까지의 거리는 L1(단, L1>L0)이다. 즉, 콘택 영역(8)은, 제1이미터 확산층(9)위에서, 콘택 영역(8)의 트렌치(4)와 교차하는 방향의 폭이, 제1이미터 확산층(9)위 다른 부분 보다 작은 폭을 갖도록 형성되어 있다.
도 1에 나타낸 구조에서는, 이미터 확산층이, 트렌치(4)의 길이 방향과 교차하는 방향으로 형성되어 있다. 이 때문에, 트렌치의 개구 치수가 변동했을 경우나, 트렌치를 형성하는 공정과 이미터를 형성하는 공정의 마스크 맞춤 어긋남이 일어난 경우에도, 포화 전류의 편차를 작게 할 수 있다.
여기에서, IGBT의 게이트에 임계값 이상의 전압을 인가하여, IGBT가 온 한 상태에서는, 전자가 이미터 전극으로부터 이미터 확산층, 채널 영역을 거쳐 콜렉터 전극으로 흘러들어 온다. 전자가 이미터 확산층을 통과할 때는, 이미터 확산 저항(이미터 밸러스트 저항)에 의해, 흐르는 전류가 작아진다. 즉 이미터 밸러스트 저항을 크게 하면, IGBT가 단락 상태가 되어 대전류가 흐를 경우에 있어서도 전류를 억제하는 효과가 있어, 파괴 내량을 크게 할 수 있다.
도 1에 나타낸 구조에서는, 콘택 영역(8)은, 이미터 전극(6)이 P베이스층(3)과 접촉하는 부분의 면적이 넓어지고, 이미터 확산층(9)과 접촉하는 부분의 면적이 좁아지도록, 반도체 기판(2)의 제1주면상에서 보아 직사각형(돌출 형상)이 되도록 형성되어 있다. 상기 구조에 의해, 도 86∼도 88에 나타낸 구조와 비교하여, 이미터 밸러스트 저항을 크게 할 수 있다.
이에 따라 IGBT의 전달 특성을 작게하여, 단락 상태가 되었을 때 대전류가 흐르는 것을 방지할 수 있다. 따라서, 이미터 확산층이 스트라이프 모양으로 형성된 IGBT에 있어서도, 단락 파괴 내량을 향상시킬 수 있다.
또한 도 3에 나타나 있는 바와 같이, 제1이미터 확산층(9)의 콘택 영역(8)의 단부(8b)의 바로 아래 부분과 트렌치(4) 사이의 거리를 L1로 한다. 또한 도 1에 나타나 있는 바와 같이, 제1이미터 확산층(9)의 트렌치(4)의 길이 방향의 폭을 L2로 할 때, L1이 L2의 1/2배 이상의 값이 되도록 하고(즉 L1≥0.5·L2의 관계를 충족시키도록 하고), 또한, 제1이미터 확산층(9)의 시트저항을 100Ω/□ 이상으로 하는 것이 바람직하다.
상기의 조건을 충족시키도록 설계함으로써, 도 1∼도 3에 나타낸 구조에 있어서, 이미터 밸러스트 저항을 최적화할 수 있고, 단락 파괴 내량을 더욱 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 실시예 1에 의하면, 이미터 밸러스트 저항의 저하에 의한 IGBT의 전달 특성의 증대를 억제하고, 고파괴 내량을 가지는 절연 게이트형 반도체장치를 얻을 수 있다.
다음에 본 실시예 1의 변형예에 대해서, 도 4∼도 6을 참조하여 설명한다. 도 4는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 5 및 도 6은, 각각 도 4의 I-I부, II-II부의 단면도이다.
도 4에 나타나 있는 바와 같이 복수의 트렌치(4)가 스트라이프 모양으로 설 치되고, 이들의 트렌치와 교차하는 방향으로, 복수의 제1이미터 확산층(9)이 스트라이프 모양으로 설치된다. 인접하는 제1이미터 확산층(9)을 접속하도록, 제2이미터 확산층(9a)이 트렌치(4)의 양측에 접하고, 단책 모양으로 복수설치되어 있다. 그리고, 복수의 제1이미터 확산층(9) 및 복수의 제2이미터 확산층(9a)에 의해, 사다리 모양의 이미터 확산층이 구성되어 있다. 그 외에 대해서는, 도 1∼도 3에 나타낸 구조와 같다.
상기 변형예라도, 도 83∼도 85에 나타낸 구조와 비교하면, 이미터 밸러스트 저항을 증가시킬 수 있다. 따라서, 본 변형예에 의하면, 이미터 밸러스트 저항의 저하에 의한 IGBT의 전달 특성의 증대를 억제하여, 고파괴 내량을 가지는 절연 게이트형 반도체장치를 얻을 수 있다.
실시예 2.
본 실시예 2에 따른 절연 게이트형 반도체장치에 대해서, 도 7∼도 9를 참조하면서 설명한다. 여기에서는, 실시예 1과 다른 점을 중심으로 설명한다. 도 7은, 본 실시예 2에 따른 절연 게이트형 반도체장치의 평면도이며, 도 8 및 도 9는, 각각 도 7의 I-I부, II-II부의 단면도이다.
도 7에 나타나 있는 바와 같이 복수의 트렌치(4)가 스트라이프 모양으로 설치되고, 인접하는 트렌치(4) 사이에, 트렌치(4)의 길이 방향을 따라 더미 트렌치(4a)가 설치된다. 더미 트렌치(4a)는, 트렌치(4)의 길이 방향을 따라, 스트라이프 모양으로 설치된다. 이것들의 트렌치(4)와 교차하는 방향에, 제1이미터 확산층(9)이 트렌치(4)와 더미 트렌치(4a) 사이를 접속하도록 설치된다. 그리고, 도 8 및 도 9에 나타내는 바와 같이, 더미 트렌치(4a)는 콘택 영역(8)이 형성되어 있는 위치에 설치되어, 이미터 전극(6)과 접속되어 있다. 그 외에 대해서는, 실시예 1과 같다.
상기 구성에 의해, 콘택 영역(8)과 트렌치(4) 사이에 끼워진 이미터 확산층의 길이, 즉 제1이미터 확산층(9)의 콘택 영역(8)의 단부(8b)의 바로 아래 부분과 트렌치(4) 사이의 거리 L1(도 9참조)을, 실시예 1에서 나타낸 구조보다도 길게 하는 것이 가능하다. 이에 따라 실시예 1보다도 더욱, 이미터 밸러스트 저항을 크게 하는 것이 가능하다. 따라서, 대전류를 흐르지 않는 통상동작시는 온 전압을 작게 유지하고, IGBT가 단락 상태가 되어 대전류가 흐를 경우에는, 전류를 억제할 수 있다. 즉, 실시예 1보다도 더욱 효과적으로, 파괴 내량을 크게 할 수 있다.
본 실시예 2에 의하면, 실시예 1보다도 더욱, 파괴 내량을 효과적으로 향상시킬 수 있다.
다음에 본 실시예 2의 제1의 변형예에 대해, 도 10∼도 12를 참조하여 설명한다. 도 10은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 11 및 도 12는, 각각 도 10의 I-I부, II-II부의 단면도이다.
도 10에 나타나 있는 바와 같이 복수의 트렌치(4)가 스트라이프 모양으로 설치되고, 이들의 트렌치와 교차하는 방향에, 복수의 제1이미터 확산층(9)이 스트라이프 모양으로 설치된다. 본 변형예에서는, 인접하는 트렌치(4) 사이에, 2개의 더미 트렌치(4a)가 설치된 구조로 한다.
도 10∼도 12에서는, 인접하는 트렌치(4) 사이에, 2개의 더미 트렌치(4a)가 설치된 예를 설명했지만, 3개 이상의 더미 트렌치(4a)가 설치된 구조라도 된다. 즉, 인접하는 트렌치(4) 사이에, 더미 트렌치(4a)가, 스트라이프 모양으로 복수 설치된 구조라도 된다. 이러한 구조라도, 도 7∼도 9와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 2의 제2의 변형예에 대해, 도 13∼도 15를 참조하여 설명한다. 도 13은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 14 및 도 15는, 각각 도 13의 I-I부, II-II부의 단면도이다.
도 13에 나타내는 바와 같이, 인접하는 제1이미터 확산층(9)을 접속하도록, 제2이미터 확산층(9a)이, 트렌치(4)의 양측에 접하고, 단책 모양으로 복수설치되어 있다. 그리고, 복수의 제1이미터 확산층(9) 및 복수의 제2이미터 확산층(9a)에 의해, 사다리 모양의 이미터 확산층이 구성되어 있다. 그 외에 대해서는, 도 7∼도 9에 나타낸 구조와 동일하다. 이러한 구조라도, 도 7∼도 9와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 2의 제3의 변형예에 대해서, 도 16∼도 18을 참조하여 설명한다. 도 16은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 17 및 도 18은, 각각 도 16의 I-I부, II-II부의 단면도이다.
도 16∼도 18에 나타나 있는 바와 같이 인접하는 트렌치(4) 사이에는, 더미 트렌치(4a)가 2개 설치되어 있다. 그 외에 대해서는, 상기 제2의 변형예(도 13∼도 15)와 같다. 이러한 구조라도, 도 7∼도 9와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 2의 제4의 변형예에 대해, 도 19∼도 21을 참조하여 설명 한다. 도 19는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 20 및 도 21은 각각 도 19의 I-I부, II-II부의 단면도이다.
도 19∼도 21에 나타나 있는 바와 같이 더미 트렌치(4a)위를 덮도록, 이미터 확산층 영역(9)과 동일한 도전형의 도전막 패턴(11)이 설치된다. 이 도전막 패턴(11)은, 예를 들면 폴리실리콘으로 이루어지고 있다. 즉, 반도체 기판(2)위에서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 설치된다.
상기 구성에 의해, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)이 전기적으로 접속되므로, 이들의 확산층과 이미터 전극(6) 사이의 접촉 면적이 증가한다. 또한 더미 트렌치(4a)위에 있어서도, 도전막 패턴(11)을 통해, 상기 더미 트렌치(4a)의 양측의 확산층(9)과 이미터 전극 사이의 콘택이 취해진다. 따라서, 콘택 영역(8)에 있어서, 제1이미터 확산층(9)과 이미터 전극(6) 사이의 접촉저항을 작게 할 수 있다.
다음에 본 실시예 2의 제5의 변형예에 대해, 도 22∼도 24를 참조하여 설명한다. 도 22는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 23 및 도 24는, 각각 도 22의 I-I부, II-II부의 단면도이다.
도 22 및 도 24에 나타나 있는 바와 같이 더미 트렌치(4a)위를 덮어, 콘택 영역(8)의 콘택 폭이 좁아진 개소에, 단책 모양의 도전막 패턴(11)이 설치된다. 이 도전막 패턴(11)은, 상기 제2의 변형예의 도전막 패턴(11)과 마찬가지로, 반도체 기판(2)위에서, 더미 트렌치(4a) 양측에 제1이미터 확산층(9)을 접속하고 있다. 본 변형예의 구조라도, 상기 제2의 변형예와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 2의 제6의 변형예에 대해, 도 25∼도 27을 참조하여 설명한다. 도 25는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 26 및 도 27은, 각각 도 25의 I-I부, II-II부의 단면도이다.
도 25의 II-II부의 단면에서는, 도 27에 나타나 있는 바와 같이 층간막(7)은 더미 트렌치(4a)위를 덮고 있다. 이 층간막(7) 안의 반도체 기판(2)위에서, 더미 트렌치(4a) 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 설치된다.
상기 구성에 의해, 도 27의 단면에 있어서, 트렌치 게이트(4)의 양측에 제1이미터 확산층(9)은 콘택 영역(8)의 단부에 이르는 거리를 길게 할 수 있다. 이에 따라 이미터 밸러스트 저항을 크게 할 수 있다.
실시예 3.
본 실시예 3에 따른 절연 게이트형 반도체장치에 대해, 도 28∼도 31을 참조하면서 설명한다. 여기에서는, 실시예 2와 다른 점을 중심으로 설명한다. 도 28은, 본 실시예 4에 따른 절연 게이트형 반도체장치의 평면도이며, 도 29∼도 31은, 각각 도 28의 I-I부, II-II부, III-III부의 단면도이다.
도 28에 나타나 있는 바와 같이 복수의 트렌치(4)가 스트라이프 모양으로 설치되고, 인접하는 트렌치(4) 사이에, 더미 트렌치(4a)가 설치된다. 또한, 도 28 및 도 31에 나타나 있는 바와 같이 제1이미터 확산층(9)의 단부에 접속된 제2이미터 확산층(9a)이, 트렌치(4)의 양측에 접하여, 단책 모양으로 설치된다. 그리고, 제1이미터 확산층(9) 및 제2이미터 확산층(9a)에 의해, T자 모양의 이미터 확산층이 구성되어 있다. 그외에 대해서는, 실시예 2와 같다.
실시예 2에서 나타낸 절연 게이트형 반도체 장치에서는, 제1이미터 확산층(9)의 트렌치(4)의 길이 방향의 폭 L2(도 7참조)이 작은 쪽이, 파괴 내량이 커진다. 그러나 상기 L2의 폭을 작게 하면, 웨이퍼 프로세스의 편차(리소그래피, 이온 주입, 확산 공정 등의 편차)에 의해, 이미터 확산층폭의 편차율(설계폭에 대한 마감폭의 비율)이 커지고, 포화 전류의 편차가 커진다.
이에 대하여 본 실시예 3에서는, 전술한 제2이미터 확산층(9a)을 설치하고, 제1의 이미터 확산층(9) 및 제2이미터 확산층(9a)에 의해, T자 형상의 이미터 확산층을 형성하도록 했다. 이에 따라 트렌치(4)와 교차하는 방향의 이미터 확산층(9a)의 폭이 변동해도, 채널 폭의 편차를 작게 할 수 있다.
따라서 본 실시예 3에 의하면, 실시예 2와 비교하여, 포화 전류 편차를 억제할 수 있다.
또한, 본 실시예 3에서는, 도 28에 나타낸 T자 모양의 이미터 확산층의 트렌치(4)의 길이 방향의 폭 L3이, 상기 T자 모양의 이미터 확산층의 콘택 영역(8)의 단부(8b)(도 30참조)의 바로 아래 부분과 트렌치(4) 사이의 거리 L1보다도 작아지도록 하면 바람직하다.
상기 구성에 의해, 트렌치(4)의 개구 치수 편차에 의해 변화되기 쉬운 트렌치(4)의 길이 방향의 밸러스트 저항보다도, 트렌치(4)와 교차하는 방향의 밸러스트 저항을 크게 할 수 있다. 이에 따라 트렌치(8)의 개구폭 변동에 따르는 포화 전류 의 편차를 작게 할 수 있다.
다음에 본 실시예 3의 제1의 변형예에 대해, 도 32∼도 35를 참조하여 설명한다. 도 32는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 33∼도 35는, 각각 도 32의 I-I부, II-II부, III-III부의 단면도이다.
도 32∼도 35에 나타나 있는 바와 같이 인접하는 트렌치(4) 사이에는, 더미 트렌치(4a)가 2개 설치되어 있다. 그 외에 대해서는, 상기 실시예 3(도 28∼도 31의 구조)과 같다. 또한 도시하지 않지만, 3개 이상의 더미 트렌치가 설치된 구조라도 된다. 이러한 구조라도, 도 28∼도 31과 동일한 효과를 얻을 수 있다.
다음에 본 실시예 3의 제2의 변형예에 대해, 도 36∼도 39를 참조하여 설명한다. 도 36은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 37∼도 39는, 각각 도 36의 I-I부, II-II부, III-III부의 단면도이다.
도 36∼도 39에 나타내는 구조는, 인접하는 트렌치(4) 사이에, 더미 트렌치 자체가 없는 구조이다. 그 외에 대해서는, 상기 실시예 3(도 28∼도 31의 구조)과 동일하다. 이러한 구조라도, 도 28∼도 31의 구조와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 3의 제3의 변형예에 대해, 도 40∼도 43을 참조하여 설명한다. 도 40은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 41∼도 43은, 각각 도 40의 I-I부, II-II부, III-III부의 단면도이다.
도 40∼도 43에 나타나 있는 바와 같이 더미 트렌치(4a)위를 덮도록, 이미터 확산층 영역(9)과 동일한 도전형의 도전막 패턴(11)이 설치된다. 이 도전막 패턴(11)은, 예를 들면 폴리실리콘으로 되어있다. 즉, 반도체 기판(2)위에서, 더미 트렌치(4a) 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 설치되어 있다.
상기 구성에 의해, 도 42의 단면에 있어서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)이 전기적으로 접속되므로, 이들의 확산층과 이미터 전극(6) 사이의 접촉 면적이 증가한다. 또한 더미 트렌치(4a)위에 있어서도, 도전막 패턴(11)을 통해, 상기 더미 트렌치(4a)의 양측에 확산층(9)과 이미터 전극 사이의 콘택이 취해진다. 따라서, 콘택 영역(8)에 있어서, 제1이미터 확산층(9)과 이미터 전극(6) 사이의 접촉저항을 작게 할 수 있다.
다음에 본 실시예 3의 제4의 변형예에 대해, 도 44∼도 47을 참조하여 설명한다. 도 44는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 45∼도 47은, 각각 도 44의 I-I부, II-II부, III-III부의 단면도이다.
도 44 및 도 46, 도 47에 나타나 있는 바와 같이 더미 트렌치(4a)위를 덮어, 콘택 영역(8)의 콘택 폭이 좁아진 개소에, 단책 모양의 도전막 패턴(11)이 설치된다. 이 도전막 패턴(11)은, 도 46에 나타내는 단면에 있어서, 반도체 기판(2)위에서, 더미 트렌치(4a) 양측에 제1이미터 확산층(9)을 접속하고 있다. 따라서, 상기 제3의 변형예와 동일한 효과를 얻을 수 있다.
실시예 4.
본 실시예 4에 따른 절연 게이트형 반도체장치에 대해, 도 48∼도 50을 참조하면서 설명한다. 여기에서는, 실시예 2와 다른 점을 중심으로 설명한다. 도 48은, 본 실시예 4에 따른 절연 게이트형 반도체장치의 평면도이며, 도 49 및 도 50은, 각각 도 48의 I-I부, II-II부의 단면도이다.
도 48에 나타나 있는 바와 같이 복수의 트렌치(4)가 스트라이프 모양으로 설치되고, 인접하는 트렌치(4) 사이에, 더미 트렌치(4a)가 설치된다. 트렌치(4), 더미 트렌치(4a)와 교차하는 방향에, 제1이미터 확산층(9)이 복수설치되어 있다.
또한, 인접하는 제1이미터 확산층(9)을 접속하는 제3이미터 확산층(9b)이, 더미 트렌치(4a)의 양측에 접하여, 단책 모양으로 설치된다. 그리고, 복수의 제1이미터 확산층(9) 및 복수의 제3이미터 확산층(9b)에 의해, 빗살 모양의 이미터 확산층이 구성되어 있다. 그외에 대해서는, 실시예 2와 같다.
실시예 2에 나타낸 절연 게이트형 반도체 장치에서는, 제1이미터 확산층(9)의 트렌치(4)의 길이 방향의 폭 L2(도 7참조)을 작게 함으로써, 이미터 밸러스트 저항을 크게 하고, 전달 특성을 작게 하는 것이 가능하다. 그러나 상기 L2의 폭을 작게 하면, 이미터 전극(6)과 제1이미터 확산층(9)이 접촉하는 부분의 면적이 작아지게 되어, 콘택 저항이 증가하고, 온 전압이 증가한다.
이에 대하여 본 실시예 4에서는, 더미 트렌치(4a)의 양측에 제3이미터 확산층(9b)을 설치하도록 했다. 상기 구성으로 함으로써, 제1이미터 확산층(9)의 트렌치(4)의 길이 방향의 폭을 작게 하는 경우라도, 이미터 전극과 이미터 확산층이 접촉하는 부분의 면적을 확보하는 것이 가능하다.
따라서, 본 실시예 4에 의하면, 실시예 2에서 얻어지는 효과에 더하여, 전달 특성을 작게 하면서도, 온 전압을 작게 하는 것이 가능하다.
다음에 본 실시예 4의 제1의 변형예에 대해서, 도 51∼도 54를 참조하여 설명한다. 도 51은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 52∼도 54는, 각각 도 51의 I-I부, II-II부, III-III부의 단면도이다.
본 변형예는, 도 51에 나타나 있는 바와 같이 콘택 영역(8)에 있어서, 제3이미터 확산층(9b)의 면적을 일부 넓게 하여, 이미터 전극과 이미터 확산층과의 접촉 부분의 면적을 증가시킨 구조이다. 그외에 대해서는, 상기 실시예 4(도 48∼도 50의 구조)와 동일하다. 이러한 구조라도, 도 48∼도 50의 구조와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 4의 제2의 변형예에 대해, 도 55∼도 57을 참조하여 설명한다. 도 55는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 56 및 도 57은, 각각 도 55의 I-I부, II-II부의 단면도이다.
도 55∼도 57에 나타나 있는 바와 같이 인접하는 트렌치(4) 사이에는, 더미 트렌치(4a)가 2개 설치되어 있다. 그 외에 대해서는, 상기 실시예 4(도 48∼도 50)와 같다. 이러한 구조라도, 도 48∼도 50의 구조와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 4의 제3의 변형예에 대해서, 도 58∼도 60을 참조하여 설명한다. 도 58은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 59 및 도 60은, 각각 도 58의 I-I부, II-II부의 단면도이다.
도 58의 II-II부의 단면에서는, 도 60에 나타나 있는 바와 같이 층간막(7)은 더미 트렌치(4a)위를 덮고 있다. 이 층간막(7) 안의 반도체 기판(2)위에서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 설치된다.
상기 구성에 의해, 도 60의 단면에 있어서, 트렌치 게이트(4)의 양측에 제1이미터 확산층(9)은 콘택 영역(8)의 단부에 이르는 거리를 길게 할 수 있다. 이에 따라 이미터 밸러스트 저항을 크게 할 수 있다.
다음에 본 실시예 4의 제4의 변형예에 대해, 도 61∼도 64를 참조하여 설명한다. 도 61은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 62∼도 64는, 각각 도 61의 I-I부, II-II부, III-III부의 단면도이다.
도 61의 II-II부의 단면에서는, 도 63에 나타나 있는 바와 같이 층간막(7)은 더미 트렌치(4a)위를 덮고 있다. 이 층간막(7) 안의 반도체 기판(2)위에서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 단책 모양으로 설치된다.
상기 구성에 의해, 도 63의 단면에 있어서, 트렌치 게이트(4)의 양측에 제1이미터 확산층(9)은 콘택 영역(8)의 단부에 이르는 거리를 길게 할 수 있다. 이에 따라 이미터 밸러스트 저항을 크게 할 수 있다.
다음에 본 실시예 4의 제5의 변형예에 대해서, 도 65∼도 67을 참조하여 설명한다. 도 65는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 66 및 도 67은, 각각 도 65의 I-I부, II-II부의 단면도이다.
도 65 및 도 67에 나타나 있는 바와 같이 더미 트렌치(4a)위를 덮도록, 이미터 확산층 영역(9)과 동일한 도전형의 도전막 패턴(11)이 설치된다. 이 도전막 패턴(11)은, 예를 들면 폴리실리콘으로 되어있다. 즉, 반도체 기판(2)위에서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 설치되어 있다.
상기 구성에 의해, 도 67의 단면에 있어서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)이 전기적으로 접속되므로, 이들의 확산층과 이미터 전극(6) 사이의 접촉 면적이 증가한다. 또한 더미 트렌치(4a)위에 있어서도, 도전막 패턴(11)을 통해, 상기 더미 트렌치(4a) 양측의 확산층(9)과 이미터 전극 사이의 콘택이 취해진다. 따라서, 콘택 영역(8)에 있어서, 제1이미터 확산층(9)과 이미터 전극(6) 사이의 접촉저항을 작게 할 수 있다.
실시예 5.
본 실시예 5에 따른 절연 게이트형 반도체장치에 대해서, 도 68∼도 70을 참조하면서 설명한다. 여기에서는, 실시예 2과 다른 점을 중심으로 설명한다.도 68은, 본 실시예 5에 따른 절연 게이트형 반도체장치의 평면도이며, 도 69 및 도 70은, 각각 도 68의 I-I부, II-II부의 단면도이다.
도 68에 나타나 있는 바와 같이 복수의 트렌치(4)가 스트라이프 모양으로 설치되고, 인접하는 트렌치(4) 사이에, 더미 트렌치(4a)가 설치된다. 트렌치(4) 및 더미 트렌치(4a)와 교차하는 방향에, 제1이미터 확산층(9)이 복수설치되어 있다.
또한 도 68에 나타나 있는 바와 같이 복수의 제1이미터 확산층(9)이 트렌치(4)의 양측에서 교차하여 배치되어 있다. 마찬가지로, 복수의 제1이미터 확산층(9)이 더미 트렌치(4a)의 양측에서 교차하여 배치되어 있다. 그외에 대해서는, 실시예 2와 같다.
상기 구조로 함으로써, 반도체 기판(2)의 내부에 있어서의 전류분포를 균등하게 하는 것이 가능해 진다. 따라서, 실시예 2에서 얻어지는 효과에 더해서, 파괴 내량을 향상시킬 수 있다.
또한, 실시예 1의 도 1∼도 3에 나타낸 구조에 있어서, 복수의 제1이미터 확산층(9)이 트렌치(4)의 양측에서 교차하여 배치된 구조로 해도, 상기와 동일한 효과를 얻을 수 있다.
따라서, 본 실시예 5에 의하면, 실시예 1, 2의 효과에 더해서, 파괴 내량을 더욱 효과적으로 향상시킬 수 있다.
다음에 본 실시예 5의 제1의 변형예에 대해, 도 71∼도 73을 참조하여 설명한다. 도 71은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 72 및 도 73은, 각각 도 71의 I-I부, II-II부의 단면도이다.
도 71∼도 73에 나타나 있는 바와 같이 인접하는 트렌치(4) 사이에는, 제1이미터 확산층(9)이 교차하여 배치되어 있다. 그리고, 인접하는 트렌치(4) 사이에는 더미 트렌치가 설치되지 않는 구조로 한다. 그 외에 대해서는, 상기 실시예 5(도 68∼도 70)와 같다. 이러한 구조라도, 도 68∼도 70의 구조와 동일한 효과를 얻을 수 있다.
다음에 본 실시예 5의 제2의 변형예에 대해서, 도 74∼도 76을 참조하여 설명한다. 도 74는, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 75 및 도 76은, 각각 도 74의 I-I부, II-II부의 단면도이다.
도 74∼도 76에 나타나 있는 바와 같이 더미 트렌치(4a)에 접하도록, 제3이 미터 확산층(9b)이 설치된다. 그리고, 복수의 제1이미터 확산층(9) 및 복수의 제3이미터 확산층(9b)에 의해, 빗살모양의 이미터 확산층이 구성되어 있다. 그 외에 대해서는, 실시예 5(도 68∼도 70의 구조)와 동일하다. 이러한 구조라도, 도 68∼도 70과 동일한 효과를 얻을 수 있다.
다음에 본 실시예 5의 제3의 변형예에 대해서, 도 77∼도 79를 참조하여 설명한다. 도 77은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 78 및 도 79는, 각각 도 77의 I-I부, II-II부의 단면도이다.
도 77∼도 79에 나타나 있는 바와 같이 더미 트렌치(4a)위를 덮도록, 이미터 확산층 영역(9)과 동일한 도전형의 도전막 패턴(11)이 설치된다. 이 도전막 패턴(11)은, 예를 들면 폴리실리콘으로 이루어지고 있다. 즉, 반도체 기판(2)위에서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 설치된다.
상기 구성에 의해, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)이 전기적으로 접속되므로, 이들의 확산층과 이미터 전극(6) 사이의 접촉 면적이 증가한다. 또한 더미 트렌치(4a)위에 있어서도, 도전막 패턴(11)을 통해, 상기 더미 트렌치(4a)의 양측에 확산층(9)과 이미터 전극 사이의 콘택이 취해진다. 따라서, 콘택 영역(8)에 있어서, 제1이미터 확산층(9)과 이미터 전극(6) 사이의 접촉저항을 작게 할 수 있다.
다음에 본 실시예 5의 제4의 변형예에 대해서, 도 80∼도 82를 참조하여 설명한다. 도 80은, 본 변형예의 절연 게이트형 반도체장치의 평면도이며, 도 81 및 도 82는, 각각 도 80의 I-I부, II-II부의 단면도이다.
도 80∼도 82에 나타나 있는 바와 같이 더미 트렌치(4a)위를 덮도록, 이미터 확산층 영역(9)과 동일한 도전형의 도전막 패턴(11)이 설치된다. 이 도전막 패턴(11)은, 예를 들면 폴리실리콘으로 되어있다. 즉, 반도체 기판(2)위에서, 더미 트렌치(4a)의 양측에 제1이미터 확산층(9)을 접속하도록, 도전막 패턴(11)이 설치된다. 본 변형예의 구조라도, 상기 제3의 변형예와 동일한 효과를 얻을 수 있다.
또한, 이상에서 설명한 실시예 1∼5 및 이들의 실시예의 변형예에서는, N형의 반도체 기판을 사용한 예를 도시했지만, P형의 반도체 기판을 사용하여, 그 외 P, N의 도전형을 모두 반대로 해도, 동일한 효과를 얻을 수 있다.
본 발명에 의하면, 이미터 밸러스트 저항의 저하에 의한 IGBT의 전달 특성의 증대를 억제하면서, 고파괴 내량을 가지는 절연 게이트형 반도체장치를 얻을 수 있다.

Claims (13)

  1. 제1주면 및 제2주면을 가지는 제1도전형의 반도체 기판과,
    상기 반도체 기판의 상기 제1주면의 근방에 설치된 제2도전형의 베이스층과,
    상기 반도체 기판의 상기 제1주면으로 상기 베이스층을 관통하도록, 상기 제1주면상에서 개구부가 스트라이프 모양으로 형성된 복수의 트렌치와,
    상기 트렌치의 내면을 덮는 절연막과,
    상기 절연막을 통해 상기 트렌치의 내부에 매립된 게이트 전극과,
    상기 베이스층의 표층부에서 상기 트렌치와 교차하는 방향에 스트라이프 모양으로 설치된 복수의 제1이미터 확산층과,
    상기 반도체 기판의 상기 제1주면상에서, 상기 복수의 트렌치 중에서 인접하는 트렌치 사이에 설치된 콘택 영역과,
    상기 콘택 영역에 매립되어, 상기 제1이미터 확산층 및 상기 베이스층과 전기적으로 접속된 이미터 전극과,
    상기 반도체 기판의 상기 제2주면측에 설치된 콜렉터층과,
    상기 반도체 기판의 상기 제2주면측에 설치되어, 상기 콜렉터층과 전기적으로 접속된 콜렉터 전극을 구비하고,
    상기 콘택 영역은, 상기 반도체 기판의 상기 제1주면상에서 상기 트렌치의 길이 방향을 따라 사각형상으로 형성되고, 상기 제1이미터 확산층 상의 일부의 상기 콘택 영역의 상기 트렌치와 교차하는 방향의 폭이, 상기 제1이미터 확산층 상의 다른 부분의 폭보다 작은 것을 특징으로 하는 절연 게이트형 반도체장치.
  2. 제 1항에 있어서,
    상기 제1이미터 확산층의 상기 콘택 영역의 단부의 바로 아래 부분과 상기 트렌치 사이의 거리를 L1로 하고,
    상기 제1이미터 확산층의 상기 트렌치의 길이 방향의 폭을 L2로 할 때,
    L1≥0.5·L2의 관계를 충족시키는 것을 특징으로 하는 절연 게이트형 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    인접하는 상기 트렌치 사이에, 상기 트렌치의 길이 방향을 따라 적어도 1개의 더미 트렌치가 설치되고,
    상기 더미 트렌치는, 상기 이미터 전극과 전기적으로 접속되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  4. 제 3항에 있어서,
    상기 트렌치의 양측에서 상기 복수의 상기 제1이미터 확산층이 교차하여 배치되고,
    상기 더미 트렌치의 양측에서 상기 복수의 상기 제1이미터 확산층이 교차하여 배치되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  5. 제 3항에 있어서,
    상기 기판 위에서, 상기 더미 트렌치의 양측에 상기 제1이미터 확산층을 접속하는 도전막 패턴이 설치되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  6. 제 1항에 있어서,
    상기 트렌치의 양측에 접하여 단책 모양으로 설치된 제2이미터 확산층을 더 가지고,
    복수의 상기 제1이미터 확산층 및 복수의 상기 제2이미터 확산층에 의해, 사다리모양의 이미터 확산층이 구성되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  7. 제 1항에 있어서,
    상기 트렌치의 양측에 접하여 단책 모양으로 설치된 제2이미터 확산층을 더 가지고,
    상기 제1이미터 확산층 및 상기 제2이미터 확산층에 의해, T자 모양의 이미터 확산층이 구성되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  8. 제 7항에 있어서,
    상기 T자 모양의 이미터 확산층의 상기 트렌치의 길이 방향의 폭은, 상기 T자 모양의 이미터 확산층의 상기 콘택 영역의 단부의 바로 아래 부분과 상기 트렌치 사이의 거리보다도 작은 것을 특징으로 하는 절연 게이트형 반도체장치.
  9. 제 3항에 있어서,
    상기 더미 트렌치의 양측에 접하여 단책 모양으로 설치된 제3이미터 확산층을 더 가지고,
    복수의 상기 제1이미터 확산층 및 복수의 상기 제3이미터 확산층에 의해, 빗살 모양의 이미터 확산층이 구성되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  10. 제 9항에 있어서,
    상기 트렌치의 양측에서 상기 복수의 상기 제1이미터 확산층이 교차하여 배치되고,
    상기 더미 트렌치의 양측에서 상기 복수의 상기 제1이미터 확산층이 교차하여 배치되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  11. 제 3항에 있어서,
    상기 더미 트렌치는 복수 설치되고,
    상기 복수의 상기 더미 트렌치 중, 인접하는 상기 더미 트렌치 사이에, 제4의 이미터 확산층을 더 가지고 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  12. 제 11항에 있어서,
    상기 트렌치의 양측에서 상기 복수의 상기 제1이미터 확산층이 교차하여 배치되고,
    상기 더미 트렌치의 양측에서 상기 복수의 상기 제1이미터 확산층이 교차하여 배치되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
  13. 제 1항 또는 제 2항에 있어서,
    상기 복수의 상기 제1이미터 확산층은, 상기 트렌치의 양측에서 교차하여 배치되어 있는 것을 특징으로 하는 절연 게이트형 반도체장치.
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