JPH09500241A - セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ - Google Patents

Abstract

(57)【要約】 トレンチ型ＤＭＯＳトランジスタでデバイス性能と良品率とを改善した。製造の際に、セルトレンチ角部、すなわち二つのトレンチが互いに交差する部分を集積回路基板主表面上の阻止用フォトレジスト(142)でソース領域(140a、140b、140c、140d、140e)イオン打込み工程中覆い、それら角部でのチャンネルの形成を防するものの、パンチスルーは解消され信頼性は改善される。トレンチ角部の上記阻止のために切欠き部構造(142a-1)を各トレンチ角部に形成し、それによって、ソース領域がトレンチ角まで延びることはなくなり、その下にある反対導電型に拡散した領域が前記トレンチ角部まで延びる。

Description

【発明の詳細な説明】 セルトレンチの角部にチャンネル阻止手段を備える トレンチ型ＤＭＯＳトランジスタ 発明の背景 発明の技術分野 この発明はトレンチ型トランジスタ（ＦＥＴおよびバイポーラの両方）に関し 、より詳しくは、互いに交叉する二つのトレンチの画するトランジスタセル角部 にチャンネルを生じないように形成されパンチスルーを解消した交叉トレンチに よって画したトレンチ型ＤＭＯＳトランジスタに関する。 従来技術の説明 周知のＤＭＯＳトランジスタは拡散を用いて能動トランジスタ領域を形成した ＭＯＳＦＥＴの一種である。トレンチ、すなわち薄い酸化物層で覆われトランジ スタのゲート構成部分を形成する導電性多結晶シリコンで充填したトレンチを基 板内に備えるその種トランジスタを形成することは周知である。それらトランジ スタは、通常、大電流スイッチング用など大電力用に用いられる。 従来技術のトレンチ型ＤＭＯＳトランジスタは多種多様のトランジスタ領域、 すなわちそれぞれ個別の拡散工程を要する能動トランジスタ領域用のタブ領域、 トランジスタ本体領域、ソース領域、本体コンタクト領域などのトランジスタ領 域を画するのに多数のマスク工程を要するので不利である。さらに追加のマスク 工程でトランジスタの酸化物層および多結晶シリコン部分を画する。これら追加 のマスク工程はいずれもマスク目合せを要し、それだけ目合せ誤りを生ずる可能 性があり、良品率を低下させるので不利である。さらに、工程数が多くなり（温 度サイクルを含む）、イオン打込みしたイオンの一部がそのために拡散して、拡 散領域の横方向の範囲や深さを変えてしまうので不都合である。 トレンチ形成のための従来技術によるエッチング処理はトレンチの側壁に損傷 を与え、側壁酸化物膜厚に影響を及ぼし、トランジスタの性能に悪影響を及ぼす ので、この点においても上記トランジスタは欠点を伴う。 従来技術による通常のトレンチ型トランジスタにおけるもう一つの重大な問題 はパンチスルーである。パンチスルーはトランジスタのチャンネルを空乏化する ゲート制御可能な不都合な現象として周知である。パンチスルーは通常はトラン ジスタのチャンネル領域で電子雪崩降伏の前に非破壊的な漏洩電流の形で起こる 。トレンチ型ＤＭＯＳトランジスタでは、クローズトセルトランジスタの場合の ように二つのトレンチの交叉する角部でとくに降伏を生じやすいのでパンチスル ーがとくに問題になる。 パンチスルーが角部で起こりやすい理由は、(1)角部では二次元方向の拡散の ためにソースドーパントの濃度が下がること、および(2)角部では湾曲のために 電界が強くなることである。 発明の概要 この発明によると、基板内でのトレンチ型ＤＭＯＳトランジスタの形成を、基 板主表面上の二つのトレンチの交叉するセル角部でソース領域がその角部に達し ないようにし、それによってセル角部でのチャンネルの形成を防止するように行 う。その下に位置する本体領域はセル角部で主表面に達するようにする。これに よって、上述のパンチスルーの問題が解消され、オン抵抗はごくわずかながら増 加するものの信頼性が改善されることが見出された。 したがって、この発明によるとドレイン−ソースパンチスルー漏洩電流が最小 に抑えられるので製品の良品率が上がる。この発明は絶縁ゲートバイポーラトラ ンジスタなどトレンチ型のあらゆるマルチセルトランジスタに適用できる。この 発明の典型的な適用例は六角形、正方形または長方形のセルを有するクローズト セルトランジスタであるが、直線状セル端部を画するように二つのトレンチが例 えば垂直に交叉するオープン（直線状）セルの角部にもこの発明は適用できる。 この発明によると、従来技術のものに比べて良品率が２０％乃至３０％改善され 、一方、オン抵抗関係の性能の低下は従来技術のトランジスタに比べて数パーセ ント（５％以下）に留まることがわかった。このように、漏洩電流の低下（すな わち、パンチスルーの減少）により総合特性は改善される。パンチスルー漏洩電 流の減少は従来技術によるものとの対比で1,000対１乃至10,000対１、すなわち 従来技術による場合のパンチスルー漏洩電流およそ１マイクロアンペアに対して 、この発明による場合はおよそ１ナノアンペアである。 この発明によるトランジスタ構造を形成するためのプロセスは、ソース／ドレ イン領域の上側（平面図図示部）配置形状の区画を、各トランジスタセルの角部 すなわち二つのトレンチの交叉点におけるソースドーパントのイオン打込みを阻 止するための追加のマスク工程によって行うこと以外は、大部分が慣用技術であ る。 図面の簡単な説明 図１はこの発明によるトランジスタの一部の斜視図を示す。 図２乃至図7aおよび図８乃至図13はこの発明によるトランジスタ（断面図で示 す）の形成のための工程を示す。 図7bは図7aに示したプロセス工程の平面図を示す。 発明の詳細な説明 図１はこの発明によるマルチセルＤＭＯＳトレンチ型トランジスタの斜視図（ 断面図および平面図を組み合わせた）を示す。この図はその種のトランジスタの 一部のいくつかのセルを示している。また、トランジスタ基板とそれに関連する 拡散領域だけをトレンチと併せて示している。すなわち、上面を覆う絶縁層、ゲ ート構造および導電性インターコネクトは簡略化のため図示を省略してあり、こ れらは他の図面に示してある。 図１において、慣用のＮ⁺拡散した基板100の上にＮ^-拡散したエピタキシャル 層104を形成する。エピタキシャル層104の中に慣用技術のエッチングにより二つ のトレンチ124aおよび124b（例示）を後述のとおり形成する。これらトレンチ12 4a、124bの各々を覆う酸化物絶縁層130を形成する。トレンチ124a、124bの各々 を拡散ずみの多結晶シリコン構造体134d、134eでそれぞれ充填する。エピタキシ ャル層104の主表面は106で示す。トレンチ124a、124bには追加のトレンチが直角 に交叉しており、介在セルを区画する。これら隣接交叉トレンチ108a、108bの端 部には符号が付けてある。 図１には、上を覆うインターコネクトにより慣用技術で後述のとおり電気的相 互接続を施した一つのトランジスタの二つのセルが示してある。第１のセルはト レンチ124a、Ｐ拡散した本体領域116a、Ｎ⁺拡散したソース領域140aおよびＰ⁺拡 散した深い本体領域138aを含む。（これら領域の拡散のレベルおよび深さは詳細 に後述する。）第２のセルはＰ拡散した本体領域116b、Ｎ⁺拡散したソース領域1 40b、140c、およびＰ⁺拡散した深い本体領域138bを含む。第３のセルはＰ拡散し た本体領域116c、Ｎ⁺拡散したソース領域140d、およびＰ⁺拡散した深い本体領域 138cを含む。 図１に示す構造はＮ⁺領域140a、140b、140c、および140dの形状（平面図およ び断面図の両方での）を除き大部分が慣用技術によるものである。いずれの場合 もこれら領域の形成は、中央部のＰ⁺拡散の深い本体領域138a、138bに加えて、 それら領域の角部で長方形の「切欠き」部、すなわち下側の本体領域116a、116b および116cが基板主表面106まで達するようにしそれによって各セルの角部での トレンチとのコンタクト形成を可能にする「切欠き」部を併せて画するように行 う。すなわち、図１の平面図部分に示すとおり、各Ｎ⁺領域140a、140b、140c、1 40dはＰ領域であるそれら角部切欠きのために十文字状の構造を画する。これに 対して、従来技術においては、各Ｎ⁺領域は（平面図および断面図の両方で）隣 接トレンチの側まで延びている。すなわち、従来技術では平面図で見たＮ⁺領域 は正方形であって十文字状ではない。同様に、断面図で見た従来技術では、Ｎ⁺ 領域の各々は関連のトレンチまでずっと延びており、介在Ｐ領域116a、116b、お よび116cによって互いに分離された領域ではない。 一つの実施例においては、寸法「ａ」および「ｂ」、すなわち例えばＮ⁺領域1 40aの最近接部とトレンチ124aとの間の間隔はそれぞれ１ミクロンである。これ らの寸法はプロセス許容限度で定まり、Ｎ⁺ソース領域がトレンチにできるだけ 近接するもののトレンチ画部におけるトレンチとの実際の接触はないのが望まし い。すなわち、他の実施例では「ａ」および「ｂ」は１ミクロン以下でありそれ 以上の場合もあり得る。寸法「ａ」および「ｂ」はトランジスタのソース／ドレ インオン抵抗を最小に抑えるように最小にするのが望ましい。これら寸法「ａ」 「ｂ」が大きいほど、不都合なソース／ドレインオン抵抗（Ｒ_DSON）が大きくな る。 図１の寸法「ａ」および「ｂ」で画される切欠きの形状は正方形（図１の場合 のように）である必要はなく、長方形、長円型、半円形などどんな形でもよい。 寸法「ａ」および「ｂ」はトレンチの臨界的寸法および目合せ技術に左右される が、これら寸法はできるだけ小さいのが望ましい。 Ｐ⁺の深い本体領域138a、138b、138cは他の実施例ではＰ本体領域116a、116b 、116cよりも浅い。Ｐ⁺の深い本体領域はデバイスを頑丈にするためのものであ るので除くこともできる。 トランジスタのドレイン電極は図１の下側にある基板100の裏側表面（図示し てない）に慣用技術のより形成するものと理解されたい。 図２は図１に示したトレンチ型ＤＭＯＳ電界効果トランジスタの形成のための 第１のプロセスを断面で示す。このプロセスは例示であって、最終的なトランジ スタ構造の形成には他のプロセスも使えることを理解されたい。 慣用技術によりＮ⁺拡散された図１の基板100（図２には示してない）は基板表 面上に成長させたＮ^-拡散領域であるエピタキシャル層104を備える。エピタキシ ャル層104の膜厚は約５乃至10ミクロン（10^-6ｍ）である。 エピタキシャル層104の主表面106は慣用技術により酸化させて膜厚約１ミクロ ンの二酸化シリコン層110を形成する。二酸化シリコン層110をフォトレジストお よびマスクによる慣用技術でパターニングし、Ｐ⁺（深い本体）領域138a、138b 、138dを画する。（図１にはターミネーション構造が示されていないので図２乃 至図7aおよび図８乃至図13は図１に正確には対応しないことに注意されたい。） Ｐ⁺打込み工程はホウ素をエネルギーレベル60KEV、照射量2×10¹³乃至1×10¹⁶／ cm²でイオン打込みすることによって行う。ホウ素亜硝酸塩プロセスを用いてホ ウ素を事前に堆積することもできる。これによって、慣用の拡散工程ののちＰ⁺ 拡散領域138a、138b、138dが形成される。（領域138dはトランジスタターミネー ション構造の一部であるので機能的には深い本体領域ではない。）厚さ約0.5ミ クロン（5000Å）の酸化物層112も拡散の期間中に成長させる。Ｐ⁺の深い本体領 域の最終的な深さは1.5乃至3.5ミクロンである。 Ｐ⁺領域138dおよびその右側のトランジスタ構造部分全体が集積回路ダイのタ ーミネーション部分（エッジ）であり、右端の垂直線がダイスクライブ線である と理解されたい。ここに開示するターミネーション構造は例示であって限定的で はない。 図３において、能動領域マスク層の形成は主表面106をフォトレジスト層で覆 い、それを慣用技術によりマスクを用いて露光およびパターニングし、能動部分 マスク部120a、120b、120cを図３に示すとおり残す。 次に、図４に示すとおり、膜厚300Å（図示してない）の被覆酸化物層の成長 のあと主表面106全体に低温酸化物非拡散（LTO）層（図示してない）を堆積させ 、LTO層からのアウトディフュージョンを防ぐ。この低温酸化物をパターニング して、 トレンチ位置区画用のエッチマスクとして用いる。次にLTO層に慣用技術により フォトレジストを用いて各々が通常幅0.5乃至1.5ミクロン、間隔５乃至10ミクロ ン（中心線間）のトレンチ124a、124b位置区画用の開孔を形成する。次にこれら マスク開孔を通じて反応性イオンエッチング（RIE）によりドライエッチを施し 、トレンチ124a、124bを通常深さ1.5ミクロン（通常の深さの範囲は0.5乃至10ミ クロン）まで形成する。次にLTOマスクを緩衝酸化物エッチングで除去する。被 覆酸化物層の成長またはLTO層の成長を用いることなく慣用のフォトレジストマ スクを直接に形成してトレンチ領域を画することもできる。プロセスは所望のト レンチの深さおよびトレンチエッチング技法によって定める。 次に各トレンチ124a、124bの側壁126を、薄いシリコン層（厚さ約500Å乃至10 00Å）の除去のための化学ドライエッチを用いて滑らかにする。上記薄い層の除 去によって先行の反応性イオンエッチングに起因する損傷を解消し、またこのエ ッチング工程によってトレンチの上部および底部に丸みづけする。 次の酸化工程でトレンチ側壁126をさらに滑らかにする。酸化シリコン層（図 示してない）をトレンチ側壁126に厚さ200Å乃至2000Åまで慣用技術の熱酸化に より成長させる。この酸化物層を緩衝酸化エッチまたはHFエッチにより除去して トレンチ側壁126をできるだけ滑らかにする。 次に、図４に示すとおり、トレンチ側壁126を覆い主表面106を覆って延びるゲ ート酸化物層130を約100Å乃至1000Åの厚さに成長させる。 次に、図5aに示すとおり、トレンチ124a、124bを充填する多結晶シリコン（ポ リシリコン）の層を例えば厚さ約1.5ミクロン（通常0.5乃至1.5ミクロンの範囲 ）まで堆積させる。ポリシリコン層を平坦化したあと全面エッチングを施してポ リシリコンの厚さを最適化し厚さ0.5ミクロン（5000Å）だけを残す。すなわち 、この全面エッチングによりポリシリコンを厚さ１ミクロン（10000Å）だけ除 去する。 次に多結晶シリコン層（Ｎチャンネルトランジスタ用）に塩化リン(POCl₃)を 拡散させるかヒ素またはリンをイオン打込みするかして約15乃至30オーム／スク ウェアの抵抗率をもたせる。この多結晶シリコン層をパターニングして上記構造 134a、134b、134cおよびゲート電極134d、134eを形成する。このパターニングに はフォトレジストを用い、それを感光させてマスクパターンを形成する。図４の 右側の多結晶シリコン構造134a、134b、134cはトランジスタのゲートコンタクト およびターミネーション部の一部である。 図5bは図5aの多結晶シリコン構造134b部分の拡大図である。この図には、三つ の酸化物層126、112、110の厚さに起因する多結晶シリコン構造134bの階段状部 分が示してある。この階段状部分は図10bだけに示してあるが、図６乃至図13の 構成にも含まれる。 次に図６においてＰ本体領域116a、116bをイオン打込みにより形成し拡散する 。本体領域打込みマスクは用いない、すなわちこのＰ本体打込み領域116a、116b はウェーハ全体を通じて一様である。本体マスクの代わりに、先行工程で形成し た活性マスク層120a、120bがターミネーション領域へのＰ本体打込み層の拡散を 防止する。 Ｐ本体領域116a、116bにはホウ素を40乃至60KEV、照射量2×10¹³乃至2×10¹⁴ ／cm²でイオン打込みする。拡散のあと、Ｐ本体領域116a、116bの深さは約0.5乃 至2.0ミクロンになる。 次に図7aにおいて、パターニングしたマスク層142を含む専用フォトレジスト マスクプロセスを用いて、Ｎ⁺拡散したソース領域140a、140b、140c、140d、140 eをイオン打込みにより形成する。すなわち、これら領域140a、140b、140c、140 d、140eはヒ素イオン打込みを80KEVで照射量を通常5×10¹⁵乃至1×10¹⁶／cm²と して行って形成する。イオン打込みのあと、Ｎ⁺領域を深さ約0.2乃至0.5ミクロ ンまで拡散させ、その後マスク層142を除去する。 図２乃至図7aおよび図８乃至図11の断面図は図１のＰ⁺領域138a、138bの中心 を通る形で描いてあり、したがってＮ⁺ソース領域の切欠き部形状は示してない ことに注意されたい。 図7bは図7aに示した工程の平面図を上記構造以外の部分を含めて示す。図7bに はこのトランジスタの多数のセルが示してある。しかし、図7aの右側部に示した ターミネーション構造は示してなく、代わりに、能動セルだけ、すなわち図7aの 左側部分だけが図7bに示してある。すなわち、トレンチ124a、124b、追加のトレ ンチ124c、および隣接セル列区画用のトレンチ124e、124f、124gおよび124hが図 7bには示してある。また、図１に示した交叉トレンチ108a、108bおよび追加の交 叉トレンチ108cも示してある。これらトレンチは図示の正方形のセルをそれぞれ 区画する。 図7bに示したもののうち重要なものはＮ⁺ソース領域の横方向の範囲を画する 図7aの阻止用マスク層142である。この阻止用マスク層は図7bでは斜線を施した 多数の小さい長方形の領域として示してある。これら小さい長方形領域、すなわ ち各セル中心の領域142a、142b、142cはその下に位置するＰ⁺の深い本体の上面 コンタクト領域138a、138b、138cを画する。図7bの上側のセル列の対応構造には 符号を付けてないが上記と同一である。 上記構造のこの部分は実質的に慣用技術による。しかし、阻止用マスク142の 重要部分は符号142a-1、142a-2、142b-1、142b-2および142c-1、142c-2をそれぞ れ付けた（図2bの第１のセル列について）付加的長方形マスク層部分である。こ れら部分は図7bと図１との比較から明らかに理解されるとおり、図１の平面図に 示したＮ⁺領域切欠き部を画する。これら小さい長方形のマスク部分の各々、例 えばマスク部分142a-1の縦横の寸法「ｄ」および「ｅ」は、「ｄ」が3.5ミクロ ン、「ｅ」が1.7ミクロンである。これら寸法は図１に示すとおり通常１ミクロ ンの所望幅の重複部（寸法「ａ」）を生ずるように定める。この重複部は図7bに 寸法「ｆ」で示したトレンチ幅が1.5ミクロンであることを前提としている。 第１のセル列のトレンチは一つの実施例では図7bにおける第２のセル列のトレ ンチから慣用技術によりずらしてあるが、これはこの発明に必須ではない。 次に、図８に示すとおり、マスク層142を慣用技術により除去したのち、BPSG （ホウリンケイ酸ガラス）層144を主表面106全体およびポリシリコン構造体134a 、134b、134c、134d、134eを覆って約0.5乃至1.5ミクロンの膜厚まで慣用技術に より形成する。BPSG層144をフォトレジスト層（図示してない）で覆い、その層 を露光ののちパターニングし、その下側のBPSG層144および酸化物層112をエッチ ングしてBPSG領域144a、144b、・・・144eを残し、それら領域の間にトランジスタ コンタクト領域を画する。次に、BPSG層構造物144a、・・・、144eの角部をリフロ ウ工程により滑らかにする。 次に、図10aに示すとおり、主表面106全体を少量のシリコンと慣用技術により 合金形成したアルミニウムで覆うことを伴う慣用のインターコネクト金属マスク 工程にかける。このアルミニウム層をマスクによる慣用技術によりパターニング してメタライズ領域154a、154b、154c、154dを画する。これらメタライズ領域が それぞれ能動（ソース−本体）コンタクト154a、ゲート指状コンタクト154b、フ ィールドプレート154c、および等電位リング（EQPR）154dとなる。スクライブの のち、EQPR134dを基板104に短絡させる。 次の工程は図11に示すパッド形成用マスキングである。この工程は、上記構造 表面全部を覆って堆積した例えば窒化物またはPSG（リンケイ酸ガラス）層160を 用いた表面不活性化と、その表面に慣用技術によりマスクを形成しそのマスクの 一部を図11に示すように除去してパッド領域を設けすでに形成ずみの活性メタラ イズコンタクト154aおよびこれ以外の所要のメタライズ領域へのボンディングワ イヤとの接続用にすることとを伴う。（図８乃至図11と関連して上述した工程は 慣用技術である。） 図12は、図11に示したものと同じ構成と併せて、セルの別の部位での断面を示 し、それによって図の中央部におけるポリシリコンゲートランナー接続134fをよ り明確に示している。ゲートランナー接続134fは通常ダイ周縁部に配置する。ゲ ートランナー134fは通常ゲート全部を慣用技術により互いに接続する。ゲートラ ンナー134fの位置では、図12の断面は平面図（図示してない）上の「Ｌ型」（ド ッグレグ状）沿いになっており、トレンチの長さ沿いのゲートランナー134fをよ り明確に示している。 図13はターミネーションの他の部分を示すもう一つの断面図である。この場合 は、パワートランジスタに通常設けられるターミネーション導体構造のフィール ドプレート154cがソース−本体領域金属コンタクト154aに金属クロスオーバー15 4e、すなわちこのターミネーション領域におけるBPSG絶縁層を跨いでフィールド プレートコンタクト154cおよびフィールドプレート134bに達する金属クロスオー バーによって接続されている。 また、この発明によると、ゲート指状部に隣接する各セルはダミーセル（チャ ンネルがないので非活性）である。すなわち、図11においてゲート指状部134aに 隣接するセル列、例えば134eは全部がダミーセルから成っている。この構成は図 7aの阻止用イオン打込みマスクと同一のマスクで形成できるのでポリシリコント レンチ124bのすぐ右側に能動領域なしのダミー動作部として作用する拡散領域を 形成することによってダミーセルを設ける。これらダミーセルはデバイスの信頼 性および頑丈さを改善することがわかった。他の実施例ではこれらダミーセルは 省いてある。 上述のこの発明の説明は例示であって限定的なものではない。例えば、上記の 種々の半導体領域の導電性を逆にしても同じ工程を用いてこの発明によるトラン ジスタを形成できる。上記以外の変形も本明細書の説明から当業者に自明であり 、それらは請求の範囲に含めることを意図するものである。

【手続補正書】特許法第１８４条の７第１項 【提出日】１９９５年９月２６日 【補正内容】 請求の範囲 １．第１の導電型を備え少なくとも二つの互いに交叉するトレンチを画する基板 と、 前記トレンチを覆う絶縁層と、 前記トレンチを充填する導電性材料と、 前記第１の導電型を備え前記トレンチ近傍の前記基板の主表面から前記基板 に延びるソース領域と、 前記第１の導電型とは反対の第２の導電型を備え前記トレンチ近傍の前記主 表面から基板に延びる本体領域と を含み、 前記二つの互いに交叉するトレンチの画するセルの角部において前記ソース 領域が前記トレンチから隔てられている トレンチ型トランジスタセル。 ２．前記ソース領域が前記セルの角部から少なくとも0.1ミクロン隔てられてお り、前記セルの中心において前記本体領域が前記トレンチと接している請求項１ 記載のセル。 ３．二つの互いに交叉するトレンチで各々が画される少なくとも四つの角部を前 記セルが含み、前記ソース領域が前記セルの各角部から隔てられている請求項１ 記載のセル。 ４．前記トレンチの幅が約1.5ミクロンよりも小さい請求項１記載のセル。 ５．前記本体領域が約1.5ミクロン以下だけ前記基板に延びている請求項１記載 のセル。 ６．前記ソース領域が約0.5ミクロンだけ前記基板に延びている請求項１記載の セル。 ７．前記セルの前記角部では前記ソース領域が前記トレンチと接触していない請 求項２記載のセル。 ８．前記第２の導電性を備え前記ソース領域の中心部における前記主表面から前 記基板に前記本体領域とは異なる深さまで延びる付加的な本体領域をさらに含む 請求項１記載のセル。 ９．前記主表面において前記本体領域が前記トレンチと接触状態にある長方形の 領域を画する請求項２記載のセル。 10．列状に配置した複数の同様のセルをさらに含み、各列のトレンチを充填する 導電性材料を接続するゲート指状部材を含み、前記ゲート指状部材近傍のセルの 列が不活性である請求項１記載のセル。 11．トランジスタセルを形成する方法であって、 第１の主表面から延びる第１の導電型の第１の領域を備える半導体基板を準 備する工程と、 前記基板内で前記主表面から前記基板に延び互いに交叉して前記セルの角部 を画する少なくとも二つのトレンチを形成する工程と、 前記トレンチを覆う絶縁層を形成する工程と、 前記絶縁層を覆ってトレンチ内に導電性電極を形成する工程と、 第２の導電型を備え少なくとも二つのトレンチに沿って前記基板に延びる本 体領域を前記基板内に形成する工程と、 前記主表面を覆ってマスク層を形成し前記角部で前記主表面を覆う工程と、 前記第１の導電型を有し前記主表面から前記少なくとも二つのトレンチに沿 って前記基板に延び前記マスク層に範囲を画され前記角部から隔てられているソ ース領域を形成する工程と を含む方法。 12．前記半導体領域を形成する工程が前記基板内にイオン打込みを行うことを含 む請求項11記載の方法。 13．前記半導体領域を形成する工程が前記基板にドーパントを予め拡散させるこ とを含む請求項11記載の方法。 14．前記絶縁層を形成する工程が、 前記トレンチの側壁に酸化物層を成長させる工程と、 前記酸化物層を除去し、それによって前記側壁を滑らかにするとともに前記 トレンチの底部に丸みづけする工程と を含む請求項11記載の方法。 15．前記酸化物層を成長させる工程の前に、前記トレンチの前記側壁を等方性ド ライエッチングにかけ、それによって前記側壁を滑らかにし前記トレンチの上部 および底部に丸みづけする工程をさらに含む請求項14記載の方法。 16．前記ソース領域の中心部における前記主表面から前記基板に前記本体領域の 深さとは異なる深さまで延びる前記第２の導電型の付加的本体領域を前記基板内 に形成する工程をさらに含む請求項11記載の方法。 17．前記マスク層を形成する工程が前記セルの各角部に長方形のマスク部を画す ることを含む請求項11記載の方法。 18．前記角部における前記主表面を覆うマスク層の一部の領域を前記トレンチの 幅およびプロセス目合わせ技法に左右されるものとして定める工程をさらに含む 請求項11記載の方法。 19．少なくとも二つの互いに交叉するトレンチを画する第１の導電型の基板と、 前記トレンチを覆う絶縁層と、 前記トレンチを充填する導電性材料と、 前記基板の前記トレンチ近傍の主表面から前記基板に延びる前記第１の導電 型のソース領域と、 前記トレンチ近傍の前記主表面から前記基板に延びる前記第１の導電型とは 反対の第２の導電型の本体領域と を含み、 前記二つの互いに交叉するトレンチの画する前記セルの角部において前記ソ ース領域が前記トレンチの両方から隔てられており、前記セルの前記角部から遠 い側の前記セルの一辺において前記ソース領域が前記トレンチの一つに近接して いるトレンチ型トランジスタセル。 20．前記セルの前記角部から遠い側の前記セルの一辺において前記トレンチの一 つに画される前記ソース領域が前記トレンチの前記一つに近接している請求項１ 記載のセル。 21．前記ソース領域を形成する工程が、前記ソース領域の限界を前記セルの前記 角部から遠い側の前記セルの一辺で前記トレンチの一つに近接するように形成す る請求項11記載の方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン，マイク エフ. アメリカ合衆国 カリフォルニア州 95014 クペルティーノ，サウス ブレイ ニー アヴェニュー 10343 (72)発明者 ホー，ユェー−セ アメリカ合衆国 カリフォルニア州 94086 サニーヴェイル，アイリス アヴ ェニュー 735 (72)発明者 ヴァン デル リンデ，ヤン アメリカ合衆国 カリフォルニア州 95070 サラトガ，メリーブルック ドラ イブ 19802 (72)発明者 オウヤン，キン アメリカ合衆国 カリフォルニア州 94026 アサートン，エンシナ アヴェニ ュー 66

Claims (1)

1. 【特許請求の範囲】 １．第１の導電型を備え少なくとも二つの互いに交叉するトレンチを画する基板 と、 前記トレンチを覆う絶縁層と、 前記トレンチを充填する導電性材料と、 前記第１の導電型を備え前記トレンチ近傍の前記基板の主表面から前記基板 に延びるソース領域と、 前記第１の導電型とは反対の第２の導電型を備え前記トレンチ近傍の前記主 表面から基板に延びる本体領域と を含み、 前記二つの互いに交叉するトレンチの画するセルの角部において前記ソース 領域が前記トレンチから隔てられている トレンチ型トランジスタセル。 ２．前記ソース領域が前記セルの角部から少なくとも0.1ミクロン隔てられてお り、前記セルの中心において前記本体領域が前記トレンチと接している請求項１ 記載のセル。 ３．二つの互いに交叉するトレンチで各々が画される少なくとも四つの角部を前 記セルが含み、前記ソース領域が前記セルの各角部から隔てられている請求項１ 記載のセル。 ４．前記トレンチの幅が約1.5ミクロンよりも小さい請求項１記載のセル。 ５．前記本体領域が約1.5ミクロン以下だけ前記基板に延びている請求項１記載 のセル。 ６．前記ソース領域が約0.5ミクロンだけ前記基板に延びている請求項１記載の セル。 ７．前記セルの前記角部では前記ソース領域が前記トレンチと接触していない請 求項２記載のセル。 ８．前記第２の導電性を備え前記ソース領域の中心部における前記主表面から前 記基板に前記本体領域とは異なる深さまで延びる付加的な本体領域をさらに含む 請求項１記載のセル。 ９．前記主表面において前記本体領域が前記トレンチと接触状態にある長方形の 領域を画する請求項２記載のセル。 10．列状に配置した複数の同様のセルをさらに含み、各列のトレンチを充填する 導電性材料を接続するゲート指状部材を含み、前記ゲート指状部材近傍のセルの 列が不活性である請求項１記載のセル。 11．トランジスタセルを形成する方法であって、 第１の主表面から延びる第１の導電型の第１の領域を備える半導体基板を準 備する工程と、 前記基板内で前記主表面から前記基板に延び互いに交叉して前記セルの角部 を画する少なくとも二つのトレンチを形成する工程と、 第２の導電型を備え少なくとも二つのトレンチに沿って前記基板に延びる本 体領域を前記基板内に形成する工程と、 前記主表面を覆ってマスク層を形成し前記角部で前記主表面を覆う工程と、 前記第１の導電型を有し前記主表面から前記少なくとも二つのトレンチに沿 って前記基板に延び前記マスク層に範囲を画され前記角部から隔てられているソ ース領域を形成する工程と を含む方法。 12．前記半導体領域を形成する工程が前記基板内にイオン打込みを行うことを含 む請求項11記載の方法。 13．前記半導体領域を形成する工程が前記基板にドーパントを予め拡散させるこ とを含む請求項11記載の方法。 14．前記トレンチを形成する工程のあとに、 前記トレンチの側壁に酸化物層を成長させる工程と、 前記酸化物層を除去し、それによって前記側壁を滑らかにするとともに前記 トレンチの底部に丸みづけする工程と、 をさらに含む請求項11記載の方法。 15．前記酸化物層を成長させる工程の前に、前記トレンチの前記側壁を等方性ド ライエッチングにかけ、それによって前記側壁を滑らかにし前記トレンチの上部 および底部に丸みづけする工程をさらに含む請求項14記載の方法。 16．前記ソース領域の中心部における前記主表面から前記基板に前記本体領域の 深さとは異なる深さまで延びる前記第２の導電型の付加的本体領域を前記基板内 に形成する工程をさらに含む請求項11記載の方法。 17．前記マスク層を形成する工程が前記セルの各角部に長方形のマスク部を画す ることを含む請求項11記載の方法。 18．前記角部における前記主表面を覆うマスク層の一部の領域を前記トレンチの 幅およびプロセス目合わせ技法に左右されるものとして定める工程をさらに含む 請求項11記載の方法。