JPH04258174A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH04258174A JPH04258174A JP1973491A JP1973491A JPH04258174A JP H04258174 A JPH04258174 A JP H04258174A JP 1973491 A JP1973491 A JP 1973491A JP 1973491 A JP1973491 A JP 1973491A JP H04258174 A JPH04258174 A JP H04258174A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate
- polycrystalline silicon
- trench
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims description 40
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 12
- 239000010410 layer Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチング電源，モ
ータ制御等に使用されるパワーデバイスの一種である低
耐圧のＭＯＳＦＥＴ等の半導体装置およびその製造方法
に関する。
ータ制御等に使用されるパワーデバイスの一種である低
耐圧のＭＯＳＦＥＴ等の半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、パワーデバイスはバイポーラトラ
ンジスタに代わって、低電力制御性，高速制御性を持ち
合わせたＭＯＳＦＥＴが主流を占めつつある。しかし、
ＭＯＳＦＥＴには、オン時の抵抗が高いためオン時の電
力損失がバイポーラトランジスタに比較して大きいとい
う問題があった。また低耐圧のＭＯＳＦＥＴにおいては
、半導体基板のエピタキシャル層は高濃度であり、ＭＯ
ＳＦＥＴの抵抗成分の中ではチャンネル部の抵抗（以下
、Ｒｃｈと称す）が支配的である。したがって、低耐圧
ＭＯＳＦＥＴにおいては、オン抵抗低減の対策として素
子の微細化による集積度の向上によって、Ｒｃｈ低減を
はかるのが一般的である。そこで従来のＤＭＯＳＦＥＴ
に代わって提案されたのが、トレンチ溝部にゲート電極
部を形成し、素子の微細化による集積度の向上をはかり
、オン時の抵抗を低減したＭＯＳＦＥＴ（以下ＲＭＯＳ
ＦＥＴと称する）である。
ンジスタに代わって、低電力制御性，高速制御性を持ち
合わせたＭＯＳＦＥＴが主流を占めつつある。しかし、
ＭＯＳＦＥＴには、オン時の抵抗が高いためオン時の電
力損失がバイポーラトランジスタに比較して大きいとい
う問題があった。また低耐圧のＭＯＳＦＥＴにおいては
、半導体基板のエピタキシャル層は高濃度であり、ＭＯ
ＳＦＥＴの抵抗成分の中ではチャンネル部の抵抗（以下
、Ｒｃｈと称す）が支配的である。したがって、低耐圧
ＭＯＳＦＥＴにおいては、オン抵抗低減の対策として素
子の微細化による集積度の向上によって、Ｒｃｈ低減を
はかるのが一般的である。そこで従来のＤＭＯＳＦＥＴ
に代わって提案されたのが、トレンチ溝部にゲート電極
部を形成し、素子の微細化による集積度の向上をはかり
、オン時の抵抗を低減したＭＯＳＦＥＴ（以下ＲＭＯＳ
ＦＥＴと称する）である。
【０００３】以下に従来のＲＭＯＳＦＥＴについて説明
する。図１４は従来のＲＭＯＳＦＥＴ構造の断面図であ
る。図１４において、１はゲート多結晶シリコン、２は
ソースアルミニウム配線、３は層間絶縁膜、４は深いＰ
＋拡散領域、５はチャンネル部形成のためのＰ拡散領域
、６はソースＮ＋拡散領域、７はＮ−エピタキシャル層
、８はＮ＋サブストレート層、９はＭＯＳＦＥＴのチャ
ンネル部、１０はゲート酸化膜、１１はトレンチ溝埋め
込みの多結晶シリコン、１５はゲート多結晶シリコン１
の上の酸化膜である。
する。図１４は従来のＲＭＯＳＦＥＴ構造の断面図であ
る。図１４において、１はゲート多結晶シリコン、２は
ソースアルミニウム配線、３は層間絶縁膜、４は深いＰ
＋拡散領域、５はチャンネル部形成のためのＰ拡散領域
、６はソースＮ＋拡散領域、７はＮ−エピタキシャル層
、８はＮ＋サブストレート層、９はＭＯＳＦＥＴのチャ
ンネル部、１０はゲート酸化膜、１１はトレンチ溝埋め
込みの多結晶シリコン、１５はゲート多結晶シリコン１
の上の酸化膜である。
【０００４】図１５に示すＤＭＯＳＦＥＴが横型にチャ
ンネル部９を形成しているのに対し、図１４に示すＲＭ
ＯＳＦＥＴはチャンネル部９を縦型に形成している。な
お、図１５において、図１４と同一箇所には同一符号を
付して詳細説明は省略した。ＲＭＯＳＦＥＴ構造におい
ては、チャンネル部９を形成するためのＰ領域５の横方
向の拡散を考慮しなくてもよいため、ゲート部１をトレ
ンチエッチングの加工寸法で形成できる。したがって、
ゲート部１の寸法を従来のＤＭＯＳＦＥＴよりも縮小で
きるため素子の微細化が可能になる。
ンネル部９を形成しているのに対し、図１４に示すＲＭ
ＯＳＦＥＴはチャンネル部９を縦型に形成している。な
お、図１５において、図１４と同一箇所には同一符号を
付して詳細説明は省略した。ＲＭＯＳＦＥＴ構造におい
ては、チャンネル部９を形成するためのＰ領域５の横方
向の拡散を考慮しなくてもよいため、ゲート部１をトレ
ンチエッチングの加工寸法で形成できる。したがって、
ゲート部１の寸法を従来のＤＭＯＳＦＥＴよりも縮小で
きるため素子の微細化が可能になる。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ソース部の寸法は従来のＤＭＯＳＦＥＴ
構造と同様に、ソース部の加工精度により一義的に決ま
ってしまい、ソース部の微細化をはかることは困難であ
るとの課題を有していた。
来の構成では、ソース部の寸法は従来のＤＭＯＳＦＥＴ
構造と同様に、ソース部の加工精度により一義的に決ま
ってしまい、ソース部の微細化をはかることは困難であ
るとの課題を有していた。
【０００６】本発明は上記従来の課題を解決するもので
、ＲＭＯＳＦＥＴのソース部の寸法を縮小することによ
って、従来のＲＭＯＳＦＥＴに比較して素子の微細化を
はかり、さらにＲｃｈを低減する半導体装置を提供する
ことを目的とする。
、ＲＭＯＳＦＥＴのソース部の寸法を縮小することによ
って、従来のＲＭＯＳＦＥＴに比較して素子の微細化を
はかり、さらにＲｃｈを低減する半導体装置を提供する
ことを目的とする。
【０００７】また上記従来の構成では、りん添加多結晶
シリコン蒸着により多結晶シリコンのゲート部を形成し
、その多結晶シリコンを酸化した後、さらにトレンチ溝
の内部を多結晶シリコンによって埋め込んだ後、りん添
加多結晶シリコンの上の酸化膜をエンドポイントとして
エッチバックを行ない、ゲート部のみをカバーするマス
ク工程を行なった後、酸化膜をエッチングし、ＣＶＤ酸
化膜をエンドポイントとしてエッチバックを行ない、多
結晶シリコンの平坦化をはかっていたため、エッチバッ
クを２回行なう非常に複雑な工程となっていた。
シリコン蒸着により多結晶シリコンのゲート部を形成し
、その多結晶シリコンを酸化した後、さらにトレンチ溝
の内部を多結晶シリコンによって埋め込んだ後、りん添
加多結晶シリコンの上の酸化膜をエンドポイントとして
エッチバックを行ない、ゲート部のみをカバーするマス
ク工程を行なった後、酸化膜をエッチングし、ＣＶＤ酸
化膜をエンドポイントとしてエッチバックを行ない、多
結晶シリコンの平坦化をはかっていたため、エッチバッ
クを２回行なう非常に複雑な工程となっていた。
【０００８】本発明は上記従来の課題をも解決するもの
で、エッチバック工程を１回のみとし、工程の簡略化を
はかった半導体装置の製造方法を提供することを目的と
する。
で、エッチバック工程を１回のみとし、工程の簡略化を
はかった半導体装置の製造方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、トレンチ溝部に形成したＭＯ
ＳＦＥＴのゲート部と、トレンチ溝部を平坦化するため
のトレンチ溝埋め込みのための多結晶シリコンとからな
り、さらにゲート部とソース領域を絶縁する酸化膜をゲ
ート部にのみ形成した構成を有しており、また本発明の
半導体装置の製造方法は、トレンチ溝を形成する領域を
除いて絶縁膜を形成する工程と、その絶縁膜をマスクに
してトレンチ溝を形成する工程と、トレンチ溝の側壁と
底部にゲート酸化膜を形成した後、ゲート部多結晶シリ
コンの蒸着を行ない、このゲート部多結晶シリコンの表
面を酸化する工程と、この酸化膜をゲート部にのみ残し
た後、トレンチ溝埋め込みのための多結晶シリコンを蒸
着する工程と、多結晶シリコンをエッチバックしてトレ
ンチ溝およびゲート部にのみ多結晶シリコンを残し平坦
化する工程を有している。
に本発明の半導体装置は、トレンチ溝部に形成したＭＯ
ＳＦＥＴのゲート部と、トレンチ溝部を平坦化するため
のトレンチ溝埋め込みのための多結晶シリコンとからな
り、さらにゲート部とソース領域を絶縁する酸化膜をゲ
ート部にのみ形成した構成を有しており、また本発明の
半導体装置の製造方法は、トレンチ溝を形成する領域を
除いて絶縁膜を形成する工程と、その絶縁膜をマスクに
してトレンチ溝を形成する工程と、トレンチ溝の側壁と
底部にゲート酸化膜を形成した後、ゲート部多結晶シリ
コンの蒸着を行ない、このゲート部多結晶シリコンの表
面を酸化する工程と、この酸化膜をゲート部にのみ残し
た後、トレンチ溝埋め込みのための多結晶シリコンを蒸
着する工程と、多結晶シリコンをエッチバックしてトレ
ンチ溝およびゲート部にのみ多結晶シリコンを残し平坦
化する工程を有している。
【００１０】
【作用】従来は、図１４にあるように多結晶シリコンゲ
ート部とソース領域を層間絶縁膜を形成して絶縁してい
たため、層間絶縁膜形成には多結晶シリコンゲート部に
対して一定のオーバーラップが必要であった。
ート部とソース領域を層間絶縁膜を形成して絶縁してい
たため、層間絶縁膜形成には多結晶シリコンゲート部に
対して一定のオーバーラップが必要であった。
【００１１】一方、本発明においては、窒化膜をマスク
としてゲート部多結晶シリコンの上にＬＯＣＯＳ酸化膜
を形成し、ソース領域との絶縁をはかっている。このよ
うにゲート部多結晶シリコンの選択的酸化によって自己
整合的にゲート・ソース間の絶縁をはかっているため、
多結晶シリコンゲート部に対してのオーバーラップが不
要である。したがって、ソース領域においてオーバーラ
ップ部の寸法を縮小できる分だけ、ソース領域の微細化
をはかることが可能となる。これによって、素子の集積
度を向上させ、Ｒｃｈの低減を一層はかることができる
。
としてゲート部多結晶シリコンの上にＬＯＣＯＳ酸化膜
を形成し、ソース領域との絶縁をはかっている。このよ
うにゲート部多結晶シリコンの選択的酸化によって自己
整合的にゲート・ソース間の絶縁をはかっているため、
多結晶シリコンゲート部に対してのオーバーラップが不
要である。したがって、ソース領域においてオーバーラ
ップ部の寸法を縮小できる分だけ、ソース領域の微細化
をはかることが可能となる。これによって、素子の集積
度を向上させ、Ｒｃｈの低減を一層はかることができる
。
【００１２】また、多結晶シリコンを蒸着し、酸化工程
を行なった後、ゲート部のみをカバーするマスク工程を
行ない、酸化膜をエッチングした後、トレンチ溝埋め込
みのポリシリコンを蒸着し、多結晶シリコンの上の酸化
膜およびＣＶＤ酸化膜をエンドポイントとしてエッチバ
ックを行ない、多結晶シリコンの平坦化をはかっている
。したがって、エッチバック工程が１回となり、従来に
比較して工程の簡略化をはかることができる。
を行なった後、ゲート部のみをカバーするマスク工程を
行ない、酸化膜をエッチングした後、トレンチ溝埋め込
みのポリシリコンを蒸着し、多結晶シリコンの上の酸化
膜およびＣＶＤ酸化膜をエンドポイントとしてエッチバ
ックを行ない、多結晶シリコンの平坦化をはかっている
。したがって、エッチバック工程が１回となり、従来に
比較して工程の簡略化をはかることができる。
【００１３】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１４】図１（ａ）は本発明における完全自己整合
型ＲＭＯＳＦＥＴの断面図である。図１（ａ）において
、１はゲート部多結晶シリコン、２はソースアルミニウ
ム配線、３はＬＯＣＯＳの酸化膜、４は深いＰ＋拡散領
域、５はチャンネル部形成のためのＰ拡散領域、６はソ
ースＮ＋拡散領域、７はＮ−エピタキシャル層、８はＮ
＋サブストレート層、９はＭＯＳＦＥＴのチャンネル部
、１０はゲート酸化膜、１１はトレンチ溝埋め込みの多
結晶シリコン、１７はトレンチ溝部である。
型ＲＭＯＳＦＥＴの断面図である。図１（ａ）において
、１はゲート部多結晶シリコン、２はソースアルミニウ
ム配線、３はＬＯＣＯＳの酸化膜、４は深いＰ＋拡散領
域、５はチャンネル部形成のためのＰ拡散領域、６はソ
ースＮ＋拡散領域、７はＮ−エピタキシャル層、８はＮ
＋サブストレート層、９はＭＯＳＦＥＴのチャンネル部
、１０はゲート酸化膜、１１はトレンチ溝埋め込みの多
結晶シリコン、１７はトレンチ溝部である。
【００１５】このように構成された完全自己整合型ＲＭ
ＯＳＦＥＴにおいては、ゲート部多結晶シリコンの選択
酸化によって自己整合的にゲート・ソース間の絶縁をは
かっているため、ゲート部に対してのオーバーラップが
不要となり素子を縮小できる。
ＯＳＦＥＴにおいては、ゲート部多結晶シリコンの選択
酸化によって自己整合的にゲート・ソース間の絶縁をは
かっているため、ゲート部に対してのオーバーラップが
不要となり素子を縮小できる。
【００１６】図１（ｂ）は本発明における完全自己整合
型ＲＭＯＳＦＥＴのゲート電極部の断面図である。図１
（ｂ）において、１２はＣＶＤ酸化膜、１３は窒化膜、
１４は保護酸化膜、１５はゲート部多結晶シリコンの上
の酸化膜、１６はゲート配線のためのアルミニウム配線
である。
型ＲＭＯＳＦＥＴのゲート電極部の断面図である。図１
（ｂ）において、１２はＣＶＤ酸化膜、１３は窒化膜、
１４は保護酸化膜、１５はゲート部多結晶シリコンの上
の酸化膜、１６はゲート配線のためのアルミニウム配線
である。
【００１７】図２〜図１３は本発明の一実施例における
半導体装置の製造方法を示す工程図である。図２〜図１
３において、図１と同一箇所には同一符号を付して詳細
説明を省略した。また図２，図４，図６，図８，図１０
，図１２はパターン部の断面図、図３，図５，図７，図
９，図１１，図１３はゲート電極部の断面図を示してお
り、図２と図３、図４と図５、図６と図７、図８と図９
、図１０と図８、図９と図１３がそれぞれ対応している
。まず図２に示すように、サブストレート層８の上のエ
ピタキシャル層７に深いＰ＋拡散領域４，Ｐ拡散領域５
，ソースＮ＋拡散領域６が形成されており、その上に保
護酸化膜１４，窒化膜１３，ＣＶＤ酸化膜１２が順次形
成されており、その一部にトレンチ溝部を形成するため
の開口１８が形成されている。図３は図２に対応するゲ
ート電極部を示している。次に図４に示すように、ＣＶ
Ｄ酸化膜１２をマスクとしてトレンチエッチングを行な
い、トレンチ溝部１７を形成する。同時にチャンネル部
９が形成される。次に図６に示すように、トレンチ溝部
１７の側壁および底部にゲート酸化膜１０を形成し、さ
らにゲート部多結晶シリコン１を形成した後、この多結
晶シリコン１の表面を酸化して酸化膜１５を形成する。 この時、ゲート電極部には図７に示すように、多結晶シ
リコン１が形成され、その表面には酸化膜１５が形成さ
れる。次に図８に示すように、酸化膜１０をゲート電極
部の多結晶シリコンの上にのみ残し、さらにトレンチ溝
部１７の内部を含み全面に埋め込みのためのりん添加多
結晶シリコンを蒸着する。この時のゲート電極部の状態
を図９に示した。次に図１０に示すように、酸化膜１５
およびＣＶＤ酸化膜１２をエンドポイントとして多結晶
シリコン１１をエッチングし、トレンチ溝部１７とゲー
ト電極部にのみ多結晶シリコンを残し、平坦化する。次
に図１２に示すように、ＣＶＤ酸化膜１２を除去した後
、窒化膜１３をマスクにゲート部多結晶シリコン１を酸
化してＬＯＣＯＳの酸化膜３を形成してゲート部多結晶
シリコン１とソースＮ＋拡散領域６とを絶縁する。本実
施例における製造方法では従来の工程に比較して工程を
簡略化することができる。
半導体装置の製造方法を示す工程図である。図２〜図１
３において、図１と同一箇所には同一符号を付して詳細
説明を省略した。また図２，図４，図６，図８，図１０
，図１２はパターン部の断面図、図３，図５，図７，図
９，図１１，図１３はゲート電極部の断面図を示してお
り、図２と図３、図４と図５、図６と図７、図８と図９
、図１０と図８、図９と図１３がそれぞれ対応している
。まず図２に示すように、サブストレート層８の上のエ
ピタキシャル層７に深いＰ＋拡散領域４，Ｐ拡散領域５
，ソースＮ＋拡散領域６が形成されており、その上に保
護酸化膜１４，窒化膜１３，ＣＶＤ酸化膜１２が順次形
成されており、その一部にトレンチ溝部を形成するため
の開口１８が形成されている。図３は図２に対応するゲ
ート電極部を示している。次に図４に示すように、ＣＶ
Ｄ酸化膜１２をマスクとしてトレンチエッチングを行な
い、トレンチ溝部１７を形成する。同時にチャンネル部
９が形成される。次に図６に示すように、トレンチ溝部
１７の側壁および底部にゲート酸化膜１０を形成し、さ
らにゲート部多結晶シリコン１を形成した後、この多結
晶シリコン１の表面を酸化して酸化膜１５を形成する。 この時、ゲート電極部には図７に示すように、多結晶シ
リコン１が形成され、その表面には酸化膜１５が形成さ
れる。次に図８に示すように、酸化膜１０をゲート電極
部の多結晶シリコンの上にのみ残し、さらにトレンチ溝
部１７の内部を含み全面に埋め込みのためのりん添加多
結晶シリコンを蒸着する。この時のゲート電極部の状態
を図９に示した。次に図１０に示すように、酸化膜１５
およびＣＶＤ酸化膜１２をエンドポイントとして多結晶
シリコン１１をエッチングし、トレンチ溝部１７とゲー
ト電極部にのみ多結晶シリコンを残し、平坦化する。次
に図１２に示すように、ＣＶＤ酸化膜１２を除去した後
、窒化膜１３をマスクにゲート部多結晶シリコン１を酸
化してＬＯＣＯＳの酸化膜３を形成してゲート部多結晶
シリコン１とソースＮ＋拡散領域６とを絶縁する。本実
施例における製造方法では従来の工程に比較して工程を
簡略化することができる。
【００１８】
【発明の効果】以上のように本発明は、窒化膜をマスク
にゲート部多結晶シリコンを選択的に酸化し、自己整合
的にゲート・ソース間を絶縁している。これによって多
結晶シリコンゲート部に対してのオーバーラップが不要
となり、ソース領域の寸法を縮小できる。したがって、
従来のＲＭＯＳＦＥＴに比較して、素子の集積度の向上
をさらにはかり、Ｒｃｈ低減を実現することが可能とな
る。
にゲート部多結晶シリコンを選択的に酸化し、自己整合
的にゲート・ソース間を絶縁している。これによって多
結晶シリコンゲート部に対してのオーバーラップが不要
となり、ソース領域の寸法を縮小できる。したがって、
従来のＲＭＯＳＦＥＴに比較して、素子の集積度の向上
をさらにはかり、Ｒｃｈ低減を実現することが可能とな
る。
【００１９】また、本発明における完全自己整合型ＲＭ
ＯＳＦＥＴにおいては、エッチバック工程が１回である
ため、従来の完全自己整合型ＲＭＯＳＦＥＴに比較して
、工程を簡略化することができる。
ＯＳＦＥＴにおいては、エッチバック工程が１回である
ため、従来の完全自己整合型ＲＭＯＳＦＥＴに比較して
、工程を簡略化することができる。
【図１】（ａ）は本発明における完全自己整合型ＲＭＯ
ＳＦＥＴの断面図 （ｂ）は本発明における完全自己整合型ＲＭＯＳＦＥＴ
のゲート電極部の断面図
ＳＦＥＴの断面図 （ｂ）は本発明における完全自己整合型ＲＭＯＳＦＥＴ
のゲート電極部の断面図
【図２】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図３】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図４】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図５】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図６】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図７】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図８】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図９】本発明の一実施例における半導体装置の製造方
法を示す工程図
法を示す工程図
【図１０】本発明の一実施例における半導体装置の製造
方法を示す工程図
方法を示す工程図
【図１１】本発明の一実施例における半導体装置の製造
方法を示す工程図
方法を示す工程図
【図１２】本発明の一実施例における半導体装置の製造
方法を示す工程図
方法を示す工程図
【図１３】本発明の一実施例における半導体装置の製造
方法を示す工程図
方法を示す工程図
【図１４】従来のＲＭＯＳＦＥＴ構造の断面図
【図１５
】従来のＤＭＯＳＦＥＴ構造の断面図
】従来のＤＭＯＳＦＥＴ構造の断面図
１ ゲート部多結晶シリコン
３ 酸化膜
６ ソースＮ＋拡散領域（ソース領域）７ エピタ
キシャル層（半導体基板）１０ ゲート酸化膜 １１ 埋め込みのための多結晶シリコン１７ トレ
ンチ溝部
キシャル層（半導体基板）１０ ゲート酸化膜 １１ 埋め込みのための多結晶シリコン１７ トレ
ンチ溝部
Claims (2)
- 【請求項１】半導体装置の主面に形成したトレンチ溝部
と、このトレンチ溝部の側壁および底部に形成したゲー
ト酸化膜と、前記トレンチ溝部に形成したＭＯＳＦＥＴ
のゲート部多結晶シリコンと、トレンチ溝部を平坦化す
るためのトレンチ溝埋め込みのための多結晶シリコンと
からなり、さらに前記ゲート部多結晶シリコンとソース
領域を絶縁する酸化膜を前記ゲート部多結晶シリコンに
のみ形成したことを特徴とする半導体装置。 - 【請求項２】半導体基板の主面に保護酸化膜，窒化膜，
ＣＶＤ酸化膜を順次形成した後、トレンチ溝形成のため
のマスクを形成し、ＣＶＤ酸化膜，窒化膜，保護酸化膜
をエッチングする工程と、その後ＣＶＤ酸化膜をマスク
としてシリコンのトレンチエッチングを行ないトレンチ
溝部を形成する工程と、トレンチ溝部の側壁および底部
にゲート酸化膜を形成し、ゲート部多結晶シリコンの蒸
着を行ない、前記ゲート部多結晶シリコンの表面を酸化
する工程と、ゲート部のみをカバーするマスク工程を行
ない、酸化膜をエッチングした後、トレンチ溝部埋め込
みのための多結晶シリコンを蒸着する工程と、ゲート部
の上の酸化膜およびＭＯＳＦＥＴ部分のＣＶＤ酸化膜を
エンドポイントとして多結晶シリコンのエッチバックを
行ない、多結晶シリコンをトレンチ溝部およびゲート部
のみに残し、多結晶シリコンを平坦化する工程と、ＣＶ
Ｄ酸化膜を除去し、窒化膜をマスクとしてゲート部多結
晶シリコンとソース領域を絶縁する酸化膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1973491A JPH04258174A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1973491A JPH04258174A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258174A true JPH04258174A (ja) | 1992-09-14 |
Family
ID=12007556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1973491A Pending JPH04258174A (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09500241A (ja) * | 1994-06-03 | 1997-01-07 | シリコニックス インコーポレーテッド | セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ |
-
1991
- 1991-02-13 JP JP1973491A patent/JPH04258174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09500241A (ja) * | 1994-06-03 | 1997-01-07 | シリコニックス インコーポレーテッド | セルトレンチの角部にチャンネル阻止手段を備えるトレンチ型ｄｍｏｓトランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7648883B2 (en) | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels | |
| US7615429B2 (en) | Methods of fabricating field effect transistors having multiple stacked channels | |
| US7229884B2 (en) | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels | |
| JP5118270B2 (ja) | 埋め込みゲートを有するｍｏｓゲート装置 | |
| JP2837014B2 (ja) | 半導体装置及びその製造方法 | |
| CN104157688B (zh) | 具有槽屏蔽电极结构的半导体器件 | |
| JP4711486B2 (ja) | 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス | |
| US7075145B2 (en) | Poly-sealed silicide trench gate | |
| CN101740612B (zh) | 用于具有槽屏蔽电极的半导体器件的接触结构和方法 | |
| JP5336738B2 (ja) | パワー半導体デバイスおよびその製造方法 | |
| JP4632639B2 (ja) | 選択的酸化物付着形成によるトレンチ底部における厚い酸化物の形成 | |
| US20150221734A1 (en) | Thicker bottom oxide for reduced miller capacitance in trench metal oxide semiconductor field effect transistor (mosfet) | |
| EP1742257B1 (en) | Method of manufacturing a semiconductor power device | |
| JP2009505403A (ja) | シールドゲート電界効果トランジスタにおけるインターポリ絶縁膜の構造および製造方法。 | |
| JP2003509836A (ja) | 複数の厚さを有するゲート酸化物層を備えたトレンチ半導体素子及びそれを製造する方法 | |
| KR20050085607A (ko) | 트렌치 게이트 반도체 디바이스 제조 방법 및 트렌치ｍｏｓｆｅｔ | |
| JP2008166696A (ja) | リセスチャネルを有するトランジスタ及びその製造方法 | |
| JPH0586673B2 (ja) | ||
| JPH09129877A (ja) | 半導体装置の製造方法、絶縁ゲート型半導体装置の製造方法および絶縁ゲート型半導体装置 | |
| US7968412B2 (en) | Manufacturing process of a vertical-conduction MISFET device with gate dielectric structure having differentiated thickness and vertical-conduction MISFET device thus manufacture | |
| KR20050085609A (ko) | 트렌치 게이트 반도체 장치 제조 방법 및 트렌치ｍｏｓｆｅｔ | |
| US6744113B2 (en) | Semiconductor device with element isolation using impurity-doped insulator and oxynitride film | |
| JPH0823096A (ja) | 半導体装置 | |
| JPH04258174A (ja) | 半導体装置およびその製造方法 | |
| JPH04233765A (ja) | 半導体装置およびその製造方法 |