JPH09246549A - 電力用半導体素子 - Google Patents

Abstract

(57)【要約】 【課題】 安全動作領域（ＳＯＡ）を向上させた電力用
半導体素子を提供すること。 【解決手段】 電流を流すための素子領域１を取り囲む
ように，順方向阻止状態時に耐圧を持たせるためのリサ
ーフ領域２が形成されている。素子領域１は，中心部が
高キャリア濃度部分３ａ，リサーフ領域２に接する外周
部が低キャリア濃度部分３ｂとなっている。低キャリア
濃度部分３ｂが形成されていることにより，オン状態か
ら順方向阻止状態素子に至るまでの間での，素子領域１
からリサーフ領域２へのキャリアの拡散が抑制され，Ｓ
ＯＡが向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電力用半導体素子に
係り、特に絶縁ゲート構造を有する電力用半導体素子に
関する。

【０００２】

【従来の技術】絶縁ゲート構造を有する従来の電力用半
導体素子はゲートによる電圧駆動が可能なため，電流駆
動を行う素子である各種サイリスタと比較して消費電力
が低いという利点があるものの，各種サイリスタと比較
してオン電圧が高いという問題がある。

【０００３】このような問題を解決する手段の１つとし
て埋め込み型絶縁ゲート構造を用いる方法がある。これ
は例えば特開平５−２４３５６１号公報に開示されてい
る。このような構造の素子の１例を図１６の模式的平面
図、図１７の断面図に示す。ここで図１７は図１６のＡ
−Ａ´方向で切った一部斜視断面図である。

【０００４】図１６において、１０１は電流を流すため
の素子領域であり、素子領域１０１を取り囲む１０２は
素子が順方向阻止状態のときに耐圧を持たせるためのリ
サーフ領域である。

【０００５】また図１７の斜視断面図は図１６における
素子領域１の一部を表しており、高濃度のｐ型エミッタ
層１０４上にｎ型バッファ層１０５、高抵抗のｎ型ベー
ス層１０６、ｐ型ベース層１０７が順に積層されてい
る。ｐ型ベース層１０７の表面には選択的に高濃度のｎ
型エミッタ層１０８が形成されている。

【０００６】ｐ型エミッタ層１０４のｎ型バッファ層１
０５側と反対側の表面にはアノード電極１０９が、ｐ型
ベース層１０７、ｎ型エミッタ層１０８の表面にはカソ
ード電極１１０が設けられている。

【０００７】そして、ｎ型エミッタ層１０８の長手方向
と直交するように、かつｎ型ベース層１０６に達する深
さにまで設けられた溝内にゲート絶縁膜１１１を介して
ゲート電極１１２が埋め込み形成されている。

【０００８】なお１１３は層間絶縁膜である。このよう
な構造の素子で、ゲート電極１１２が埋め込み形成され
る溝の深さと幅と間隔とを最適設計すると、素子がサイ
リスタ動作をしないにもかかわらず，サイリスタ並みの
低いオン電圧を得ることができる。これは、設計によっ
てｎ型エミッタ層１０８からの電子の注入効率を上げ
て，ｎ型ベース層１０６内のｎ型エミッタ層１０８側に
蓄積されるキャリアを増大させることができるからであ
る。

【０００９】

【発明が解決しようとする課題】図１６、図１７のよう
な従来の電力用半導体素子は低いオン電圧が得られると
いう利点を有するものの、まだ以下に述べるような問題
があった。素子がオン状態から順方向阻止状態に移行す
るまでの間，素子にかかる電圧が上昇していくにつれて
電流値は下がっていく。このとき素子の電圧−電流の値
が，ある値以上になると素子が破壊するという現象が起
きる。

【００１０】このような破壊が起きない電圧−電流の範
囲を安全動作領域（Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａ
ｒｅａ，以下ＳＯＡと称する）と呼ぶが，従来の電力用
半導体素子では，このＳＯＡが狭くなってしまってい
た。本発明はこの問題を考慮してなされたもので，ＳＯ
Ａを向上させた電力用半導体素子を提供することを目的
とする。

【００１１】

【課題を解決するための手段】上記の問題を解決するた
めに本発明は請求項１の発明として，電流を流すための
素子領域と，この素子領域の耐圧を持たせるために前記
素子領域の周囲に形成されたリサーフ領域とを備えた電
力用半導体素子において，オン状態での前記素子領域内
のキャリア濃度が前記素子領域の外周部で前記素子領域
の他の部分よりも低濃度となる部分を有することを特徴
とする電力用半導体素子を提供する。

【００１２】また請求項２の発明として，電流を流すた
めの素子領域と，この素子領域の耐圧を持たせるために
前記素子領域の周囲に形成されたリサーフ領域とを備え
た電力用半導体素子において，オン状態での前記素子領
域内のキャリア濃度が前記素子領域の外周部における
（１／２）Ｌ≦ｘ≦２Ｌ（但しｘはリサーフ領域からの
距離，Ｌはキャリアの拡散長）の範囲で前記素子領域の
他の部分よりも低濃度となる部分を有することを特徴と
する電力用半導体素子を提供する。

【００１３】上記の請求項１，２における素子領域の具
体的な構成が請求項３の発明であり，前記素子領域が，
第１導電型エミッタ層と，この第１導電型エミッタ層上
に形成された高抵抗の第２導電型ベース層と，この第２
導電型ベース層の表面に形成された第１導電型ベース層
と，この第１導電型ベース層の表面に選択的に形成され
た第２導電型エミッタ層と，前記第２導電型ベース層と
前記第２導電型エミッタ層とに挟まれた前記第１導電型
ベース層にチャネル領域を形成するようにゲート絶縁膜
を介して形成されたゲート電極と，前記第１導電型エミ
ッタ層に設けられた第１の主電極と，前記第２導電型エ
ミッタ層および前記第１導電型ベース層に設けられた第
２の主電極とを備えてなることを特徴とする請求項１，
２記載の電力用半導体素子を提供する。

【００１４】また請求項１，２におけるキャリア濃度が
低い部分を実現するための手段が請求項４の発明であ
り，素子表面における前記第２導電型エミッタ層／前記
第１導電型ベース層の面積の割合が，前記素子領域の他
の部分ではｂ／ａであり，前記外周部ではｂ／ａよりも
小さいことを特徴とする請求項３記載の電力用半導体素
子を提供する。

【００１５】同様の手段としての請求項５の発明とし
て，前記ゲート電極が前記第２導電型ベース層に達する
深さに形成された複数の溝内に前記ゲート絶縁膜を介し
て埋め込み形成されており，前記溝間の領域に形成され
る前記第２の主電極が，前記素子領域の他の部分ではｃ
個の前記溝間領域のうち１個形成されており，前記外周
部では（ｃ−１）個以下の溝間領域のうち１個形成され
ていることを特徴とする請求項３記載の電力用半導体素
子を提供する。

【００１６】さらに，同様の手段としての請求項６の発
明として，前記ゲート電極が前記第２導電型ベース層と
前記第２導電型エミッタ層とに挟まれた前記第１導電型
ベース層上に前記ゲート絶縁膜を介して形成されてお
り，前記第２導電型ベース層を介して隣合う前記第２導
電型エミッタ層間の距離が，前記素子領域の他の部分で
はｄであり，前記外周部ではｄよりも小さいことを特徴
とする請求項３記載の電力用半導体素子を提供する。

【００１７】本発明者は，従来の電力用半導体素子でＳ
ＯＡが狭い原因が，素子のオン時の２次元的なキャリア
分布が素子領域で一定であるために，オン状態から順方
向阻止状態に至る間に素子領域のキャリアがリサーフ領
域に流れ込むことにあることを見いだし，本発明に至っ
た。

【００１８】オン状態，すなわち素子に電流が流れ電圧
がほとんどかかっていない状態から，順方向阻止状態，
すなわち素子に電圧がかかり電流が流れない状態に至る
間で素子にかかる電圧が上昇していくとき，最も電界の
強い部分は素子領域からリサーフ領域に向かう部分であ
る。この部分にある程度以上の電流，すなわちキャリア
が流れ込んでしまうと，電界が強い部分に大きな電流が
流れるのであるから，電圧−電流の値がＳＯＡの範囲を
越えてしまう。

【００１９】そこで，この最も電界の強い部分に流れ込
むキャリアを少なくするために，素子領域の外周部，換
言すればリサーフ領域に接する部分におけるキャリア濃
度を，素子領域の他の部分よりも低くする。

【００２０】キャリアを少なくするために重要な要因と
なるのがキャリアの拡散長Ｌであり，キャリア濃度の低
い低キャリア濃度部分の長さｘがＬよりも長ければ，素
子領域中心部のキャリア濃度の高い高キャリア濃度部分
からリサーフ領域に向かって流れるキャリアはリサーフ
領域に到達する前に消滅するため，リサーフ領域には流
れないことになる。従ってリサーフ領域に流れ込むキャ
リアは低キャリア濃度部分から流れ込む分のみとなっ
て，最も電界の強い部分に流れる電流を小さくすること
ができ，ＳＯＡが向上する。

【００２１】ｘがＬよりも長ければ高キャリア濃度部分
からリサーフ領域に流れ込むキャリアは消滅してＳＯＡ
向上の効果は大きくなるが，ｘがＬより小さい場合でも
ある程度の効果を得ることはできる。但しｘが（１／
２）Ｌよりも小さくなってしまうとリサーフ領域に流れ
込むキャリアはあまり減少せず，ＳＯＡ向上の効果が３
０％以下となってしまい好ましくない。従ってｘは（１
／２）Ｌ以上が好ましい。

【００２２】また，ｘがＬより極端に大きくなってしま
うことも好ましくない。これは，素子全体に流れるキャ
リアの量を一定にするために，ｘが大きくなった分，高
キャリア濃度部分のキャリア濃度を上げる必要があり，
その結果オン電圧が上昇して，オン電圧とターンオフ損
失のトレードオフ曲線を悪化させてしまうからである。
具体的には，ｘが２Ｌよりも大きくなってしまうと，高
キャリア濃度部分のキャリア濃度が低キャリア濃度部分
を形成しないときと比較して１５０％以上となってしま
い、オン電圧が０．５Ｖ以上上昇してしまうため好まし
くない。

【００２３】以上をまとめると，（１／２）Ｌ≦ｘ≦２
Ｌが好ましいｘの範囲である。なお，本発明における素
子領域の具体的な構成，キャリア濃度を低くするための
具体的な手段については，以下の発明の実施の形態にお
いて詳述する。

【００２４】

【発明の実施の形態】以下，本発明の実施の形態を図面
を参照しつつ説明する。なお，以下の実施の形態では第
１導電型をｐ型，第２導電型をｎ型としている。

【００２５】（第１の実施の形態）図１に本発明の第１
の実施形態に係る電力用半導体素子の模式的な平面図を
示す。図１において，１は１辺が約１２ｍｍの正方形状
をなしている電流を流すための素子領域を示しており，
素子領域１を取り囲むように，順方向阻止状態時に素子
の耐圧を持たせるための幅約１ｍｍのリサーフ領域２が
形成されている。また素子領域１は中心部の高キャリア
濃度部分３ａと，外周部，すなわちリサーフ領域２に接
する部分の低キャリア濃度部分３ｂとからなっている。
高キャリア濃度部分３ａはつまり素子領域１における外
周部以外の他の部分である。また低キャリア濃度部分３
ｂの幅がｘである。

【００２６】そして以下に詳述するが，素子領域１は絶
縁ゲート構造を有している。そして，このような絶縁ゲ
ート構造は一般に微細構造を持つため，ステッパーを使
用して作製する。このため素子形状が角型となる。

【００２７】また図２，３，４はそれぞれ図１における
素子領域１の一部斜視断面図である。図２は図１のＡ−
Ａ´で切った断面の高キャリア濃度部分３ａにおける斜
視断面図，図３はＡ−Ａ´で切った断面の低キャリア濃
度部分３ｂにおける斜視断面図であり，図４はＣ−Ｃ´
で切った低キャリア濃度部分３ｂの一部斜視断面図とな
っている。なお図２の部分と図４の部分とを結ぶ直線は
Ｂ−Ｂ´と平行である。

【００２８】図２〜４においては，高濃度で厚さ約１５
μｍのｐ型エミッタ層４上に厚さ約４０μｍのｎ型バッ
ファ層５、高抵抗で厚さ約５００μｍのｎ型ベース層
６、厚さ約１．５μｍのｐ型ベース層７が順に積層され
ている。ｐ型ベース層７の表面には選択的に高濃度で厚
さ約０．５μｍのｎ型エミッタ層８が形成されている。

【００２９】ｐ型エミッタ層４のｎ型バッファ層５側と
反対側の表面には第１の主電極としてのアノード電極９
が、ｐ型ベース層７、ｎ型エミッタ層８の表面には第２
の主電極としてのカソード電極１０が設けられている。

【００３０】そして、ｎ型エミッタ層８の長手方向と直
交するように、かつｎ型ベース層６に達する約６μｍの
深さにまでほぼ３μｍの間隔で設けられ，幅約１μｍの
複数の溝内にゲート絶縁膜１１を介してゲート電極１２
が埋め込み形成されている。すなわち，この素子は埋め
込み型絶縁ゲート構造を採用している。また，溝は図１
のＢ−Ｂ´方向と平行に形成されている。

【００３１】なお１３は層間絶縁膜である。この素子の
動作は以下のようになる。まず素子をターンオンさせる
には，アノード電極９側が正となるように電圧を印加し
た状態で，ゲート電極１２にカソード電極１０に対して
しきい値以上の正の電圧を印加する。これにより溝間の
領域のうちのカソード電極１０が設けられている部分に
おいて，ｎ型エミッタ層８とｎ型ベース層６とに挟まれ
たｐ型ベース層７のゲート絶縁膜１１に接する部分に電
子のチャネルが形成され，この電子電流はｎ型ベース層
６に流れ込む。これに対して正孔電流がｐ型エミッタ層
４からｎ型ベース層６に注入され，この結果ｎ型ベース
層６には多量のキャリア蓄積による導電変調が起こる。
ｎ型ベース層６に注入された正孔電流はｐ型ベース層７
を通ってカソード電極１０に抜ける。

【００３２】この構造は，カソード電極１０がｐ型ベー
ス層７、ｎ型エミッタ層８を短絡してサイリスタ動作を
阻止しているため，ゲート電極１２の電圧をしきい値以
下にすれば素子がターンオフし，順方向阻止状態とな
る。

【００３３】このような素子において低キャリア濃度部
分３ｂを形成する手段は以下のようになる。まず，溝と
平行な部分，すなわち図３に示す部分である。図２の高
キャリア濃度部分３ａでは，溝間の領域３個のうち１個
に対してカソード電極１０が形成されている。これに対
して図３の低キャリア濃度部分３ｂでは溝間領域全てに
カソード電極１０が形成される。

【００３４】図２の場合，カソード電極１０が設けられ
ていない溝間領域にはチャネルが形成されないため，ｐ
型エミッタ層４からの正孔電流は，カソード電極１０が
設けられていない溝間領域には流れていかない。この結
果，カソード電極１０が設けられている溝間領域からの
電子注入が促進され，ｎ型ベース層６に蓄積されるキャ
リア濃度が高くなる。特にキャリア濃度が高い部分はｎ
型ベース層６のｐ型ベース層７側である。

【００３５】これに対して図３では全ての溝間領域にチ
ャネルが形成されるため，ｐ型エミッタ層４からの正孔
電流は全ての溝間領域を通ってカソード電極に抜けてい
く。従って図２と比較すると蓄積されるキャリア濃度は
低くなり，低キャリア濃度部分３ｂが形成される。

【００３６】高キャリア濃度部分３ａよりもキャリア濃
度を低くするには，全ての溝間領域にカソード電極１０
を設ける必要はない。例えば，図２では溝間領域３個に
対して１個形成されているのであるから，図３のように
溝間領域１個に対して１個形成するのではなく，溝間領
域２個に対して１個形成しても高キャリア濃度部分３ａ
よりはキャリア濃度が低くなる。

【００３７】このことを一般論として整理する。高キャ
リア濃度部分３ａにおいてカソード電極１０がｃ個の溝
間領域に１個形成されているとすると，低キャリア濃度
部分３ｂでは（ｃ−１）個以下の溝間領域のうち１個形
成すれば，高キャリア濃度部分３ａよりもキャリア濃度
を低くすることができる。

【００３８】次に，溝と垂直な部分，すなわち図４に示
す部分である。この部分では，ｎ型エミッタ層８の間隔
を図２よりも広げることによりキャリア濃度の低下を図
っている。すなわち，図２において素子表面におけるｐ
型ベース層７の幅をａ，ｎ型エミッタ層８の幅をｂとし
たとき，図４でｂを図２と同一とし，ｐ型ベース層７の
幅ａ´をａよりも大きくする，換言するとｎ型エミッタ
層８の間隔を広げる。これによりｐ型ベース層７からカ
ソード電極１０に抜けていく正孔電流の量が増えるた
め，キャリア濃度が図２の場合と比較して低下する。

【００３９】これは要するに素子表面におけるｐ型ベー
ス層７とｎ型エミッタ層８との面積の割合の問題であ
り，ｎ型エミッタ層８／ｐ型ベース層７の面積の割合
が，高キャリア濃度部分３ａでｂ／ａであったとする
と，低キャリア濃度部分３ｂではｂ／ａよりも小さけれ
ばキャリア濃度の低下を図ることができる。

【００４０】なお，より好ましいのは低キャリア濃度部
分３ｂでｂ／（２ａ）以下の場合である。これは，ｂ／
（２ａ）の場合にＳＯＡ向上の効果が顕著になるからで
ある。

【００４１】また低キャリア濃度部分３ｂのうち正方形
の角にあたる部分は図３と図４とを組み合わせた構造と
なっており，低キャリア濃度部分３ｂの中でも最もキャ
リア濃度が低くなっている。このような角の部分には電
流が集中しやすく，この部分で素子の破壊が起きやすい
ことを考えると，角の部分のキャリア濃度を最も低くす
ることはＳＯＡ向上に効果があることになる。

【００４２】以上のようにして低キャリア濃度部分３ｂ
でキャリア濃度の低下を図った図１〜４の素子のオン状
態におけるキャリア分布図を図５に示す。図５（ａ），
（ｂ）はそれぞれ図１のＡ−Ａ´，Ｂ−Ｂ´に沿ったキ
ャリア分布図となっている。また図において縦軸はキャ
リア濃度，横軸は素子の長さである。

【００４３】図より分かるように，素子領域１の中心
部，つまり高キャリア濃度部分３ａでほぼ一定であるキ
ャリア濃度が，幅ｘの低キャリア濃度部分３ｂにおいて
徐々に低下し，リサーフ領域２に入ったところでかなり
０に近くなっている。

【００４４】これに対して，素子領域１全体が図２のよ
うな構造となっている場合，つまり従来構造の素子のキ
ャリア分布図を図６に示す。図５と同様に，図６
（ａ），（ｂ）がそれぞれ図１のＡ−Ａ´，Ｂ−Ｂ´に
沿ったキャリア分布図となっている。縦軸，横軸も図５
と同様である。

【００４５】図より分かるように，低キャリア濃度部分
３ｂが形成されていないために素子領域１全体でキャリ
ア濃度が一定であり，リサーフ領域２に入る直前に初め
てキャリア濃度が低下し始めている。

【００４６】なお図５と図６では素子全体に流れるキャ
リアの量が同等となっている。従って図５の高キャリア
濃度部分３ａにおけるキャリア濃度は，図６の素子領域
１におけるキャリア濃度よりも高くなっている。

【００４７】図５と図６ではキャリア分布が異なるた
め，ＳＯＡが異なってくる。これを図７のＳＯＡを示し
た図を用いて説明する。横軸がアノード電圧，縦軸が電
流密度を表している。

【００４８】図中の曲線より下の部分がＳＯＡ，すなわ
ち素子が破壊しない電圧−電流範囲であり，曲線より上
の電圧−電流の値になると素子は破壊してしまう。この
曲線の位置はｎ型ベース層６の不純物濃度Ｎ_D によって
決まり，図７の場合はＮ_D ＝１×１０¹³ｃｍ^-3である。
Ｎ_D が高くなるにつれ，曲線は左側の方へと移動してい
く。

【００４９】素子の中で最も電界の強いところは，リサ
ーフ領域２中の素子領域１から距離５０μｍのところで
あり，ここに４５００Ｖ印加したのと同等の電界が存在
するとする。

【００５０】図６のような場合，キャリアの拡散長Ｌを
４００μｍとし素子領域１に電流密度５０Ａ／ｃｍ² の
電流を流せば，リサーフ領域２の電界の最も強いところ
には４４Ａ／ｃｍ² の電流が流れる。

【００５１】これを表したのが図７中の黒丸であり，こ
の点は曲線の上にあるので素子が破壊してしまう。図６
のような構造ではアノード電圧４５００Ｖで流すことが
可能な電流は高々２０Ａ／ｃｍ² 程度である。

【００５２】一方，図５のような場合でｘが５００μｍ
であるとする。素子領域１の１辺の長さが１２ｍｍであ
ることを考えると，素子領域１の有効面積は図６の場合
の８４％になってしまう。このため，図６と同等のキャ
リア量を得るためには高キャリア濃度部分３ａに６０Ａ
／ｃｍ² の電流を流す必要がある。このときＬが４００
μｍで変わらないとすると，リサーフ領域２の最も電界
の強いところに流れる電流は１５Ａ／ｃｍ² となる。

【００５３】これを表したのが図７中の黒三角であり，
この点は曲線の下，つまりＳＯＡにあるので素子は破壊
されずにすむ。よって図６の場合と比較して約３倍もの
電流を流すことが可能となる。

【００５４】図７中の黒丸と黒三角はアノード電圧が同
等という条件であるから，素子領域１に流すことができ
る電流が大きい黒三角のほう，すなわち図５のように低
キャリア濃度部分３ｂを設けた構造のほうがＳＯＡが広
いということになる。従って，本実施形態によればＳＯ
Ａを向上させた電力用半導体素子を得ることができる。

【００５５】ここで，拡散長Ｌが４００μｍであるとき
のｘの好ましい範囲について付言しておく。上述したよ
うに（１／２）Ｌ≦ｘ≦２Ｌが好ましい範囲であるから
Ｌ＝４００μｍの場合には２００μｍ≦ｘ≦８００μｍ
が好ましい範囲ということになる。

【００５６】なお本実施形態においては，図３に対応す
る図８や，図４に対応する図９のように，素子表面のｎ
型エミッタ層８間に，寄生サイリスタのラッチアップを
防止するためのｐ型コンタクト層１４を設けてもよい。
もちろんｐ型コンタクト層１４の導電型はｐ型ベース層
７と同じであるから，ｐ型コンタクト層１４はｐ型ベー
ス層７の一部であるという呼び方も可能である。従って
図４において説明したｐ型ベース層７，ｎ型エミッタ層
８の面積の割合ｂ／ａは，ｐ型コンタクト層１４，ｎ型
エミッタ層８の面積の割合ｂ／ａと読み換えてよい。

【００５７】（第２の実施の形態）図１０に本発明の第
２の実施形態に係る電力用半導体素子の素子領域１にお
ける一部断面図を示す。図中，図１〜４と同一の部分お
よび相似する部分には同一符号を付けてあり詳細な説明
は省略し，以下同様とする。この素子の素子全体の平面
図は図１とほぼ同等な形状をとる。

【００５８】この素子が図１〜４の素子と最も異なる点
は，埋め込み型絶縁ゲート構造ではなく，プレーナ型絶
縁ゲート構造を採用している点にある。すなわち，ｎ型
エミッタ層８とｎ型ベース層６とに挟まれたｐ型ベース
層７上に接して設けられたゲート絶縁膜１１上にゲート
電極１２が形成されている。なお図では示していない
が，カソード電極１０は当然のことながらｐ型ベース層
７にもコンタクトしている。

【００５９】この素子の素子領域１中の高キャリア濃度
部分３ａにおける模式的な一部平面図を図１１に示す。
図１１では図８，図９の場合と同様に，ｎ型エミッタ層
８間にｐ型コンタクト層１４が形成された構成となって
いる。

【００６０】また，図中のＬ_g で示す長さはｎ型ベース
層６を介して隣合うｎ型エミッタ層８間の距離である。
この素子において低キャリア濃度部分３ｂを形成する手
段を，以下の図１２〜１５に示す模式的な一部平面図に
よって説明する。

【００６１】まず図１２においては，図１１に示す高キ
ャリア濃度部分３ａよりもＬ_g を小さくすることにより
キャリア濃度の低下を図っている。この素子の場合，ｐ
型エミッタ層４からの正孔電流の一部はゲート絶縁膜１
１直下のｎ型ベース層６を通ってｐ型ベース層７に流れ
込み，ｎ型エミッタ層８の下を通ってカソード電極１０
に抜けていく経路をとる。ｎ型ベース層６は高抵抗であ
るから，ゲート絶縁膜１１直下のｎ型ベース層６の幅が
広ければ，この部分を流れる正孔電流が受ける抵抗は大
きくなり，ｐ型ベース層７に流れ込みにくくなる。従っ
て幅を狭くすれば，この部分を流れる正孔電流がｐ型ベ
ース層７に流れ込みやすくなり，その結果，カソード電
極１０に抜けていく正孔電流の量が増大し，キャリア濃
度が低くなる。

【００６２】つまり，ｎ型ベース層６を介して隣合うｎ
型エミッタ層８間の距離Ｌ_g が高キャリア濃度部分３ａ
でｄである場合，低濃度キャリア部分３ｂではＬ_g がｄ
よりも小さくなるよう設計することにより，キャリア濃
度を低くすることができる。

【００６３】なお，より好ましいのは低キャリア濃度部
分３ｂでｄ／２以下の場合である。これは，ｄ／２の場
合にＳＯＡ向上の効果が顕著になるからである。次に図
１３であるが，これは図９と同様に，素子表面における
ｐ型コンタクト層１４，ｎ型エミッタ層８の面積の割合
を変化させて，キャリア濃度の低減を図ったものであ
る。

【００６４】また図１４は図１３の変形例であり，ｐ型
コンタクト層１４がｎ型エミッタ層８に囲まれた例であ
る。さらに低キャリア濃度部分３ｂにおいて，図１５に
示すようにｎ型エミッタ層をなくし，ｐ型コンタクト層
１４のみとしてもよい。

【００６５】図１２〜１５のような手段を用いて低キャ
リア濃度部分３ｂを形成することにより，本実施形態に
おいても第１の実施形態と同様にＳＯＡを向上させた電
力用半導体素子を得ることが可能となる。

【００６６】以上，本発明の実施の形態を説明したが，
本発明は上述の実施形態に限定されるものではない。以
上の実施形態ではｎ型バッファ層５を設けたが，ｎ型バ
ッファ層を設けずにｐ型エミッタ層４上に直接ｎ型ベー
ス層６を形成してもよい。また以上の実施形態の導電型
を逆にしてもよい。その他，本発明はその要旨を逸脱し
ない範囲で種々の変形が可能である。

【００６７】

【発明の効果】以上説明したように本発明によれば，Ｓ
ＯＡを向上させた電力用半導体素子を提供することが可
能となる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係る電力用半導体
素子の模式的平面図。

【図２】 本発明の第１の実施形態に係る電力用半導体
素子における素子領域のの一部斜視断面図。

【図３】 本発明の第１の実施形態に係る電力用半導体
素子における素子領域のの一部斜視断面図。

【図４】 本発明の第１の実施形態に係る電力用半導体
素子における素子領域のの一部斜視断面図。

【図５】 本発明の第１の実施形態に係る電力用半導体
素子のキャリア分布図。

【図６】 従来の電力用半導体素子のキャリア分布図。

【図７】 本発明の第１の実施形態に係る電力用半導体
素子のＳＯＡを示す図。

【図８】 本発明の第１の実施形態に係る電力用半導体
素子における素子領域のの一部斜視断面図。

【図９】 本発明の第１の実施形態に係る電力用半導体
素子における素子領域のの一部斜視断面図。

【図１０】 本発明の第２の実施形態に係る電力用半導
体素子における素子領域の一部断面図。

【図１１】 本発明の第２の実施形態に係る電力用半導
体素子における素子領域の模式的な一部平面図。

【図１２】 本発明の第２の実施形態に係る電力用半導
体素子における素子領域の模式的な一部平面図。

【図１３】 本発明の第２の実施形態に係る電力用半導
体素子における素子領域の模式的な一部平面図。

【図１４】 本発明の第２の実施形態に係る電力用半導
体素子における素子領域の模式的な一部平面図。

【図１５】 本発明の第２の実施形態に係る電力用半導
体素子における素子領域の模式的な一部平面図。

【図１６】 従来の電力用半導体素子の模式的平面図。

【図１７】 従来の電力用半導体素子における素子領域
の一部斜視断面図。

【符号の説明】

１…素子領域 ２…リサーフ領域 ３ａ…高キャリア濃度部分 ３ｂ…低キャリア濃度部分 ４…ｐ型エミッタ層 ５…ｎ型バッファ層 ６…ｎ型ベース層 ７…ｐ型ベース層 ８…ｎ型エミッタ層 ９…アノード電極 １０…カソード電極 １１…ゲート絶縁膜 １２…ゲート電極 １３…層間絶縁膜 １４…ｐ型コンタクト層

Claims (6)

【特許請求の範囲】
1. 【請求項１】 電流を流すための素子領域と，この素子
   領域の耐圧を持たせるために前記素子領域の周囲に形成
   されたリサーフ領域とを備えた電力用半導体素子におい
   て，オン状態での前記素子領域内のキャリア濃度が前記
   素子領域の外周部で前記素子領域の他の部分よりも低濃
   度となる部分を有することを特徴とする電力用半導体素
   子。
2. 【請求項２】 電流を流すための素子領域と，この素子
   領域の耐圧を持たせるために前記素子領域の周囲に形成
   されたリサーフ領域とを備えた電力用半導体素子におい
   て，オン状態での前記素子領域内のキャリア濃度が前記
   素子領域の外周部における（１／２）Ｌ≦ｘ≦２Ｌ（但
   しｘはリサーフ領域からの距離，Ｌはキャリアの拡散
   長）の範囲で前記素子領域の他の部分よりも低濃度とな
   る部分を有することを特徴とする電力用半導体素子。
3. 【請求項３】 前記素子領域が，第１導電型エミッタ層
   と，この第１導電型エミッタ層上に形成された高抵抗の
   第２導電型ベース層と，この第２導電型ベース層の表面
   に形成された第１導電型ベース層と，この第１導電型ベ
   ース層の表面に選択的に形成された第２導電型エミッタ
   層と，前記第２導電型ベース層と前記第２導電型エミッ
   タ層とに挟まれた前記第１導電型ベース層にチャネル領
   域を形成するようにゲート絶縁膜を介して形成されたゲ
   ート電極と，前記第１導電型エミッタ層に設けられた第
   １の主電極と，前記第２導電型エミッタ層および前記第
   １導電型ベース層に設けられた第２の主電極とを備えて
   なることを特徴とする請求項１，２記載の電力用半導体
   素子。
4. 【請求項４】 素子表面における前記第２導電型エミッ
   タ層／前記第１導電型ベース層の面積の割合が，前記素
   子領域の他の部分ではｂ／ａであり，前記外周部ではｂ
   ／ａよりも小さいことを特徴とする請求項３記載の電力
   用半導体素子。
5. 【請求項５】 前記ゲート電極が前記第２導電型ベース
   層に達する深さに形成された複数の溝内に前記ゲート絶
   縁膜を介して埋め込み形成されており，前記溝間の領域
   に形成される前記第２の主電極が，前記素子領域の他の
   部分ではｃ個の前記溝間領域のうち１個形成されてお
   り，前記外周部では（ｃ−１）個以下の溝間領域のうち
   １個形成されていることを特徴とする請求項３記載の電
   力用半導体素子。
6. 【請求項６】 前記ゲート電極が前記第２導電型ベース
   層と前記第２導電型エミッタ層とに挟まれた前記第１導
   電型ベース層上に前記ゲート絶縁膜を介して形成されて
   おり，前記第２導電型ベース層を介して隣合う前記第２
   導電型エミッタ層間の距離が，前記素子領域の他の部分
   ではｄであり，前記外周部ではｄよりも小さいことを特
   徴とする請求項３記載の電力用半導体素子。