WO2019092870A1 - ワイドギャップ半導体装置 - Google Patents

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俊一 中村
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新電元工業株式会社
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    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to a wide gap semiconductor device having a drift layer of a first conductivity type, a well region of the second conductivity type provided in the drift layer, and a source region provided in the well region.
  • the gate electrode and the gate insulating film are pulled up on the step portion by the field insulating film provided in the peripheral portion, and the gate electrode is used as the gate pad. It is known to connect.
  • Japanese Patent Application Laid-Open No. 2-156572 discloses that in a Si-IGBT, a gate insulating film is broken due to concentration of an on-state current, an off-state electric field, an avalanche current at avalanche, and the like.
  • JP-A-11-074524 it is proposed that the peripheral part of the SiC-MOSFET be p-type. This aspect is considered to be able to avoid current concentration in the on state and field concentration in the off state.
  • the problem that the gate insulating film is broken is not solved.
  • the contact resistance to the second conductivity type such as p-type may be high, and the displacement current charging the pn junction flows in switching
  • the potential of the entire second conductivity type well in the peripheral portion was increased, and it was found that the electric field was likely to be concentrated in the stepped portion due to its three-dimensional shape.
  • an excessive electric field may be applied to the gate insulating film and it may be broken.
  • the present invention provides a semiconductor device capable of suppressing concentration of an electric field in the pulled gate insulating film even when the configuration in which the gate insulating film is pulled up on the field insulating film is adopted.
  • the wide gap semiconductor device is A drift layer of a first conductivity type, A well region of a second conductivity type provided in the drift layer; A source region provided in the well region; The drift layer and a gate insulating film provided in the well region; A gate electrode provided on the gate insulating film; A gate pad electrically connected to the gate electrode; A field insulating film provided between a gate connection region where the gate electrode and the gate pad are connected and the well region; Equipped with The field insulating film has a recess extending in the surface direction, The well region may have a well contact region electrically connected to a source pad provided in the recess.
  • the well contact region may extend opposite to the source region at a distance equal to or greater than a propagation length from a first boundary portion on the source region side of the field insulating film.
  • the gate electrode extends to a side opposite to the source region with respect to a first boundary portion on the source region side of the field insulating film.
  • the gate electrode and the gate pad may be electrically connected to each other through a gate contact hole provided in an interlayer insulating film on the side opposite to the source region with respect to the first boundary portion.
  • a peripheral side slit reaching the drift layer may be provided in the well region on the source region side of the gate contact hole in the surface direction.
  • the peripheral side slit is provided at a first peripheral side slit extending along the first boundary in the surface direction, and at an end of the first peripheral side slit, and is orthogonal to the first boundary in the surface direction It may have a second peripheral slit extending in the direction.
  • the well contact region may extend to a side opposite to the source region more than an end of the gate electrode opposite to the source region.
  • the well contact region may extend from the end of the gate electrode opposite to the source region by a distance equal to or greater than the propagation length.
  • the well region may be provided with an inward slit reaching the drift layer on the side opposite to the source region in the surface direction than the gate electrode.
  • the inward slit may have a second inward slit extending from the end of the gate electrode opposite to the source region at a distance equal to or greater than the propagation length.
  • the field insulating film has a recess extending in the surface direction, and the well region has a well contact region electrically connected to the source pad provided in the recess.
  • FIG. 1 is a plan view of a semiconductor device that can be used in the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor device cut along the II-II cross section of FIG.
  • FIG. 3 is a cross-sectional view of the semiconductor device in which the region including the source region is cut along a straight line orthogonal to FIG.
  • FIG. 4 is a plan view of a semiconductor device that can be used in the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of the semiconductor device cut along the VV cross section of FIG.
  • FIG. 6 is a plan view of a semiconductor device that can be used in the third embodiment of the present invention.
  • FIG. 1 is a plan view of a semiconductor device that can be used in the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor device cut along the II-II cross section of FIG.
  • FIG. 3 is a cross-sectional view of the semiconductor device in which the region
  • FIG. 7 is a cross-sectional view of the semiconductor device cut along the VII-VII cross section of FIG.
  • FIG. 8 is a plan view of a semiconductor device that can be used in the fourth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of the semiconductor device cut along the IX-IX cross section of FIG.
  • first conductivity type is described as n-type
  • second conductivity type is described as p-type
  • the present invention is not limited to such an aspect, and the first conductivity type is p-type and the second conductivity type is It may be n-type.
  • the present embodiment is described using silicon carbide as the wide gap semiconductor, the present invention is not limited to such an aspect, and gallium nitride or the like may be used as the wide gap semiconductor.
  • the in-plane direction including the X direction and the Y direction in FIG. 1 is referred to as a plane direction.
  • the Z direction orthogonal to the X direction and the Y direction is the thickness direction of the semiconductor device, which is also referred to as the vertical direction.
  • the wide gap semiconductor device of the present embodiment is provided on the n-type silicon carbide semiconductor substrate 11 and the first main surface (upper surface) of the silicon carbide semiconductor substrate 11, and n-type carbonization is performed.
  • a drift layer 12 using a silicon material, a p-type well region 20 provided in the drift layer 12, and an n-type source region 31 provided in the well region 20 may be provided.
  • the well region 20 may be formed, for example, by implanting a p-type impurity into the drift layer 12, and the source region 31 may be formed, for example, by implanting an n-type impurity into the well region 20.
  • a drain electrode 90 may be provided on the second main surface (lower surface) of the silicon carbide semiconductor substrate 11.
  • the impurity concentration in drift layer 12 of the present embodiment is, for example, 1 ⁇ 10 14 to 4 ⁇ 10 16 cm ⁇ 3
  • the impurity concentration in silicon carbide semiconductor substrate 11 is, for example, 1 ⁇ 10 18 to 3 ⁇ 10 19 cm ⁇ 3.
  • the impurity concentration in the source region 31 is, for example, 1 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the wide gap semiconductor device includes a gate insulating film 60 provided in the drift layer 12 and the well region 20, and a field insulating film 62 provided between the gate insulating film 60 and the well region 20.
  • the gate electrode 125 may be provided on the gate insulating film 60, and the gate pad 120 may be electrically connected to the gate electrode 125.
  • a pressure resistant structure may be provided on the outer periphery of the area used as the cell.
  • the gate insulating film 60 may be provided on the upper surface of the field insulating film 62, and the gate insulating film 60 may form a gate insulating film stepped portion 60 a at the peripheral portion of the field insulating film 62.
  • the gate insulating film step portion 60a is formed by the gate electrode 125 running on the field insulating film 62 at a first boundary portion 161 (see FIG. 1) described later.
  • the gate electrode 125 may be provided on the top surface of the gate insulating film 60, and the gate electrode stepped portion 125 a may be provided on the gate electrode 125.
  • the field insulating film 62 may have a field insulating film recess 160 extending in the surface direction.
  • the field insulating film 62 has a first boundary portion 161 on the source region 31 side, a second boundary portion 162 extending in a direction (X direction) orthogonal to the first boundary portion 161, and an end portion of the second boundary portion 162. And a third boundary portion 163 extending in parallel (Y direction) with the first boundary portion 161.
  • the field insulating film concave portion 160 is formed by the second boundary portion 162 and the third boundary portion 163.
  • Well region 20 may have a well contact region 21 electrically connected to source pad 110 (see FIG. 3) provided in field insulating film recess 160.
  • a metal layer 40 made of nickel, titanium or an alloy containing nickel or titanium may be provided between the source region 31 and the well contact region 21 and the source pad 110.
  • the plane direction means the direction orthogonal to the thickness direction, and means the in-plane direction including the X direction and the Y direction in FIG. 1.
  • the p-type impurity concentration is high in the well contact region 21 and may be a high concentration region (p + region).
  • the p-type impurity concentration is low in the well region 20 other than the well contact region 21 and may be a low concentration region (p - region).
  • the impurity concentration in the p-type high concentration region (p + region) of this embodiment is, for example, 2 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3
  • the impurity concentration in the p-type low concentration region (p ⁇ region) Is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • Drift layer 12 shown in FIG. 3 may be formed on the first main surface of silicon carbide semiconductor substrate 11 by the CVD method or the like.
  • the impurity concentration of the n-type in the drift layer 12 may be smaller than the impurity concentration of the n-type in the silicon carbide semiconductor substrate 11, as shown in FIG. 3, the drift layer 12 lightly doped region (n -), and the The silicon carbide semiconductor substrate 11 may be a region (n) having a concentration higher than that of the drift layer 12.
  • N or P can be used as the n-type impurity
  • Al or B can be used as the p-type impurity.
  • the gate pad 120 shown in FIG. 2 may be formed of, for example, a metal such as Al, and the gate electrode 125 may be formed of, for example, polysilicon or the like.
  • An interlayer insulating film 65 may be formed on the top surface of the gate electrode 125 or the like.
  • the gate electrode 125 may be formed using a CVD method, a photolithography technique, or the like.
  • the interlayer insulating film 65 may be formed by a CVD method or the like, and may be formed of silicon dioxide, for example.
  • the depth of the well region 20 is positioned such that the bottom surface thereof is higher than the bottom surface of the drift layer 12, and the well region 20 may be provided in the drift layer 12.
  • the depth of the source region 31 may be positioned such that the bottom surface thereof is higher than the bottom surface of the well region 20, and the source region 31 may be formed in the well region 20.
  • the depth of the well contact region 21 may be located at a position where the bottom surface thereof is higher than the bottom surface of the well region 20 other than the well contact region 21.
  • the well contact region 21 linearly extends in the surface direction, and the source at a distance equal to or greater than the propagation length from the first boundary portion 161 on the n-type source region 31 side of the field insulating film 62. It may extend to the side opposite to the area 31. More specifically, well contact region 21 extends from the first boundary 161 on the n-type source region 31 side, which is the left end of field insulating film 62 in FIG. And the first distance L1 may be longer than the propagation length.
  • the gate pad 120 is not provided above the well contact region 21, and the gate pad 125 is a gate pad in the surface direction corresponding to the field insulating film recess 160 of the field insulating film 62.
  • the recess 121 may be provided.
  • the gate pad recess 121 is larger than the field insulating film recess 160, and when viewed from above (when the paper surface of FIG. 1 is viewed from the front side of the paper surface), The insulating film recess 160 may be provided.
  • well contact region 21 may be provided in field insulating film recess 160.
  • gate pad 120 formed of Al or the like is connected to the gate electrode 125 formed of polysilicon or the like between the gate pad concave portions 121 to form the gate connection region 126.
  • Gate connection region 126 is formed by contact between gate electrode 125 and gate pad 120 via a gate contact hole provided in interlayer insulating film 65, as shown in FIG.
  • the plurality of field insulating film recesses 160 and the plurality of gate pad recesses 121 may be provided continuously, and the well contact region 21 and the gate connection region 126 may be along one surface direction (Y direction in FIG. 1). It may be arranged in a nested manner.
  • the width (length in the Y direction) of the well contact region 21 may be shorter than the width (length in the Y direction) of the portion of the gate electrode 125 where the gate electrode stepped portion 125 a is to be formed.
  • the width (length in the Y direction) of the well contact region 21 may be shorter than the width (length in the Y direction) of the gate electrode 125.
  • the drift layer 12 may be provided below the gate electrode 125 via the gate insulating film 60.
  • the source region 31 which is an n-type semiconductor and the well contact region 21 which is a p-type semiconductor as the metal layer 40 shown in FIG. 3 to reduce the cell pitch
  • a wide gap semiconductor material such as silicon carbide
  • the contact resistance to the source region 31 is directly connected to the on-resistance. Therefore, in order to reduce the on-resistance, the reliability during switching is ensured even under a situation where the contact resistance of the well contact region 21 remains high. Is desired.
  • the concept of propagation length is known when evaluating the contact resistance by the TLM method.
  • the current flowing into the contact area is not uniform in the extending direction, and the current flowing into the contact area becomes higher as the area closer to the end where the current flows, and the current flowing into the contact area becomes smaller in the area away from the end where the current flows . Then, when the current flows away from the end where the current flows in at least the propagation length, the current flowing in can be practically ignored. Since there is no potential difference in the metal wire such as source pad 110, the same potential as metal wire such as source pad 110 is obtained in well contact region 21 which is a p-type region separated by a propagation length or more from the end where current flows. As the current flows closer to the end, the potential rises.
  • the contact resistance to the p-type well contact region 21 may be high, and when a displacement current charging the pn junction flows during switching, the potential of the entire well region 20 in the peripheral portion It will rise.
  • the electric field is likely to be concentrated due to its three-dimensional shape, and an excessive electric field may be applied and broken.
  • the field insulating film 62 has a field insulating film recess 160 extending in the surface direction, and the well region 20 is electrically connected to the source pad 110 provided in the field insulating film recess 160.
  • the well contact region 21 connected in a manner as described above, p-type well region 20 at a position below gate insulating film step portion 60a is obtained even when the resistance in well contact region 21 is high. This is advantageous in that the potential rise can be suppressed and, in turn, the concentration of the electric field at the gate insulating film step portion 60a can be prevented.
  • the well contact region 21 extends from the first boundary portion 161 on the source region 31 side of the field insulating film 62 to the opposite side to the source region 31 at a distance equal to or greater than the propagation length
  • the portion 162 is formed in a region longer than the propagation length and the well contact region 21 extends in the direction parallel to the second boundary portion 162 by a length equal to or longer than the propagation length
  • the resistance in the contact region 21 is, the potential rise in the p-type well region 20 at the lower position of the gate insulating film stepped portion 60a can be suppressed, and in the gate insulating film stepped portion 60a. It is useful in that the concentration of the electric field can be prevented.
  • the drift layer 12 is formed in the well region 20 on the side of the source region 31 relative to the gate contact hole (ie, the side of the source region 31 relative to the gate connection region 126).
  • a peripheral side slit 15 which reaches the lower end. More specifically, the peripheral side slits 15 are connected to the drift layer 12 across the well region 20 provided below the field insulating film 62 and extend along the Y direction while being connected to the drift layer 12 ( 5) and a second peripheral slit 15b provided on both ends of the first peripheral slit 15a and extending in the X direction while being connected to the drift layer 12 across the well region 20.
  • Others are similar to the first embodiment, and any configuration adopted in the first embodiment can be adopted in the second embodiment. The members described in the first embodiment will be described with the same reference numerals.
  • the peripheral side slits 15 are provided between the well contact regions 21 in the surface direction, and the plurality of well contact regions 21 and the plurality of peripheral side slits 15 are nested in the Y direction. It is arranged.
  • the protruding shape of the well contact region 21 is arranged such that it can be regarded as virtually one-dimensional.
  • the current from the well region 20 in the peripheral portion of the well contact region 21 is forced toward the well contact region 21, and therefore, it is more primary.
  • An arrangement that can be regarded as the original can be realized.
  • the concept of the propagation length described above can be realized more reliably, and the potential rise in the p-type well region 20 at the lower position of the gate insulating film stepped portion 60a can be suppressed more reliably. This is advantageous in that the concentration of the electric field can be more reliably prevented in the portion 60a.
  • a mode is adopted in which the well contact region 21 extends from the first boundary 161 on the source region 31 side of the field insulating film 62 to the opposite side to the source region 31 at a distance greater than the propagation length. Is advantageous from the viewpoint of preventing concentration of the electric field at the gate insulating film step portion 60a.
  • the well contact region 21 is closer to the end of the gate electrode 125 opposite to the source region 31 (the left end of the double-headed arrow L2 shown in FIG. 6). Also extends to the side opposite to the source region 31 (right side in FIG. 6). More specifically, the well contact region 21 extends to the right in the X direction more than the right end in FIG. 6 of the gate electrode 125 in the X direction. Also in this embodiment, any configuration adopted in each of the above embodiments can be adopted. The members described in each of the above embodiments will be described with the same reference numerals.
  • the potential rise in p-type well region 20 at the lower position of gate insulating film step portion 60a can be further improved. This is advantageous in that it can be reliably suppressed and, consequently, the concentration of the electric field at the gate insulating film step portion 60a can be prevented.
  • the well contact region 21 extends from the end of the gate electrode 125 opposite to the source region 31 (the left end of the double-headed arrow of L2 shown in FIG. 6) to the opposite side of the source region 31 by a distance greater than the propagation length.
  • the present embodiment may be adopted. That is, a mode is adopted in which the second distance L2 along the X direction from the end opposite to the source region 31 of the gate electrode 125 to the end opposite to the source region 31 of the well contact region 21 is the propagation length or more You may In the case of adopting this aspect, even if the resistance in the well contact region 21 is high, the potential rise in the p-type well region 20 at the lower position of the gate insulating film step portion 60a is further reliably suppressed. As a result, the concentration of the electric field at the gate insulating film step portion 60a can be prevented more reliably.
  • the inward slit 16 reaching the drift layer 12 is provided in the well region 20 on the opposite side of the source region 31 with respect to the gate electrode 125 in the surface direction.
  • the inward slit 16 is a first inward slit extending along the Y direction while being connected to the drift layer 12 across the well region 20 provided below the field insulating film 62. 16a and a second inner slit 16b provided at both ends of the first inner slit 16a and extending in the X direction while being connected to the drift layer 12 across the well region 20.
  • Others are similar to those of the third embodiment.
  • any configuration adopted in each of the above embodiments can be adopted.
  • the members described in each of the above embodiments will be described with the same reference numerals.
  • the inner side slit 16 is provided between the well contact regions 21 in the surface direction, and the plurality of well contact regions 21 and the plurality of inner side slits 16 are nested along the Y direction. It is arranged in a shape.
  • the protruding shape of the well contact region 21 is arranged so that it can be regarded as virtually one-dimensional.
  • the current from the well region 20 in the peripheral portion of the well contact region 21 is forced to flow toward the well contact region 21.
  • An arrangement that can be regarded as one-dimensional can be realized.
  • the concept of the propagation length described above can be realized more reliably, and the potential rise in the p-type well region 20 at the lower position of the gate insulating film stepped portion 60a can be suppressed more reliably. This is advantageous in that the concentration of the electric field can be more reliably prevented in the portion 60a.
  • the second inner slit 16b may have a length equal to or greater than the propagation length.
  • the second inner slit 16b is the end of the gate electrode 125 opposite to the source region 31 (right end in FIG. 8) from the end of the well contact region 21 opposite to the source region 31 (FIG. 8). May be longer than the second distance L2 along the X direction to the right end of In this case, the end on the source region 31 side of the second inner slit 16b (left end in FIG. 8) is the end on the opposite side of the source region 31 of the gate electrode 125 (right end in FIG. End of the second inner slit 16b opposite to the source region 31 (right end in FIG. 8) is the source of the well contact region 21). It may be positioned on the opposite side of the source region 31 (right side in FIG. 8) than the end opposite to the region 31 (right side end in FIG. 8).

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Abstract

ワイドギャップ半導体装置は、第１導電型のドリフト層１２と、前記ドリフト層１２に設けられた第２導電型からなるウェル領域２０と、前記ウェル領域２０に設けられたソース領域３１と、前記ドリフト層１２及び前記ウェル領域２０に設けられたゲート絶縁膜６０と、前記ゲート絶縁膜６０と前記ウェル領域２０の間に設けられたフィールド絶縁膜６２と、前記ゲート絶縁膜６０に設けられたゲート電極１２５と、前記ゲート電極１２５に電気的に接続されたゲートパッド１２０と、を有している。前記フィールド絶縁膜６２は面方向で延在する凹部を有している。前記ウェル領域２０は、前記凹部に設けられたソースパッド１１０と電気的に接続されるウェルコンタクト領域２１を有している。

Description

ワイドギャップ半導体装置
　本発明は、第１導電型のドリフト層と、ドリフト層に設けられた第２導電型からなるウェル領域と、ウェル領域に設けられたソース領域と、を有するワイドギャップ半導体装置に関する。
　縦型パワースイッチング素子では、ポリシリコン等のゲート電極をゲートパッドに接続するにあたり、周辺部に設けられたフィールド絶縁膜による段差部上にゲート電極及びゲート絶縁膜を引き上げ、ゲート電極をゲートパッドに接続することが知られている。
　特開平２－１５６５７２では、Ｓｉ－ＩＧＢＴにおいて、オン状態の電流、オフ状態の電界、アバランシェ時のアバランシェ電流の集中等によって、ゲート絶縁膜が破壊されることが開示されている。特開平１１－０７４５２４では、ＳｉＣ－ＭＯＳＦＥＴにおいて、周辺部をｐ型にすることが提案されている。この態様であれば、オン状態の電流集中及びオフ状態の電界集中を避けることができると考えられる。しかしながら、スイッチング時において、ゲート絶縁膜が破壊される課題は解決されていない。
　発明者が研究したところによると、炭化ケイ素等のワイドギャップ半導体材料の場合、ｐ型のような第２導電型へのコンタクト抵抗が高いことがあり、スイッチングに際してｐｎ接合を充電する変位電流が流れると、周辺部の第２導電型のウェル全体の電位が上昇し、上記段差部ではその立体形状から電界が集中しやすことが分かった。このように電界が集中すると、ゲート絶縁膜に過剰な電界が印加され、破壊される可能性がある。
　本発明は、フィールド絶縁膜上にゲート絶縁膜が引き上げられる構成が採用された場合でも、引き上げられたゲート絶縁膜で電界が集中することを抑制できる半導体装置を提供する。
［概念１］
　本発明によるワイドギャップ半導体装置は、
　第１導電型のドリフト層と、
　前記ドリフト層に設けられた第２導電型からなるウェル領域と、
　前記ウェル領域に設けられたソース領域と、
　前記ドリフト層及び前記ウェル領域に設けられたゲート絶縁膜と、
　前記ゲート絶縁膜に設けられたゲート電極と、
　前記ゲート電極に電気的に接続されたゲートパッドと、
　前記ゲート電極と前記ゲートパッドとが接続されるゲート接続領域と前記ウェル領域との間に設けられたフィールド絶縁膜と、
　を備え、
　前記フィールド絶縁膜が面方向で延在する凹部を有し、
　前記ウェル領域が、前記凹部に設けられたソースパッドと電気的に接続されるウェルコンタクト領域を有してもよい。
［概念２］
　本発明の概念１によるワイドギャップ半導体装置において、
　前記ウェルコンタクト領域は、前記フィールド絶縁膜のソース領域側の第一境界部から伝搬長以上の距離でソース領域と反対側に延在してもよい。
［概念３］
　本発明による概念１又は２のいずれかに記載のワイドギャップ半導体装置において、
　前記ゲート電極は、前記フィールド絶縁膜のソース領域側の第一境界部よりも前記ソース領域と反対側まで延び、
　前記ゲート電極と前記ゲートパッドとは、前記第一境界部よりも前記ソース領域と反対側で層間絶縁膜に設けられたゲートコンタクトホールを介して電気的に接続されてもよい。
［概念４］
　本発明による概念３に記載のワイドギャップ半導体装置において、
　面方向において前記ゲートコンタクトホールよりもソース領域側で、前記ウェル領域にドリフト層に届く周縁側スリットが設けられてもよい。
［概念５］
　本発明による概念４に記載のワイドギャップ半導体装置において、
　前記周縁側スリットは、面方向において前記第一境界部に沿って延在する第一周縁側スリットと、第一周縁側スリットの端部に設けられ、面方向において前記第一境界部と直交する方向で延在する第二周縁側スリットとを有してもよい。
［概念６］
　本発明による概念３乃至５のいずれか１つに記載のワイドギャップ半導体装置において、
　前記ウェルコンタクト領域は、前記ゲート電極の前記ソース領域と反対側の端部よりも前記ソース領域と反対側まで延在してもよい。
［概念７］
　本発明による概念６に記載のワイドギャップ半導体装置において、
　前記ウェルコンタクト領域は、前記ゲート電極の前記ソース領域と反対側の端部から伝搬長以上の距離でソース領域と反対側に延在してもよい。
［概念８］
　本発明による概念６又は７のいずれかに記載のワイドギャップ半導体装置において、
　面方向において前記ゲート電極よりも前記ソース領域と反対側で、前記ウェル領域にドリフト層に届く内方側スリットが設けられてもよい。
［概念９］
　本発明による概念８に記載のワイドギャップ半導体装置において、
　前記内方側スリットは、前記ゲート電極の前記ソース領域と反対側の端部から伝搬長以上の距離でソース領域と反対側に延在する第二内方側スリットを有してもよい。
　本発明では、フィールド絶縁膜が面方向で延在する凹部を有し、ウェル領域が凹部に設けられたソースパッドと電気的に接続されるウェルコンタクト領域を有している。このような構成を採用することで、フィールド絶縁膜上に引き上げられたゲート絶縁膜で電界が集中することを抑制できる。
図１は、本発明の第１の実施の形態で用いられうる半導体装置の平面図である。 図２は、図１のII-II断面で切断した半導体装置の断面図である。 図３は、ソース領域を含む領域を図２と直交する直線で切断した半導体装置の断面図である。 図４は、本発明の第２の実施の形態で用いられうる半導体装置の平面図である。 図５は、図４のV-V断面で切断した半導体装置の断面図である。 図６は、本発明の第３の実施の形態で用いられうる半導体装置の平面図である。 図７は、図６のVII-VII断面で切断した半導体装置の断面図である。 図８は、本発明の第４の実施の形態で用いられうる半導体装置の平面図である。 図９は、図８のIX-IX断面で切断した半導体装置の断面図である。
第１の実施の形態
《構成》
　本実施の形態では、一例として縦型のＭＯＳＦＥＴを用いて説明する。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、このような態様に限られることはなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。
　本実施の形態において、図１のＸ方向及びＹ方向を含む面内方向を面方向という。Ｘ方向及びＹ方向に直交するＺ方向が半導体装置の厚み方向であり、上下方向ともいう。
　図３に示すように、本実施の形態のワイドギャップ半導体装置は、ｎ型の炭化ケイ素半導体基板１１と、炭化ケイ素半導体基板１１の第１の主面（上面）に設けられ、ｎ型の炭化ケイ素材料を用いたドリフト層１２と、ドリフト層１２に設けられたｐ型からなるウェル領域２０と、ウェル領域２０に設けられたｎ型のソース領域３１と、を有してもよい。ウェル領域２０は例えばドリフト層１２に対してｐ型の不純物を注入することで形成され、ソース領域３１は例えばウェル領域２０に対してｎ型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板１１の第２の主面（下面）にドレイン電極９０が設けられてもよい。このドレイン電極９０としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。本実施の形態のドリフト層１２における不純物濃度は例えば１×１０１４～４×１０１６ｃｍ－３であり、炭化ケイ素半導体基板１１における不純物濃度は例えば１×１０１８～３×１０１９ｃｍ－３であり、ソース領域３１における不純物濃度は例えば１×１０１９～１×１０２１ｃｍ－３である。
　図２に示すように、ワイドギャップ半導体装置は、ドリフト層１２及びウェル領域２０に設けられたゲート絶縁膜６０と、ゲート絶縁膜６０とウェル領域２０の間に設けられたフィールド絶縁膜６２と、ゲート絶縁膜６０に設けられたゲート電極１２５と、ゲート電極１２５に電気的に接続されたゲートパッド１２０と、を有してもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。
　図２に示すように、フィールド絶縁膜６２の上面にゲート絶縁膜６０が設けられており、フィールド絶縁膜６２の周縁部でゲート絶縁膜６０はゲート絶縁膜段差部６０ａを形成してもよい。このゲート絶縁膜段差部６０ａは、後述する第一境界部１６１（図１参照）においてフィールド絶縁膜６２にゲート電極１２５が乗りあがることによって形成されている。ゲート絶縁膜６０の上面にゲート電極１２５が設けられており、ゲート電極１２５にもゲート電極段差部１２５ａが設けられてもよい。
　図１に示すように、フィールド絶縁膜６２は面方向で延在するフィールド絶縁膜凹部１６０を有してもよい。フィールド絶縁膜６２は、ソース領域３１側の第一境界部１６１と、第一境界部１６１に直交する方向（Ｘ方向）に延在する第二境界部１６２と、第二境界部１６２の端部から第一境界部１６１と平行（Ｙ方向）に延びる第三境界部１６３とを有してもよい。図１に示す構成では、第二境界部１６２及び第三境界部１６３によってフィールド絶縁膜凹部１６０が形成されている。
　ウェル領域２０は、フィールド絶縁膜凹部１６０に設けられたソースパッド１１０（図３参照）と電気的に接続されるウェルコンタクト領域２１を有してもよい。ソース領域３１及びウェルコンタクト領域２１とソースパッド１１０との間には、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層４０が設けられてもよい。なお、本実施の形態において面方向とは、前述したように、厚み方向に直交する方向のことを意味し、図１のＸ方向及びＹ方向を含む面内方向のことを意味している。ウェルコンタクト領域２１ではｐ型の不純物濃度が高くなっており、高濃度領域（ｐ＋領域）となってもよい。ウェルコンタクト領域２１以外のウェル領域２０ではｐ型の不純物濃度が低くなっており、低濃度領域（ｐ－領域）となってもよい。本実施の形態のｐ型の高濃度領域（ｐ＋領域）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３であり、ｐ型の低濃度領域（ｐ－領域）における不純物濃度は例えば５×１０１６～１×１０１９ｃｍ－３である。
　図３に示すドリフト層１２は、炭化ケイ素半導体基板１１の第１の主面にＣＶＤ法等により形成されてもよい。ドリフト層１２におけるｎ型の不純物濃度は、炭化ケイ素半導体基板１１におけるｎ型の不純物濃度よりも小さくなってもよく、図３に示すように、ドリフト層１２は低濃度領域（ｎ－）となり、炭化ケイ素半導体基板１１ではドリフト層１２と比較して濃度が高い領域（ｎ）となってもよい。なお、ｎ型の不純物としては例えばＮやＰ等を用いることができ、ｐ型の不純物としては例えばＡｌやＢ等を用いることができる。
　図２に示すゲートパッド１２０は例えばＡｌ等の金属によって形成され、ゲート電極１２５は例えばポリシリコン等によって形成されてもよい。ゲート電極１２５等の上面には層間絶縁膜６５が形成されてもよい。ゲート電極１２５は、ＣＶＤ法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜６５は、ＣＶＤ法等によって形成されてもよく、例えば二酸化ケイ素によって形成されてもよい。
　図３に示すように、ウェル領域２０の深さは、その底面がドリフト層１２の底面より高い位置に位置づけられており、ドリフト層１２内にウェル領域２０が設けられてもよい。また、ソース領域３１の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にソース領域３１が形成されてもよい。また、ウェルコンタクト領域２１の深さは、その底面がウェルコンタクト領域２１以外のウェル領域２０の底面より高い位置に位置づけられてもよい。
　図１に示すように、ウェルコンタクト領域２１は面方向において直線状に延在しており、フィールド絶縁膜６２のｎ型のソース領域３１側の第一境界部１６１から伝搬長以上の距離でソース領域３１と反対側に延在してもよい。より具体的には、ウェルコンタクト領域２１は、図１において、フィールド絶縁膜６２の左側端部であるｎ型のソース領域３１側の第一境界部１６１から、右側に向かって（Ｘ方向に沿って）第一距離Ｌ１で延在し、この第一距離Ｌ１が伝搬長以上の距離となってもよい。
　図１に示すように、ウェルコンタクト領域２１の上方にはゲートパッド１２０が設けられておらず、フィールド絶縁膜６２のフィールド絶縁膜凹部１６０に対応して、ゲート電極１２５には面方向でゲートパッド凹部１２１が設けられてもよい。ゲートパッド凹部１２１はフィールド絶縁膜凹部１６０よりも大きくなっており、上方から見た場合（図１の紙面を紙面のおもて面側から見た場合）には、ゲートパッド凹部１２１内にフィールド絶縁膜凹部１６０が設けられるようになってもよい。また、上方から見た場合には、フィールド絶縁膜凹部１６０内にウェルコンタクト領域２１が設けられるようになってもよい。
　上方から見た場合には、ゲートパッド凹部１２１の間で、Ａｌ等によって形成されるゲートパッド１２０がポリシリコン等によって形成されるゲート電極１２５に接続されて、ゲート接続領域１２６を形成してもよい。ゲート接続領域１２６は、図２に示すように、層間絶縁膜６５に設けられたゲートコンタクトホールを介してゲート電極１２５とゲートパッド１２０とが接触することで形成される。
　複数のフィールド絶縁膜凹部１６０及び複数のゲートパッド凹部１２１は連続的に設けられてもよく、ウェルコンタクト領域２１とゲート接続領域１２６とが面方向の一方向（図１のＹ方向）に沿って入れ子状に配置されてもよい。
　ウェルコンタクト領域２１の幅（Ｙ方向の長さ）は、ゲート電極１２５のうち、ゲート電極段差部１２５ａを形成する部分の幅（Ｙ方向の長さ）よりも短くてもよい。一例として図１に示す態様で説明すると、ウェルコンタクト領域２１の幅（Ｙ方向の長さ）は、ゲート電極１２５の幅（Ｙ方向の長さ）よりも短くてもよい。図３に示すように、ゲート電極１２５の下方には、ゲート絶縁膜６０を介してドリフト層１２が設けられてもよい。
《作用・効果》
　次に、上述した構成からなる本実施の形態による作用・効果の一例について説明する。なお、「作用・効果」で説明するあらゆる態様を、上記構成で採用することができる。
　セルピッチを縮小するために、図３に示す金属層４０としてｎ型半導体であるソース領域３１とｐ型半導体であるウェルコンタクト領域２１とで同一金属を用いると、炭化ケイ素等のワイドギャップ半導体材料の場合、どちらかへのコンタクト抵抗が高くなってしまうことを避けられない。ソース領域３１へのコンタクト抵抗は、セルピッチと同様、オン抵抗に直結するため、オン抵抗を下げるためには、ウェルコンタクト領域２１のコンタクト抵抗が高止まりした状況下でもスイッチング時の信頼性を確保することが望まれる。
　一次元的なコンタクト構造では、ＴＬＭ法によるコンタクト抵抗の評価に際して、伝搬長という概念が知られている。コンタクト領域に流れ込む電流は、その延在方向に一様ではなく、電流が流れ込む端に近い領域ほどコンタクト領域に流れ込む電流が高くなり、電流が流れ込む端から離れる領域ではコンタクト領域に流れ込む電流が小さくなる。そして、伝搬長以上で電流が流れ込む端から離れると、流れ込む電流を事実上無視することができる。ソースパッド１１０等の金属配線内では電位差がないことから、電流が流れ込む端から伝搬長以上離れたｐ型領域であるウェルコンタクト領域２１ではソースパッド１１０等の金属配線と同じ電位であるのに対して、電流が流れ込む端に近づくほど、電位が上昇することになる。
　炭化ケイ素等のワイドギャップ半導体の場合、ｐ型のウェルコンタクト領域２１へのコンタクト抵抗が高い場合があり、スイッチングに際してｐｎ接合を充電する変位電流が流れると、周辺部のウェル領域２０全体の電位が上昇してしまう。この際、ゲート絶縁膜段差部６０ａでは、その立体形状のために電界が集中しやすく、過剰な電界が印加されて破壊されることがある。
　以上のことから、図１に示すように、フィールド絶縁膜６２が面方向で延在するフィールド絶縁膜凹部１６０を有し、ウェル領域２０がフィールド絶縁膜凹部１６０に設けられたソースパッド１１０と電気的に接続されるウェルコンタクト領域２１を有する態様を採用することで、ウェルコンタクト領域２１における抵抗が高い場合であっても、ゲート絶縁膜段差部６０ａの下方位置におけるｐ型のウェル領域２０での電位上昇を抑えることができ、ひいてはゲート絶縁膜段差部６０ａで電界が集中することを防止できる点で有益である。
　また、ウェルコンタクト領域２１が、フィールド絶縁膜６２のソース領域３１側の第一境界部１６１から伝搬長以上の距離でソース領域３１と反対側に延在する態様を採用した場合、つまり第二境界部１６２が伝搬長よりも長い領域で形成され、第二境界部１６２に平行な方向でウェルコンタクト領域２１が伝搬長以上の長さで延在する態様を採用した場合には、理論上はウェルコンタクト領域２１での抵抗がどのような値であろうとも、ゲート絶縁膜段差部６０ａの下方位置におけるｐ型のウェル領域２０での電位上昇を抑えることができ、ひいてはゲート絶縁膜段差部６０ａで電界が集中することを防止できる点で有益である。
第２の実施の形態
　次に、本発明の第２の実施の形態について説明する。
　本実施の形態では、図４及び図５に示すように、面方向において、ゲートコンタクトホールよりもソース領域３１側（すなわちゲート接続領域１２６よりもソース領域３１側）でウェル領域２０にドリフト層１２に届く周縁側スリット１５が設けられている。より具体的には、周縁側スリット１５は、フィールド絶縁膜６２の下方に設けられたウェル領域２０を跨いでドリフト層１２に接続されつつＹ方向に沿って延在する第一周縁側スリット１５ａ（特に図５参照）と、第一周縁側スリット１５ａの両端部に設けられ、ウェル領域２０を跨いでドリフト層１２に接続されつつＸ方向に延在する第二周縁側スリット１５ｂとを有している。その他については、第１の実施の形態と同様であり、第１の実施の形態で採用したあらゆる構成を第２の実施の形態でも採用することができる。第１の実施の形態で説明した部材に対しては同じ符号を付して説明する。
　図４に示す態様では、面方向においてウェルコンタクト領域２１の間に周縁側スリット１５が設けられており、複数のウェルコンタクト領域２１と複数の周縁側スリット１５とがＹ方向に沿って入れ子状に配置されている。
　伝搬長の概念を適用するためには、ウェルコンタクト領域２１の突き出した形状が事実上一次元と見なせるような配置になっていることが有益である。この点、本実施の形態のような周縁側スリット１５を設けることで、ウェルコンタクト領域２１の周辺部におけるウェル領域２０からの電流がウェルコンタクト領域２１に向かうように強制されることから、より一次元とみなせるような配置を実現できる。この結果、前述した伝搬長の概念をより確実に実現でき、ゲート絶縁膜段差部６０ａの下方位置におけるｐ型のウェル領域２０での電位上昇をより確実に抑えることができ、ひいてはゲート絶縁膜段差部６０ａで電界が集中することをより確実に防止できる点で有益である。
　なお、本実施の形態でも、ウェルコンタクト領域２１が、フィールド絶縁膜６２のソース領域３１側の第一境界部１６１から伝搬長以上の距離でソース領域３１と反対側に延在する態様を採用することは、ゲート絶縁膜段差部６０ａで電界が集中することを防止できる観点からは有益である。
第３の実施の形態
　次に、本発明の第３の実施の形態について説明する。
　本実施の形態では、図６及び図７に示すように、ウェルコンタクト領域２１が、ゲート電極１２５のソース領域３１と反対側の端部（図６に示すＬ２の両方向矢印の左側端部）よりもソース領域３１と反対側（図６の右側）に延在している。より具体的は、ウェルコンタクト領域２１が、ゲート電極１２５のＸ方向における図６における右側の端部よりも、Ｘ方向において右側まで延在している。本実施の形態でも、上記各実施の形態で採用したあらゆる構成を採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
　本実施の形態のような態様を採用することで、ウェルコンタクト領域２１における抵抗が高い場合であっても、ゲート絶縁膜段差部６０ａの下方位置におけるｐ型のウェル領域２０での電位上昇をより確実に抑えることができ、ひいてはゲート絶縁膜段差部６０ａで電界が集中することを防止できる点で有益である。
　また、ウェルコンタクト領域２１が、ゲート電極１２５のソース領域３１と反対側の端部（図６に示すＬ２の両方向矢印の左側端部）から伝搬長以上の距離でソース領域３１と反対側に延在する態様を採用してもよい。すなわち、ゲート電極１２５のソース領域３１と反対側の端部からウェルコンタクト領域２１のソース領域３１と反対側の端部までのＸ方向に沿った第二距離Ｌ２が伝搬長以上となる態様を採用してもよい。この態様を採用した場合には、ウェルコンタクト領域２１における抵抗が高い場合であっても、ゲート絶縁膜段差部６０ａの下方位置におけるｐ型のウェル領域２０での電位上昇をさらにより確実に抑えることができ、ひいてはゲート絶縁膜段差部６０ａで電界が集中することをより確実に防止できる点で有益である。
第４の実施の形態
　次に、本発明の第４の実施の形態について説明する。
　本実施の形態では、図８及び図９に示すように、面方向において、ゲート電極１２５よりもソース領域３１と反対側にウェル領域２０にドリフト層１２に届く内方側スリット１６が設けられている。より具体的には、内方側スリット１６は、フィールド絶縁膜６２の下方に設けられたウェル領域２０を跨いでドリフト層１２に接続されつつＹ方向に沿って延在する第一内方側スリット１６ａと、第一内方側スリット１６ａの両端部に設けられ、ウェル領域２０を跨いでドリフト層１２に接続されつつＸ方向に延在する第二内方側スリット１６ｂとを有している。その他については、第３の実施の形態と同様である。本実施の形態でも、上記各実施の形態で採用したあらゆる構成を採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
　図８に示す態様では、面方向においてウェルコンタクト領域２１の間に内方側スリット１６が設けられており、複数のウェルコンタクト領域２１と複数の内方側スリット１６とがＹ方向に沿って入れ子状に配置されている。
　前述したように、伝搬長の概念を適用するためには、ウェルコンタクト領域２１の突き出した形状が事実上一次元と見なせるような配置になっていることが有益である。この点、本実施の形態のような内方側スリット１６を設けることで、ウェルコンタクト領域２１の周辺部におけるウェル領域２０からの電流がウェルコンタクト領域２１に向かうように強制されることから、より一次元とみなせるような配置を実現できる。この結果、前述した伝搬長の概念をより確実に実現でき、ゲート絶縁膜段差部６０ａの下方位置におけるｐ型のウェル領域２０での電位上昇をより確実に抑えることができ、ひいてはゲート絶縁膜段差部６０ａで電界が集中することをより確実に防止できる点で有益である。
　なお、第二内方側スリット１６ｂは伝搬長以上の長さを有していてもよい。
　また、第二内方側スリット１６ｂは、ゲート電極１２５のソース領域３１と反対側の端部（図８の右側端部）からウェルコンタクト領域２１のソース領域３１と反対側の端部（図８の右側端部）までのＸ方向に沿った第二距離Ｌ２よりも長くなってもよい。この場合には、第二内方側スリット１６ｂのソース領域３１側の端部（図８の左側端部）は、ゲート電極１２５のソース領域３１と反対側の端部（図８の右側端部）よりもソース領域３１側（図８の左側）に位置付けられ、第二内方側スリット１６ｂのソース領域３１と反対側の端部（図８の右側端部）は、ウェルコンタクト領域２１のソース領域３１と反対側の端部（図８の右側端部）よりもソース領域３１と反対側（図８の右側）に位置付けられてもよい。
　上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
１２　　　　ドリフト層
１５　　　　周縁側スリット
１５ａ　　　第一周縁側スリット
１５ｂ　　　第二周縁側スリット
１６　　　　内方側スリット
１６ａ　　　第一内方側スリット
１６ｂ　　　第二内方側スリット
２０　　　　ウェル領域
２１　　　　ウェルコンタクト領域
３１　　　　ソース領域
６０　　　　ゲート絶縁膜
６２　　　　フィールド絶縁膜
１１０　　　ソースパッド
１２０　　　ゲートパッド
１２５　　　ゲート電極
１２６　　　ゲート接続領域
１６０　　　フィールド絶縁膜凹部（凹部）
１６１　　　第一境界部
１６２　　　第二境界部
１６３　　　第三境界部
 

Claims (9)

  1. 　第１導電型のドリフト層と、
    　前記ドリフト層に設けられた第２導電型からなるウェル領域と、
    　前記ウェル領域に設けられたソース領域と、
    　前記ドリフト層及び前記ウェル領域に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜に設けられたゲート電極と、
    　前記ゲート電極に電気的に接続されたゲートパッドと、
    　前記ゲート電極と前記ゲートパッドとが接続されるゲート接続領域と前記ウェル領域との間に設けられたフィールド絶縁膜と、
    　を備え、
    　前記フィールド絶縁膜は面方向で延在する凹部を有し、
    　前記ウェル領域は、前記凹部に設けられたソースパッドと電気的に接続されるウェルコンタクト領域を有することを特徴とするワイドギャップ半導体装置。
  2. 　前記ウェルコンタクト領域は、前記フィールド絶縁膜のソース領域側の第一境界部から伝搬長以上の距離でソース領域と反対側に延在していることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  3. 　前記ゲート電極は、前記フィールド絶縁膜のソース領域側の第一境界部よりも前記ソース領域と反対側まで延び、
    　前記ゲート電極と前記ゲートパッドとは、前記第一境界部よりも前記ソース領域と反対側で層間絶縁膜に設けられたゲートコンタクトホールを介して電気的に接続されることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  4. 　面方向において前記ゲートコンタクトホールよりもソース領域側で、前記ウェル領域にドリフト層に届く周縁側スリットが設けられていることを特徴とする請求項３に記載のワイドギャップ半導体装置。
  5. 　前記周縁側スリットは、面方向において前記第一境界部に沿って延在する第一周縁側スリットと、第一周縁側スリットの端部に設けられ、面方向において前記第一境界部と直交する方向で延在する第二周縁側スリットとを有することを特徴とする請求項４に記載のワイドギャップ半導体装置。
  6. 　前記ウェルコンタクト領域は、前記ゲート電極の前記ソース領域と反対側の端部よりも前記ソース領域と反対側まで延在していることを特徴とする請求項３に記載のワイドギャップ半導体装置。
  7. 　前記ウェルコンタクト領域は、前記ゲート電極の前記ソース領域と反対側の端部から伝搬長以上の距離でソース領域と反対側に延在していることを特徴とする請求項６に記載のワイドギャップ半導体装置。
  8. 　面方向において前記ゲート電極よりも前記ソース領域と反対側で、前記ウェル領域にドリフト層に届く内方側スリットが設けられていることを特徴とする請求項６に記載のワイドギャップ半導体装置。
  9. 　前記内方側スリットは、前記ゲート電極の前記ソース領域と反対側の端部から伝搬長以上の距離でソース領域と反対側に延在する第二内方側スリットを有することを特徴とする請求項８に記載のワイドギャップ半導体装置。
     
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