CN111295764A - 宽带隙半导体装置 - Google Patents

宽带隙半导体装置 Download PDF

Info

Publication number
CN111295764A
CN111295764A CN201780096413.6A CN201780096413A CN111295764A CN 111295764 A CN111295764 A CN 111295764A CN 201780096413 A CN201780096413 A CN 201780096413A CN 111295764 A CN111295764 A CN 111295764A
Authority
CN
China
Prior art keywords
region
insulating film
source region
gate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780096413.6A
Other languages
English (en)
Other versions
CN111295764B (zh
Inventor
中村俊一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Publication of CN111295764A publication Critical patent/CN111295764A/zh
Application granted granted Critical
Publication of CN111295764B publication Critical patent/CN111295764B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明的宽带隙半导体装置，包括：第一导电型的漂移层12；由形成在漂移层上的第二导电型构成的阱区20；设置在阱区20上的源极区域31；设置在漂移层12以及阱区20上的栅极绝缘膜60；设置在栅极绝缘膜60与阱区20之间的场绝缘膜62；设置在栅极绝缘膜60上的栅电极125；以及与栅电极125电气连接的栅极衬垫120，其中，场绝缘膜62具有在面方向上延伸的凹部，阱区20具有与设置在凹部处的源极衬垫110电气连接的阱接触区域21。

Description

宽带隙半导体装置
技术领域
本发明涉及一种宽带隙半导体装置，其具有：第一导电型的漂移层；由设置在漂移层上的第二导电型构成的阱区；以及设置在阱区上的源极区域。
背景技术
以往，在纵型功率开关元件中，在将由多晶硅等构成的栅电极连接于栅极衬垫(Gate pad)时，通常是通过将栅电极以及栅极绝缘膜拉升至被设置在周边部的场绝缘膜所产生的段差部上，从而使栅电极与栅极衬垫连接。
在特开平2-156572中，公开了：Si-IGBT会因：导通(ON)状态下的电流、断开(OFF)状态下的电场、以及雪崩状态下的雪崩电流的集中等，导致栅极绝缘膜被破坏。在特开平11-074524中，提出了将SiC-MOSFET的周边部设置为p型的方案。通过这种形态，就能够避免导通状态下的电流集中以及断开状态下的电场集中。然而，这并没有解决栅极绝缘膜在进行开关转换时被破坏这一课题。
发明者在研究中发现：当采用碳化硅等宽带隙半导体材料的情况下，与p型这样的第二导电型之间的接触电阻就相对较高，一旦在开关转换时对pn结进行充电的変位电流流通，其周边部的第二导电型阱区整体的电位就会上升，从而导致上述段差部因其立体形状容易出现电场集中。而一旦出现电场集中，栅极绝缘膜处就会被施加过剩的电场，可能导致其被破坏。
本发明的目的，是提供一种半导体装置，即便是在采用栅极绝缘膜被拉升至场绝缘膜上的结构的情况下，也能够抑制被拉升后的栅极绝缘膜处的电场集中。
发明内容
【概念1】
本发明涉及的宽带隙半导体装置，可以包括：
第一导电型的漂移层；
由设置在所述漂移层上的第二导电型构成的阱区；
设置在所述阱区上的源极区域；
设置在所述漂移层以及所述阱区上的栅极绝缘膜；
设置在所述栅极绝缘膜上的栅电极；
与所述栅电极电气连接的栅极衬垫；以及
设置在连接着所述栅电极和所述栅极衬垫的栅极连接区域与所述阱区之间的场绝缘膜，
其中，所述场绝缘膜具有在面方向上延伸的凹部，
所述阱区具有与设置在所述凹部处的源极衬垫电气连接的阱接触区域。
【概念2】
在本发明的【概念1】涉及的宽带隙半导体装置中，可以是：
其中，所述阱接触区域从所述场绝缘膜的源极区域一侧的第一边界部以大于等于传播长度的距离向源极区域的相反一侧延伸。
【概念3】
在本发明的【概念1】或【概念2】涉及的宽带隙半导体装置中，可以是：
其中，所述栅电极延伸至比所述场绝缘膜的源极区域一侧的第一边界部更靠近所述源极区域的相反一侧，
所述栅电极与所述栅极衬垫在比所述第一边界部更靠近所述源极区域的相反一侧通过设置在层间绝缘膜上的栅极接触孔电气连接。
【概念4】
在本发明的【概念3】涉及的宽带隙半导体装置中，可以是：
其中，在面方向上比所述栅极接触孔更靠近源极区域一侧的所述阱区上，设置有到达漂移层的边缘侧狭缝。
【概念5】
在本发明的【概念4】涉及的宽带隙半导体装置中，可以是：
其中，所述边缘侧狭缝具有：在面方向上沿所述第一边界部延伸的第一边缘侧狭缝；以及设置在第一边缘侧狭缝的端部的，并且在面方向上朝与所述第一边界部相垂直的方向延伸的第二边缘侧狭缝。
【概念6】
在本发明的【概念3】至【概念5】中任意一项涉及的宽带隙半导体装置中，可以是：
其中，所述阱接触区域延伸至比所述栅电极的位于所述源极区域的相反一侧的端部更靠近所述源极区域的相反一侧。
【概念7】
在本发明的【概念6】涉及的宽带隙半导体装置中，可以是：
其中，所述阱接触区域从所述栅电极的位于所述源极区域的相反一侧的端部以大于等于传播长度的距离向源极区域的相反一侧延伸。
【概念8】
在本发明的【概念6】或【概念7】涉及的宽带隙半导体装置中，可以是：
其中，在面方向上比所述栅电极更靠近所述源极区域的相反一侧的所述阱区上，设置有到达漂移层的内侧狭缝。
【概念9】
在本发明的【概念8】涉及的宽带隙半导体装置中，可以是：
其中，所述内侧狭缝具有：从所述栅电极的位于所述源极区域的相反一侧的端部以大于等于传播长度的距离向源极区域的相反一侧延伸的第二内侧狭缝。
发明效果
在本发明中，场绝缘膜具有在面方向上延伸的凹部，并且阱区具有与设置在凹部处的源极衬垫电气连接的阱接触区域。通过采用这样的构成，就能够抑制被拉升后的栅极绝缘膜处的电场集中。
附图说明
图1是可在本发明第一实施方式中使用的半导体装置平面图。
图2是以图1中的II-II截面切割后的半导体装置截面图。
图3是以与图2相垂直的直线对包含源极区域的区域进行切割后的半导体装置截面图。
图4是可在本发明第二实施方式中使用的半导体装置平面图。
图5是以图4中的V-V截面切割后的半导体装置截面图。
图6可在本发明第三实施方式中使用的半导体装置平面图。
图7是以图6中的VII-VII截面切割后的半导体装置截面图。
图8可在本发明第四实施方式中使用的半导体装置平面图。
图9是以图8中的IX-IX截面切割后的半导体装置截面图。
具体实施方式
第一实施方式
《构成》
在本实施方式中，作为一例，将使用纵型MOSFET来进行说明。另外，虽然在本实施方式中将第一导电型作为n型，将第二导电型作为p型来进行说明，但并不仅限于此，也可以将第一导电型作为p型，将第二导电型作为n型。另外，在本实施方式中，虽然是使用碳化硅作为宽带隙半导体来进行说明，但并不仅限于此，也可以使用氮化镓等来作为宽带隙半导体。
在本实施方式中，将包含图1中的X方向以及Y方向的面内方向称为面方向，将与X方向以及Y方向相垂直的Z方向称为半导体装置的厚度方向或称为上下方向。
如图3所示，本实施方式的宽带隙半导体装置可以具有：n型碳化硅半导体基板11；设置在碳化硅半导体基板11的第一主面(上端面)上的，并且使用n型碳化硅材料的漂移层12；设置在漂移层12上的由p型构成的阱区20；以及设置在阱区20上的n型源极区域31。阱区20例如是通过对漂移层12注入p型掺杂物来形成的，而源极区域31例如则是通过对阱区20注入n型掺杂物来形成的。碳化硅半导体基板11的第二主面(下端面)上可以设置有漏电极90。作为漏电极90，例如可以使用钛、铝、镍等材料。本实施方式中漂移层12中的掺杂物浓度例如为1×1014～4×1016cm-3，碳化硅半导体基板11中的掺杂物浓度例如为1×1018～3×1019cm-3，源极区域31中的掺杂物浓度例如为1×1019～1×1021cm-3。
如图2所示，宽带隙半导体装置可以具有：设置在漂移层12以及阱区20上的栅极绝缘膜60；设置在栅极绝缘膜60与阱区20之间的场绝缘膜62；设置在栅极绝缘膜60上的栅电极125；以及与栅电极125电气连接的栅极衬垫120。在作为单元(Cell)利用的区域的边缘外部也可以设置有耐压构造部。
如图2所示，场绝缘膜62的上端面上可以设置有栅极绝缘膜60，场绝缘膜62的边缘部上的栅极绝缘膜60可以形成有栅极绝缘膜段差部60a。该栅极绝缘膜段差部60a可以通过栅电极125搭载于在后述的第一边界部161(参照图1)处的场绝缘膜62上来形成。栅极绝缘膜60的上端面上设置有栅电极125，栅电极125上可以设置有栅电极段差部125a。
如图1所示，场绝缘膜62可以具有在面方向上延伸的场绝缘膜凹部160。场绝缘膜62可以具有：位于源极区域31一侧的第一边界部161；向与第一边界部161相垂直的方向(X方向)延伸的第二边界部162；以及从第二边界部162的端部向与第一边界部161相平行(Y方向)地延伸的第三边界部163。在图1所示的构成中，场绝缘膜凹部160是通过时第二边界部162以及第三边界部163形成的。
阱区20可以具有与设置在场绝缘膜凹部160处的源极衬垫110(参照图3)电气连接的阱接触区域21。源极区域31以及阱接触区域21与源极衬垫110之间可以设置有由镍、钛或含有镍或钛的合金所构成的金属层40。如前述般，本实施方式中的面方向是指与厚度方向相垂直的方向，其代表包含图1中的X方向以及Y反向的面内方向。阱接触区域21处的p型掺杂物浓度较高，可以作为高浓度区域(p+区域)。除阱接触区域21以外的阱区20处p型掺杂物浓度较低，可以作为低浓度区域(p-区域)。本实施方式中的p型高浓度n型区域(p+)中的掺杂物浓度例如为2×1019～1×1021cm-3，p型低浓度区域(p-)中的掺杂物浓度例如为5×1016～1×1019cm-3。
图3所示的漂移层12可以通过CVD法等形成在碳化硅半导体基板11的第一主面上。漂移层12中的n型掺杂物浓度可以小于碳化硅半导体基板11中的n型掺杂物浓度，如图3所示，漂移层12可以成为低浓度区域(n-)，碳化硅半导体基板11可以成为高于漂移层12的高浓度区域(n)。例如可以使用N或P等来作为n型掺杂物，使用Al或B等来作为p型掺杂物。
如图2所示，栅极衬垫120例如由Al等金属形成，栅电极125例如由多晶硅等形成。栅电极125等的上端面上可以形成有层间绝缘膜65。栅电极125可以通过采用CVD法、照相平印术(Photolithography)等方法来形成。层间绝缘膜65可以通过CVD法来形成，例如可以由二氧化硅来形成。
如图3所示，阱区20的深度可以设置为其底面位于比漂移层12的底面更高的位置上，并且阱区20可以被设置在漂移层12内。源极区域31的深度可以设置为其底面位于比阱区20的底面更高的位置上，并且源极区域31可以被设置在阱区20内。阱接触区域21的深度可以设置为其底面位于比除阱接触区域21以外的阱区20的底面更高的位置上。
如图1所示，阱接触区域21在面方向上呈直线状延伸，并且从场绝缘膜62上的源极区域31一侧第一边界部161以大于等于传播长度的距离向源极区域31的相反一侧延伸。具体来说，在图1中，阱接触区域21从作为场绝缘膜62的左侧端部的n型源极区域31一侧的第一边界部161以第一距离L1向右侧延伸(沿X方向)，该第一距离L1即为大于等于传播长度的距离。
如图1所示，阱接触区域21的上方未设置有栅极衬垫120，而是可以与场绝缘膜62的场绝缘膜凹部160相对应地，在栅电极125的面方向上设置有栅极衬垫凹部121。栅极衬垫凹部121大于场绝缘膜凹部160，并且从上方观看(从图1纸面的正面一侧观看)时，栅极衬垫凹部121内可以设置有场绝缘膜凹部160。还可以在场绝缘膜凹部160内设置有阱接触区域21。
在从上方观看时，在栅极衬垫凹部121之间，通过Al等形成的栅极衬垫120与通过多晶硅等形成的栅电极125相连接后，可以形成栅极连接区域126。如图2所示，通过栅电极125与栅极衬垫120经由设置在层间绝缘膜65上的栅极接触孔相接触后来形成栅极连接区域126。
可以连续地设置多个场绝缘膜凹部160以及多个栅极衬垫凹部121，也可以是阱接触区域21与栅极连接区域126在面方向上沿一个方向(图1中的Y方向)被设置成巢穴状。
阱接触区域21的宽度(Y方向上的长度)可以比栅电极125中形成栅电极段差部125a的部分的宽度(Y方向上的长度)短。作为一例，用图1中的形态来进行说明的话，阱接触区域21的宽度(Y方向上的长度)可以比栅电极125的宽度(Y方向上的长度)短。如图3所示，栅电极125的下方可以通过栅极绝缘膜60设置有漂移层12。
【作用及效果】
接下来，对具有上述构成的本实施方式涉及的作用及效果进行举例说明。在【作用及效果】中进行说明的任何一种形态均可采用上述构成。
为了缩小单元尺寸(Cell pitch)，如图3所示当在作为n型半导体的源极区域31与作为p型半导体的阱接触区域21处使用同一金属来作为金属层40时，就无法避免碳化硅等宽带隙半导体材料与上述这两个区域中的任一个之间的接触电阻升高。由于与源极区域31之间的接触电阻与单元尺寸一样与导通电阻直接相连，因此为了降低导通电阻，一般是希望即便是在阱接触区域21的接触电阻处于高位状态下也能够确保开关转换时的可靠性。
在单维度的接触构造中，在通过TLM法来评价接触电阻时，“传播长度”这个概念被普遍认知。流入接触区域的电流并不是均衡地在其延伸方向流动的，越靠近电流流入端的区域，所流入的电流值越高，而越远离电流流入端的区域，所流入的电流值则越小。一旦电流离开流入端的距离大于等于传播长度时，则事实上可以忽略该处流入的电流。由于在源极衬垫110等金属布线内不存在电位差，因此相对于在距离电流流入端大于等于传播长度的位置上的作为p型区域的阱接触区域21处的电位与源极区域110等金属布线的电位相同，越靠近电流流入端处的电位就越高。
当采用碳化硅等宽带隙半导体材料的情况下，与p型的阱接触区域21之间的接触电阻就相对较高，一旦在开关转换时对pn结进行充电的変位电流流通，其周边部的阱区20整体的电位就会上升。此时，在栅极绝缘膜段差部60a处，因其立体形状容易出现电场集中，从而给被施加过剩的电场后导致其被破坏。
基于上述情况，如图1所示，通过采用：场绝缘膜62具有在面方向上延伸的场绝缘膜凹部160，并且阱区20具有与设置在场绝缘膜凹部160处的源极衬垫110电气连接的阱接触区域21的形态，即便是在阱接触区域21处的电阻较高的情况下，也能够抑制栅极绝缘膜段差部60a下方位置处的p型阱区20处的电位升高，进而有利于防止栅极绝缘膜段差部60a处的电场集中。
另外，当采用：阱接触区域21从场绝缘膜62的源极区域31一侧的第一边界部161以大于等于传播长度的距离向源极区域31的相反一侧延伸的形态，也就是当采用：第二边界部162被形成为比传播长度更长的区域，并且阱接触区域21以大于等于传播长度的距离在与第二边界部162相平行的方向上延伸的形态时，理论上无论阱接触区域21处的电阻值为多少，都能够抑制栅极绝缘膜段差部60a下方位置处的p型阱区20处的电位升高，进而有利于防止栅极绝缘膜段差部60a处的电场集中。
第二实施方式
接下来，将对本发明的第二实施方式进行说明。
在本实施方式中，如图4以及图5所示，在面方向上，比栅极接触孔21更靠近源极区域31一侧(即比栅极连接区域126更靠近源极区域31一侧)的阱区20上，设置有到达漂移层12的边缘侧狭缝15。具体来说，边缘侧狭缝15具有：在跨越设置在场绝缘膜62下方的阱区20后与漂移层12相连接的同时沿Y方向延伸的第一边缘侧狭缝15a(参照图5)；以及设置在第一边缘侧狭缝15a的两端部，并且在跨越阱区20后与漂移层12相连接的同时沿X方向延伸的第二边缘侧狭缝15b。除此以外的其他构成与第一实施方式相同，因此在第一实施方式中所采用的任何构成均可在第二实施方式中采用。另外，在第一实施方式中已进行过说明的构件将使用同一符号来进行表示。
在图4所示的形态中，在面方向上在阱接触区域21之间设置有边缘侧狭缝15，并且多个阱接触区域21与多个边缘侧狭缝15沿Y方向被配置为巢穴状。
为了适用传播长度这一概念，将阱接触区域21所具有的突出的形状事实上看作为单维度的配置为宜。从这一点来看，通过在本实施方式中设置边缘侧狭缝15这样的结构，由于来自于阱区20的电流在阱接触区域21的周边部会被强制地流向阱接触区域21，因此能够进一步实现其作为单维度的配置。这样一来，就能够进一步实现上述传播长度这一概念，从而抑制栅极绝缘膜段差部60a下方位置处的p型阱区20处的电位升高，进而更加有利于防止栅极绝缘膜段差部60a处的电场集中。
另外，在本实施方式中，在采用：阱接触区域21从场绝缘膜62的源极区域31一侧的第一边界部161以大于等于传播长度的距离向源极区域31的相反一侧延伸的形态的情况下，还有利于防止栅极绝缘膜段差部60a处的电场集中。
第三实施方式
接下来，将对本发明的第三实施方式进行说明。
在本实施方式中，如图6以及图7所示，阱接触区域21延伸至比栅电极125的位于源极区域31的相反一侧的端部(图6中L2的双向箭头的左侧端部)更靠近源极区域31的相反一侧(图6中的右侧)。具体来说，阱接触区域21延伸至比栅电极125的X方向上的位于图6中右侧的端部更靠近X方向上的右侧。在本实施方式中们也同样能够采用在上述各实施方式已采用的任何构成。另外，在上述各实施方式中已进行过说明的构件将使用同一符号来进行表示。
通过采用本实施方式中的形态，即便是在阱接触区域21处的电阻较高的情况下，也能够抑制栅极绝缘膜段差部60a下方位置处的p型阱区20处的电位升高，进而有利于防止栅极绝缘膜段差部60a处的电场集中。
另外，也可以采用：从栅电极125的位于源极区域31的相反一侧的端部(图6中L2的双向箭头的左侧端部)以大于等于传播长度的距离向源极区域31的相反一侧延伸的形态。即也可以采用：从栅电极125的位于源极区域31的相反一侧的端部直至阱接触区域21的位于源极区域31的相反一侧的端部的沿X方向的第二距离L2大于等于传播长度的形态。当采用这种形态时，即便是在阱接触区域21处的电阻较高的情况下，也能够更加切实地抑制栅极绝缘膜段差部60a下方位置处的p型阱区20处的电位升高，进而有利于更加切实地防止栅极绝缘膜段差部60a处的电场集中。
第四实施方式
接下来，将对本发明的第四实施方式进行说明。
在本实施方式中，如图8以及图9所示，在面方向上比栅电极125更靠近源极区域31的相反一侧的阱区20上，设置有到达漂移层12的内侧狭缝16。具体来说，内侧狭缝16具有：在跨越设置在场绝缘膜62下方的阱区20后与漂移层12相连接的同时沿Y方向延伸的第一内侧狭缝16a；以及设置在第一内侧狭缝16a的两端部，并且在跨越阱区20后与漂移层12相连接的同时沿X方向延伸的第二内侧狭缝16b。除此以外的其他构成与第三实施方式相同，在本实施方式中们也同样能够采用在上述各实施方式已采用的任何构成。另外，在上述各实施方式中已进行过说明的构件将使用同一符号来进行表示。
在图8所示的形态中，在面方向上在阱接触区域21之间设置有内侧狭缝16，并且多个阱接触区域21与多个内侧狭缝16沿Y方向被配置为巢穴状。
如前述般，为了适用传播长度这一概念，将阱接触区域21所具有的突出的形状事实上看作为单维度的配置为宜。从这一点来看，通过在本实施方式中设置内侧狭缝16这样的结构，由于来自于阱区20的电流在阱接触区域21的周边部会被强制地流向阱接触区域21，因此能够进一步实现其作为单维度的配置。这样一来，就能够进一步实现上述传播长度这一概念，从而抑制栅极绝缘膜段差部60a下方位置处的p型阱区20处的电位升高，进而更加有利于防止栅极绝缘膜段差部60a处的电场集中。
另外，第二内侧狭缝16b也可以具有大于等于传播长度的长度。
另外，第二内侧狭缝16b可以比从栅电极125的位于源极区域31的相反一侧的端部(图8中的右侧端部)直至阱接触区域21的位于源极区域31的相反一侧的端部(图8中的右侧端部)的沿X方向的第二距离L2更长。此情况下，可以是：第二内侧狭缝16b的位于源极区域31一侧的端部(图8中的左侧端部)比栅电极125的位于源极区域31的相反一侧的端部(图8中的右侧端部)更靠近源极区域31一侧(图8中的左侧)，并且第二内侧狭缝16b的位于源极区域31的相反一侧的端部(图8中的右侧端部)比阱接触区域21的位于源极区域31的相反一侧的端部(图8中的右侧端部)更靠近源极区域31的相反一侧(图8中的右侧)。
最后，上述各实施方式、变形例中的记载以及附图中公开的图示仅为用于说明权利要求项中记载的发明的一例，因此权利要求项中记载的发明不受上述实施方式或附图中公开的内容所限定。本申请最初的权利要求项中的记载仅仅是一个示例，可以根据说明书、附图等的记载对权利要求项中的记载进行适宜的变更。
符号说明
12 漂移层
15 边缘侧狭缝
15a 第一边缘侧狭缝
15b 第二边缘侧狭缝
16 内侧狭缝
16a 第一内侧狭缝
16b 第二内侧狭缝
20 阱区
21 阱接触区域
31 源极区域
60 栅极绝缘膜
62 场绝缘膜
110 源极衬垫
120 栅极衬垫
125 栅电极
126 栅极连接区域
160 场绝缘膜凹部(凹部)
161 第一边界部
162 第二边界部
163 第三边界部

Claims (9)

1.一种宽带隙半导体装置，其特征在于，包括：
第一导电型的漂移层；
由设置在所述漂移层上的第二导电型构成的阱区；
设置在所述阱区上的源极区域；
设置在所述漂移层以及所述阱区上的栅极绝缘膜；
设置在所述栅极绝缘膜上的栅电极；
与所述栅电极电气连接的栅极衬垫；以及
设置在连接着所述栅电极和所述栅极衬垫的栅极连接区域与所述阱区之间的场绝缘膜，
其中，所述场绝缘膜具有在面方向上延伸的凹部，
所述阱区具有与设置在所述凹部处的源极衬垫电气连接的阱接触区域。
2.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述阱接触区域从所述场绝缘膜的源极区域一侧的第一边界部以大于等于传播长度的距离向源极区域的相反一侧延伸。
3.根据权利要求1所述的宽带隙半导体装置，其特征在于：
其中，所述栅电极延伸至比所述场绝缘膜的源极区域一侧的第一边界部更靠近所述源极区域的相反一侧，
所述栅电极与所述栅极衬垫在比所述第一边界部更靠近所述源极区域的相反一侧通过设置在层间绝缘膜上的栅极接触孔电气连接。
4.根据权利要求3所述的宽带隙半导体装置，其特征在于：
其中，在面方向上比所述栅极接触孔更靠近源极区域一侧的所述阱区上，设置有到达漂移层的边缘侧狭缝。
5.根据权利要求4所述的宽带隙半导体装置，其特征在于：
其中，所述边缘侧狭缝具有：在面方向上沿所述第一边界部延伸的第一边缘侧狭缝；以及设置在第一边缘侧狭缝的端部的，并且在面方向上朝与所述第一边界部相垂直的方向延伸的第二边缘侧狭缝。
6.根据权利要求3所述的宽带隙半导体装置，其特征在于：
其中，所述阱接触区域延伸至比所述栅电极的位于所述源极区域的相反一侧的端部更靠近所述源极区域的相反一侧。
7.根据权利要求6所述的宽带隙半导体装置，其特征在于：
其中，所述阱接触区域从所述栅电极的位于所述源极区域的相反一侧的端部以大于等于传播长度的距离向源极区域的相反一侧延伸。
8.根据权利要求6所述的宽带隙半导体装置，其特征在于：
其中，在面方向上比所述栅电极更靠近所述源极区域的相反一侧的所述阱区上，设置有到达漂移层的内侧狭缝。
9.根据权利要求8所述的宽带隙半导体装置，其特征在于：
其中，所述内侧狭缝具有：从所述栅电极的位于所述源极区域的相反一侧的端部以大于等于传播长度的距离向源极区域的相反一侧延伸的第二内侧狭缝。
CN201780096413.6A 2017-11-13 2017-11-13 宽带隙半导体装置 Active CN111295764B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/040675 WO2019092870A1 (ja) 2017-11-13 2017-11-13 ワイドギャップ半導体装置

Publications (2)

Publication Number Publication Date
CN111295764A true CN111295764A (zh) 2020-06-16
CN111295764B CN111295764B (zh) 2024-03-01

Family

ID=66438286

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780096413.6A Active CN111295764B (zh) 2017-11-13 2017-11-13 宽带隙半导体装置

Country Status (6)

Country Link
US (1) US20200335618A1 (zh)
EP (1) EP3712958A4 (zh)
JP (1) JP6529681B1 (zh)
CN (1) CN111295764B (zh)
TW (1) TWI699002B (zh)
WO (1) WO2019092870A1 (zh)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326342A (ja) * 2000-05-16 2001-11-22 Nec Corp 固体撮像装置及びその製造方法
DE202004021424U1 (de) * 2003-12-30 2008-01-03 Fairchild Semiconductor Corp. Leistungshalbleitervorrichtungen
CN101866914A (zh) * 2009-04-09 2010-10-20 瑞萨电子株式会社 半导体器件
US20110210392A1 (en) * 2008-12-25 2011-09-01 Mitsubishi Electric Corporation Power semiconductor device
WO2012001837A1 (ja) * 2010-06-30 2012-01-05 三菱電機株式会社 電力用半導体装置
EP2717317A1 (en) * 2012-04-28 2014-04-09 CSMC Technologies Fab1 Co., Ltd. Electrostatic discharge protection structure and fabrication method therefor
JP2016058466A (ja) * 2014-09-08 2016-04-21 三菱電機株式会社 炭化珪素半導体装置
US20160300943A1 (en) * 2013-10-04 2016-10-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2017005278A (ja) * 2010-04-06 2017-01-05 三菱電機株式会社 電力用半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0783123B2 (ja) 1988-12-08 1995-09-06 富士電機株式会社 Ｍｏｓ型半導体装置
JP4164892B2 (ja) 1997-06-30 2008-10-15 株式会社デンソー 半導体装置及びその製造方法
JP4854868B2 (ja) * 2001-06-14 2012-01-18 ローム株式会社 半導体装置
JP4532853B2 (ja) * 2003-06-13 2010-08-25 パナソニック株式会社 半導体装置
JP2006202931A (ja) * 2005-01-20 2006-08-03 Renesas Technology Corp 半導体装置およびその製造方法
DE112010000882B4 (de) * 2009-02-24 2015-03-19 Mitsubishi Electric Corporation Siliziumkarbid-Halbleitervorrichtung
JP5742627B2 (ja) * 2011-09-26 2015-07-01 住友電気工業株式会社 半導体装置および半導体装置の製造方法
JP6528594B2 (ja) * 2015-08-18 2019-06-12 富士電機株式会社 半導体装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001326342A (ja) * 2000-05-16 2001-11-22 Nec Corp 固体撮像装置及びその製造方法
DE202004021424U1 (de) * 2003-12-30 2008-01-03 Fairchild Semiconductor Corp. Leistungshalbleitervorrichtungen
US20110210392A1 (en) * 2008-12-25 2011-09-01 Mitsubishi Electric Corporation Power semiconductor device
CN101866914A (zh) * 2009-04-09 2010-10-20 瑞萨电子株式会社 半导体器件
JP2017005278A (ja) * 2010-04-06 2017-01-05 三菱電機株式会社 電力用半導体装置
WO2012001837A1 (ja) * 2010-06-30 2012-01-05 三菱電機株式会社 電力用半導体装置
EP2717317A1 (en) * 2012-04-28 2014-04-09 CSMC Technologies Fab1 Co., Ltd. Electrostatic discharge protection structure and fabrication method therefor
US20160300943A1 (en) * 2013-10-04 2016-10-13 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2016058466A (ja) * 2014-09-08 2016-04-21 三菱電機株式会社 炭化珪素半導体装置

Also Published As

Publication number Publication date
TWI699002B (zh) 2020-07-11
JPWO2019092870A1 (ja) 2019-11-14
TW201919246A (zh) 2019-05-16
EP3712958A4 (en) 2021-06-30
WO2019092870A1 (ja) 2019-05-16
CN111295764B (zh) 2024-03-01
JP6529681B1 (ja) 2019-06-12
US20200335618A1 (en) 2020-10-22
EP3712958A1 (en) 2020-09-23

Similar Documents

Publication Publication Date Title
KR101840967B1 (ko) 반도체 장치
JP6728519B2 (ja) 半導体装置、および半導体パッケージ装置
JP5198030B2 (ja) 半導体素子
US9536959B2 (en) Power semiconductor device having field plate electrode
US20150255586A1 (en) Semiconductor device
JP7343315B2 (ja) 炭化ケイ素半導体装置
JP2007180116A (ja) 半導体装置
US11489070B2 (en) Semiconductor device
US10297685B2 (en) Semiconductor device
CN111295763B (zh) 宽带隙半导体装置
CN115715428A (zh) 具有混合栅极结构的功率装置
JP2016096307A (ja) 半導体装置
CN113614883A (zh) 半导体装置
JP7443304B2 (ja) 半導体装置
US11164971B2 (en) Vertical SiC MOSFET
CN111295764B (zh) 宽带隙半导体装置
JP7487692B2 (ja) 電界効果トランジスタ
US20140077255A1 (en) Semiconductor device
JP7370781B2 (ja) 半導体装置
JP7147510B2 (ja) スイッチング素子
JP5692616B2 (ja) 半導体装置
KR101357620B1 (ko) 반도체 장치용 3ｄ 채널 구조물
CN112510092B (zh) 半导体装置
JP7256771B2 (ja) 半導体装置
EP4307381A1 (en) Field-effect transistor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant