KR20040078149A - 셀룰러 절연 게이트 전계 효과 트랜지스터 장치 및 그제조 방법 - Google Patents

셀룰러 절연 게이트 전계 효과 트랜지스터 장치 및 그제조 방법 Download PDF

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KR20040078149A
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피케스티븐티
로저스크리스토퍼엠
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

셀룰러 MOSFET 장치는 활성 MOSFET 셀들을 포함하는 셀룰러 영역 CA와 셀룰러 영역 CA의 수평 바운더리에서의 딥 엔드 영역(15) 내에 수용되는 하나 이상의 쇼트키 다이오드 영역 SA를 구비한다. 딥 엔드 영역(150)은 다이오드 영역 SA를 수용하도록 수평으로 분할된다. 드레인 영역(14)의 제 1 도전성 타입의 다이오드 부분(14d)은 제 2 도전성 타입의 수평 분할된 딥 엔드 영역(150)을 통해 상방으로 연장된다. 다이오드 부분(14d)과 함께 형성되는 쇼트키 배리어(100)는 쇼트키 다이오드의 보호 영역 및 필드 릴리프 영역으로서 기능하는 딥 엔드 영역(150)의 수평 분할 부분(150f)에서 수평 방향의 종단을 형성한다.

Description

셀룰러 절연 게이트 전계 효과 트랜지스터 장치 및 그 제조 방법{CELLULAR MOSFET DEVICES AND THEIR MANUFACTURE}
셀룰러 절연 게이트 전계 효과 트랜지스터 장치는 다양한 응용 분야에서 전력 스위치로서 잘 알려져 있다. 이 트랜지스터 장치는 반도체 바디의 셀룰러 영역 내에 활성 장치 셀을 포함한다. 각각의 활성 장치 셀은 제 1 도전성 타입인 표면 인접의 소스 영역과 하부의 드레인 영역 사이에서 제 2 도전성 타입의 채널 수용 영역을 갖는다. 게이트 전극은 채널 수용 영역에 유전적으로 결합되어(dielectrically coupled), 반도체 장치의 작동시에 소스 영역과 드레인 영역 사이의 도전 채널을 제어한다. 통상적으로 설계되는 MOSFET일지라도, 주목할 것은 게이트 전극이 금속일 필요는 없으나 도전적으로 도핑된 폴리실리콘일 필요는 있으며, 그리고 게이트 유전체가 산화물일 필요는 없다는 것이다. MOSFET 셀은 바디 표면에서 평면형 게이트를 갖는) DMOS 타입이거나 (채널 수용 영역을 통해 연장되는 트렌치 내에 게이트를 갖는) 트렌치 게이트 타입일 것이다. 전형적으로, 셀룰러 영역은 채널 수용 영역과 인접하는 제 2 도전성 타입의 딥 엔드 영역(deep end region)을 포함하는 엔드 구조체(end structure)와 수평 방향에서 경계를 이루고 있다. 이러한 엔드 영역은 채널 수용 영역보다 그 깊이가 보다 더 깊으며 또한 더 높은 도핑 농도를 가지고 있다.
미국 특허 공개 공보 US-A-4,521,795에는 MOSFET 채널과 나란하게 트랜지스터 장치의 바디의 다이오드 영역에서 쇼트키 다이오드를 집적하는 것이 개시되고 있다. 이러한 수단에 의해 쇼트키 다이오드가 장치 셀의 드레인 영역과 채널 수용 영역 간의 p-n 접합부에서 전하 저장을 제한하기 때문에, (가령, 유도성 부하를 스위칭할 때의) MOSFET의 스위칭 속도를 향상시킬 수 있다. 이러한 쇼트키 다이오드는 (소스 영역과 채널 수용 영역에 접속된) 소스 전극과 제 1 도전성 타입인 드레인 영역의 다이오드 부분 간에 집적된 쇼트키 배리어를 포함한다. 전술한 미국 공개 공보 US-A-4,521,795에 도시된 특정의 실시예에서, 쇼트키 다이오드 영역은 MOSFET 셀 내에 집적되며, 쇼트키 배리어는 바람직하게는 쇼트키 다이오드에 대한 보호링(guard ring)으로서 기능하는 채널 수용 영역의 에지의 수평 방향에서 종단을 이룬다.
전술한 미국 공개 공보 US-A-4,521,795는 DMOS 타입 셀과 트렌치 게이트 셀 모두와의 쇼트키 다이오드 집적을 개시하고 있다. 미국 특허 공개 공보 US-A-6,049,108 및 PCT 국제 공개 공보 WO 00/51167은 트렌치 게이트 MOSFET 설계로 쇼트키 다이오드들을 집적하기 위한 다양한 특정 레이아웃의 지오메트리를 개시하고 있다. 특히, 미국 특허 공개 공보 US-A-6,049,108은 셀룰러 영역 내의 소정 위치에서 선택된 개수의 셀들을 쇼트키 다이오드로 전용하는 것을 교시하고 있는 반면에, WO 00/51167의 공보에는 가령 연장된 스트라이프 셀 지오메트리에서 인접하는 트렌치 게이트들 사이에서 다이오드들의 집적을 개시하고 있다. US-A-4,521,795, US-A-6,049,108 및 WO 00/51167의 전체 내용은 본 명세서에 참조로 인용된다.
본원 발명은 셀룰러 MOSFET(cellular insulated-effect transistor device;셀룰러 절연 게이트 전계 효과 트랜지스터) 장치 및 그 제조 방법에 관한 것이다. 본 발명은 특히 MOSFET의 도전 채널과 나란하게 반도체 바디의 다이오드 영역에서 쇼트키 다이오드를 집적하는 것에 관한 것이다.
도 1은 본 발명에 따른 트렌치 게이트 셀룰러 MOSFET 장치의 일예의 평면도로서, 셀룰러 영역과 수평 방향으로 경계를 이루고 있는 딥 엔드 영역에 대한 에지 종단 및 단면 구성을 도시한 도면.
도 2는 도 1에 도시한 장치에서 도 1의 Ⅱ-Ⅱ 라인을 따라 절단한, 즉 두개의 셀룰러 영역 사이의 단면 딥 엔드 영역의 일예의 단면을 도시한 도면.
도 3은 도 1에 도시한 장치에서 도 1의 Ⅲ-Ⅲ 라인을 따라 절단한 에지 종단 딥 엔드 영역의 일예를 도시한 도면.
도 4 내지 도 6은 본 발명에 따른 방법의 일예를 통해 제조시의 연속하는 단계들에서의 도 2의 장치 부분의 단면을 도시한 도면.
도 7은 (도 3과 유사하지만 딥 필드 트렌치를 포함하는) 본 발명에 따른 에지 종단 구조체의 다른 일예의 단면 도시도―이 도면 위에는 쇼트키 다이오드의 차단 상태에서 전기적 필드 라인 및 공핍 층의 시뮬레이션 도면이 중첩됨―.
도 8은 트렌치 게이트 바운더리를 갖는 쇼트키 다이오드와 비교하여, 도 7에 도시한 딥 엔드 영역과 필드 트렌치 바운더리를 갖는 쇼트키 다이오드에 대해 볼트 단위의 역전압 Vr에 대한 10-3암페어 단위의 누설 전류 Ir의 시뮬레이션을 도시한 도면.
도 9는 본 발명에 따른 제조시의 단계들에서, 도 7의 도면과 유사하게 에지 종단 구조체의 장치 부분의 단면을 도시한 도면.
도 10은 엔드 영역에서 나란한 쇼트키 다이오드들을 갖는, 본 발명에 따른 변형예의 에지 종단 구조체의 장치 부분의 단면을 도시한 도 3과 유사한 도면.
도 7 및 도 8의 시뮬레이션 도면과는 달리, 모든 도면들은 개략적인 것으로서, 도면 상에서 여러 부분들의 치수 및 비율은 상대적인 것이며 명료성을 위해 사이즈가 확대되거나 축소 도시되고 있다. 가령, 도 1 및 도 2의 게이트 트렌치들간의 상이한 간격은 각각의 도면에서 명료성을 위해 비율들이 확대 혹은 축소되는 정도를 나타낸다. 변형 실시예들에서 대응하거나 유사한 특징을 나타내는데 동일한 참조 부호를 사용한다.
본원 발명의 목적은 MOSFET 장치에서 우수한 쇼트키 특성을 갖도록 보다 이로운 구성으로 쇼트키 다이오드를 집적하는 것이고, 그러한 집적을 간단하고, 신뢰성있고 그리고 비용 절감적인 제조 공정으로 수행하도록 하는 것에 있다.
본원 발명의 제 1 특징에 의하면, 활성 MOSFET 셀을 포함하는 셀룰러 영역을갖는 셀룰러 MOSFET 장치에서, 쇼트키 다이오드 영역은 이 셀룰러 영역의 수평 바운더리의 딥 엔드 영역 내에 수용된다. 이러한 딥 엔드 영역은 수평방향으로 분할되어, 그 내부에 다이오드 영역을 수용하도록 하고 있다. 드레인 영역의 제 1 도전성 타입의 다이오드 부분은 제 2 도전성 타입인 수평 방향으로 분할된 딥 엔드 영역을 통해 상방으로 연장되어 있다. 이러한 다이오드 부분과 함께 형성되는 쇼트키 배리어는 쇼트키 다이오드에 대한 필드 릴리프(field-relief) 영역으로서 기능하는 딥 엔드 영역의 수평 분할 부분에서 수평방향으로 종단을 형성한다.
본 발명에 따른 이러한 집적 기법은 수개의 이점을 갖는다.
활성 장치 셀의 전체 사이즈 및 피치(pitch)는 이 쇼트키 다이오드 집적에 의해서는 영향을 받지 않으며, 따라서 활성 장치 셀은 소형화될 수 있다. 그 때문에, 높은 전류 기능과 낮은 온-저항을 갖는 소형 셀룰러 레이아웃이 MOSFET용으로 유지될 수 있다.
그러나, 셀룰러 영역의 수평 바운더리의 엔드 구조체에는 쇼트키 다이오드를 수용하는데 이용가능한 풍부한 레이아웃 영역이 존재한다. 그 때문에 거대한 영역의 하나 이상의 쇼트키 배리어는 그 장치 내에서 고밀도의 방식으로 수용될 수 있다. 따라서, 그 장치의 셀룰러 영역들 간에 연장되거나 그 장치의 전체 셀룰러 영역의 주변부 근처로 연장되는 하나 이상의 스트라이프 내에 쇼트키 다이오드 영역들이 수용될 수 있다. 딥 엔드 영역들은 MOSFET의 전체 영역의 주변 및 전체에 걸쳐 분포될 수 있으며, 그에 따라 소스와 드레인 영역 간에 기생 바이폴라 트랜지스터 효과가 억제되며 MOSFET의 러기드 특성(ruggedness)을 개선할 수 있다. 이러한 딥 엔드 영역은 이 영역이 게이트 트렌치보다 더 깊게 형성될 때 트렌치 게이트 셀을 포함하는 셀룰러 영역의 바운더리에서의 집적에 특히 이점을 갖는다.
그들의 깊이로 인해, 수평 분할된 엔드 부분들은 수평 방향으로 경계를 이루고 있는 드레인 영역의 다이오드 부분에 우수한 필드 릴리프를 제공한다. 따라서 쇼트키 다이오드는 우수한 차단 특성을 가질 수 있다. 실로, 딥 엔드 영역의 수평 분할 부분은 그 장치의 차단 상태에서 드레인 영역의 다이오드 부분의 공핍을 허용할 정도의 충분히 조밀한 간격을 가질 수도 있다. 이러한 것은 필드 릴리프와 소형의 구조체를 달성하는데 있어 장점이 된다.
절연 물질을 포함하는 필드 트렌치는 다이오드의 필드 릴리프 영역 내에 포함되어, 드레인 영역의 다이오드 부분의 수평 바운더리에서의 딥 엔드 영역 하부의 필드 확산을 감소시킬 수 있다. 따라서, 장치는, 딥 엔드 영역의 깊이보다 더 깊은 바디의 깊이에까지 연장되며 보호링과 필드 릴리프 영역을 제공하는 딥 엔드 영역의 부분들과 수평방향으로 경계를 이루는 하나 이상의 필드 트렌치를 포함할 수도 있다. 그러나, 특히 쇼트키 다이오드 영역이 셀룰러 영역들 간에 수용되는 경우에, 수평 분할된 딥 엔드 영역들은 이 영역 내에 임의의 필드 절연체를 가지지 않고도 다이오드를 위한 간단한 필드 영역 구조체를 제공할 수 있다.
본원 발명의 제 2 특징에 의하면, 집적되는 쇼트키 다이오드와 함께 셀룰러 MOSFET 장치를 제조하는 방법이 제공되는데, 이 방법은,
(a) MOSFET 장치의 드레인 영역에 대해 제 1 도전성 타입의 반도체 바디 부분을 갖는 장치 바디를 제공하는 단계와,
(b) 셀룰러 영역을 제공하는 바디의 영역의 수평 바운더리에서 엔드 구조체에 대해 제 2 도전성 타입의 엔드 영역을 제공하도록 바디를 국부적으로 도핑하는 단계―상기 엔드 영역은 수평 방향으로 분할되어, 엔드 구조체의 엔드 영역 내에서 다이오드 영역을 수용하며, 드레인 영역의 다이오드 부분은 상기 엔드 영역을 통해 상방으로 연장됨―와,
(c) 셀룰러 영역 내에 활성 장치 셀을 형성하는 단계―상기 셀은 셀룰러 영역의 바운더리에서 엔드 영역과 인접하는 제 2 도전성 타입의 채널 수용 영역을 가지며, 상기 (b) 단계의 국부 도핑으로부터 발생하는 엔드 영역은 채널 수용 영역보다 더 깊고 보다 높은 도핑 농도를 가짐―와,
(d) 엔드 영역의 수평 분할 부분들과 수평 방향에서 종단을 형성하는 쇼트키 배리어를 다이오드 영역에 형성하는 단계―수평 분할 부분은 쇼트키 다이오드에 대한 보호 영역 및 필드 릴리프 영역으로서 기능함―를 포함한다.
단계 (c)에서의 활성 장치 셀의 형성 동안에 다이오드 영역을 마스킹하도록 다이오드 영역 위에 다양한 마스킹 물질층이 제공될 수 있다.
전형적으로, 장치 종단 구조체는 필드 절연체를 포함할 수도 있다. 이러한 경우, 필드 절연체의 여분의 영역이 단계 (c) 이전에 다이오드 영역 위에 또한 제공될 수 있으며 활성 장치 셀의 형성 동안에 다이오드 영역을 마스킹하는 기능을 수행한다. 이 여분의 필드 절연체 영역은 단계 (d)에서 쇼트키 배리어를 형성하기 전에 다이오드 영역으로부터 제거될 수 있다.
트렌치 게이트 MOSFET 장치의 경우에, 게이트 트렌치는 단계 (c)에서 에칭 마스크층의 윈도우의 바디 내로 에칭될 수 있다. 이러한 경우, 에칭 마스크층의 영역이 다이오드 영역 위에 제공되어, 단계 (c)에서의 활성 장치 셀의 형성 동안 다이오드 영역을 마스킹할 수 있다. 이러한 에칭 마스크층의 영역은 단계 (d)에서 쇼트키 배리어를 형성하기 전에 다이오드 영역으로부터 제거된다.
본원 발명에 따른 여러 이로운 특징 및 특징의 조합들은 첨부되는 특허청구범위에서 나타난다. 본원 발명의 실시예에서 기술되는 모든 것들은 첨부되는 개략적인 도면을 참고한 일예를 통해 설명된다.
도 1 내지 도 3은 본 발명에 따른 셀룰러 전력 MOSFET의 일실시예를 도시한다. 이러한 장치의 셀룰러 영역 CA에서, 각각의 트랜지스터 셀은 제 1 도전성 타입(이 실시예의 경우 n 타입)의 소스 영역(13) 및 드레인 영역(14)을 분리시키는 제 2 도전성 타입(이 실시예의 경우 p 타입)의 채널 수용 영역(15)을 갖는다.
트렌치 게이트 타입의 MOSFET가 되는 장치는 영역(13, 15)을 통해 드레인 영역(14)의 하부 영역으로 연장되는 절연 트렌치(2) 내에서 게이트 전극(11)을 갖는다. (도 1의 길다란 스트라이프 지오메트리의) 개개의 셀들은 트렌치 게이트(11)와는 수평방향으로 경계를 이루고 있다. 도 1의 간이화된 도면에서, 연속하는 트렌치 게이트(11)는 (아래에서 기술될 딥 엔드 영역과 도면상에서 구별하기 위해) 파선으로 도시되고 있다. 게이트(11)는 가령 트렌치(20)의 절연 벽에서 도시되지않은 중간 절연층에 의해 영역(15)에 용량성으로 결합되고 있다. 장치의 온 상태에서 게이트(11)에 전압 신호를 인가하게 되면, 공지된 방식으로 영역(15) 내에 도전 채널을 초래하고 소스 및 드레인 영역(13, 14) 사이의 이 도전 채널에 전류 흐름을 제어하는 기능을 수행하게 된다.
소스 영역(13)은 장치 바디(10)의 상부의 주요 표면(10a)에 인접하게 위치하게 되며, 여기서 영역(13, 15)은 소스 전극(23)에 의해 컨택트된다. 트렌치 게이트(11)는 중간의 절연 오버층(insulating overlayer)(18)(때로는 캡층(18)으로 지칭되기도 함)에 의해 상부의 전극(23)과는 절연된다. 영역(14)은 드레인 드리프트 영역으로서, 이 영역은 동일한 도전성 타입의 고도핑 농도의 기판(14a) 상에서 고저항성 에피택셜층에 의해 형성될 수도 있다. 기판(14a)은 장치 바디(10)의 하부 주요 표면(10b)에서 드레인 전극(24)에 의해 컨택트된다. 따라서, 도 1 내지 도 3의 MOSFET은 종형 전력 장치 구조체이다.
도 1에 도시된 특정 셀룰러 장치는 4개의 셀룰러 영역 CA를 포함하고 있으며, 각각의 영역은 그 수평 바운더리에서 제각기의 엔드 구조체를 갖는다. 엔드 구조체는 그 장치의 환형 주변부 영역 PA의 환형 에지 종단 구조체(도 3)이거나, 인접하는 셀룰러 영역 CA들 간에 연장되는 교차 스트라이프 구조체(도 2)이다. 각각의 경우에, 엔드 구조체는 채널 수용 영역(15) 및 게이트 트렌치(20)보다 더 깊은 바디(10)의 깊이에까지 연장되는 제 2 도전성 타입(이 실시예에서 p 타입)의 엔드 영역(150)을 포함한다.
엔드 영역(150)은 채널 수용 영역(15)과 인접하며 채널 수용 영역(15)보다더 높은 도핑 농도 P+을 갖는다. 도 1의 간이화된 도면에서, 이 엔드 영역(150)의 수평 주변부는 연속하는 라인으로 도시된다. 도 1에 도시된 특정의 실시예에서, 환형 에지 종단부와 두개의 교차 스트라이프의 엔드 영역(150)은 함께 집적되어 연속하는 네트워크 패턴을 형성한다. 그러나, 교차 스트라이프(150c,150b)는 환형 종단 영역(150e)의 짧은 종단부를 형성하며 그에 의해 엔드 영역(150)의 레이아웃 패턴에서 하나 이상의 분리된 아일랜드를 형성한다. 도 1이 단지 4개의 교차 스트라이프(150c, 150b)를 도시하고 있지만, 다수의 교차 스트라이프 혹은 아일랜드(150c, 150g)가 엔드 영역(15)의 레이아웃 패턴 내에 포함될 수도 있다. 실제로, 셀룰러 영역 CA중에서 딥 엔드 영역(150)의 대량 분포는 소스 영역(13)과 드레인 영역(14) 간의 기생 바이폴라 트랜지스터 효과를 억제하는데 이점이 있으며, 이로써 MOSFET의 러기드 특성을 개선시킬 수 있다.
본 발명에 따라, 도 1 내지 도 3의 장치의 제각기의 엔드 구조체의 하나 이상의 딥 엔드 영역(150)은 수평 방향으로 분할되어 쇼트키 다이오드 영역 SA를 수용하게 된다. 일예를 통해, 도 1은 환형 종단 영역(150e) 내에 4개의 다이오드 영역 SA를 집적하는 것과, 교차 스트라이프 영역(150c) 내에 두개의 다이오드 영역 SA를 집적하는 것을 도시하고 있다. 도면에서 명료성을 위해, 이러한 다이오드 영역 SA는 도 1의 평면도에서 해칭으로 표시된다.
바디(10)의 각각의 다이오드 영역 SA에서, MOSFET 장치는 MOSFET의 도전 채널과 나란하게 접속된 쇼트키 다이오드를 포함한다. 따라서, 다이오드는 소스 전극(23)과 드레인 영역(14)의 다이오드 부분(14d) 사이에 집적된 쇼트키 배리어(100)를 갖는다. 제 1 도전성 타입(이 실시예에서 n 타입)의 이러한 다이오드 부분(14d)은 제 2 도전성 타입(n 타입)의 수평 분할된 딥 엔드 영역(150)을 통해 바디 표면(10a)에까지 연장된다. 쇼트키 배리어(100)는 딥 엔드 영역(150)의 수평 분할 부분(150f)에서 수평 방향으로의 종단을 형성하고, 이는 쇼트키 다이오드에 대한 보호 영역 및 필드 릴리프 영역으로서의 역할을 수행한다.
수평 분할된 부분(150f)은 그 깊이로 인해 수평 방향에서 경계를 이루는 드레인 부분(14d)에서 전기적 필드에 대한 우수한 릴리프를 제공한다. 따라서, 장치의 차단 상태에서 형성된 공핍층은 부분(150f)을 갖는 p-n 접합불부터 수평 방향으로 확산될 뿐만 아니라 쇼트키 배리어로부터 수직 방향으로 확산된다. 따라서 쇼트키 다이오드는 우수한 차단 특성을 가질 수가 있다. 도 2 및 도 3은 이러한 필드 릴리프 부분(150f)에 대한 상당히 넓은 간격 SY를 개략적으로 도시하고 있다. 그러나, 부분(150f)의 간격 SY는 매우 좁다. 즉 차단 상태에서 드레인 영역(14)의 다이오드 부분(14d)의 공핍이 허용될 정도로 충분히 밀집되어 있다는 것을 이해해야 한다. 이러한 것은 필드 릴리프의 증가와 소형화 구조체를 달성하는데 있어 효과적이다.
도 1에 도시된 특정의 실시예에서, 각각의 쇼트키 다이오드 영역 SA의 레이아웃은 길다란 스트라이프 지오메트리로 이루어진다. 이 길다란 스트라이프 지오메트리로 인해, (스트라이프를 가로지르는) 필드 릴리프 부분(150f)의 밀집한 간격 SY과 (스트라이프의 길이로 인한) 대면적의 쇼트키 배리어(100)를 달성할 수가 있다. 그러나, 쇼트키 다이오드 영역 SA용으로 다른 레이아웃의 형태가 채택될 수있는데, 이 레이아웃은 딥 엔드 영역(150)의 레이아웃 지오메트리 내에서 적합할 것이다.
도 1은 엔드 영역 네트워크(150e, 150c) 내의 6개의 분리 영역 SA를 도시한다. 그러나, 이러한 분리 영역은 연속하는 영역 SA로 함께 집적되어 쇼트키 다이오드의 영역을 최대화할 수도 있다. 이러한 것은 쇼트키 다이오드를 집적하는데 있어 레이아웃 영역을 절약할 수 있으며, 간격 SY는 소정의 쇼트키 배리어 영역과 (쇼트키 배리어 영역에 비례하는) 그 다이오드의 순방향 전압에 대해 작게 유지될 수 있다.
도 3은 장치의 환형 주변 영역 PA 주변의 환형 에지 종단부 영역(150e) 내의 쇼트키 다이오드 영역 SA를 도시한다. 도 1에 도시한 특정 실시예에서, 이 다이오드 영역 SA는 장치의 대부분의 주변 근처까지 연장된다. 이러한 것은 MOSFET의 경우에 통상적인 것으로, 장치 종단부 구조체는 통상적으로 실리콘 이산화물과 실리콘 질화물의 하나 이상의 층들을 포함하는 필드 절연체(155)를 포함한다. 이 필드 절연체(155)는, 다이오드 영역 SA를 수용하지만 다이오드의 드레인 부분(14d)에서는 수용되지 않는 딥 엔드 영역(150e)과 인접한다. 도 3은 또한 필드 절연체(155) 상에서 MOSFET 게이트(11)에 접속된 외향 필드 플레이트(110g)와 MOSFET 드레인 영역(14)에 접속된 내향 필드 플레이트(110d)를 포함하는 것을 도시하고 있다. 필드 플레이트(110g)에 대한 게이트 접속부는 도 3에 도시된 바와 같이 딥 종단부 영역(150e)의 게이트(11) 및 트렌치(20)의 수평 방향의 확장부(11e, 20e)에 제공된다.
도 2는 두개의 인접하는 셀룰러 영역 CA 사이에서 연장되는 교차 스트라이프 영역(150c) 내에 쇼트키 다이오드 영역 SA를 포함하는 것을 도시하고 있다. 도 1에 도시된 바와 같이, 이 두개의 영역 CA의 활성 장치 셀들은 영역(150c)에 나란하게 스트라이프 형태의 셀 지오메트리를 갖는다. 도 2에 도시된 간단한 소형의 형태에서, 영역(150c)에는 필드 절연체(155)가 존재하지 않는다.
도 1의 특정 실시예에서, 교차 스트라이프 영역(150b) 내에는 다이오드 영역 SA가 포함되지 않고 있다. 대신에, 스트라이프 영역(150b)은 인접하는 셀룰러 영역 CA 사이의 (도시되지 않은) 금속 게이트 접속 트랙을 운반하는 게이트 버스 바 구조체(gate bus-bar structure)의 일부를 형성한다. 영역(150c)은 금속 게이트 종단 본드 패드(도시되지 않음) 아래에 위치하는 딥 엔드 영역(150)의 다른 부분(150g)에까지 연장된다. 금속 게이트 접속 트랙 및 금속 게이트 종단 본드 패드는 딥 엔드 영역(150)의 부분(150b,150g) 내의 트렌치 게이트(11)의 수평방향의 확장부(11b)에 접속된다.
통상적으로, 반도체 장치 바디(10)는 단결정 실리콘으로 이루어진다. 30v의 장치에 대한 특정 실시예에서, 그 장치의 여러 영역들이 다음과 같이 기술될 수 있다.
드레인 드리프트 영역(14)(전형적으로 에피택셜 층)은 균일한 n 도핑 농도인 대략 2*1016또는 3*1016/㎤의 인 또는 비소를 가질 수 있거나, 표면(10a)에서의 대략 1*1016/㎤에서 기판(14a)에 인접한 곳에서의 대략 3*1017/㎤까지 경사형 도핑 농도를 가질 수 있다. 영역(14)의 이러한 도핑 농도 및 두께는 장치의 원하는 전압 차단 기능에 따라 달라진다. 이러한 도핑 농도를 갖는, 드레인 영역(14d)에 대한 원하는 배리어 높이의 쇼트키 배리어(100)를 형성하기 위해서는 바디 표면(10a)에서 실리사이드층(23d)을 포함하도록 하는 것이 효과적이다. 따라서, 소스 전극(23)의 벌크는 알루미늄 실리콘 합금일 수 있으며, 층(23d)은 가령 티탄 실리사이드일 수 있다. 실리사이드층(23d)은 다이오드 영역 SA에서의 필드 릴리프 부분(150f)에 대한 오믹 컨택트(ohmic contact)를 형성한다. 실리사이드층(23d)은 또한 활성 셀 영역 CA 내에 포함되어, 소스 전극(23)과 채널 영역(15)과 소스 전극(13) 사이에 우수한 오믹 컨택트를 형성하여 소스 컨택트 저항을 감소시킬 수 있다.
특정의 실시예에서, P+ 영역(150)의 도핑 농도는 대략 1018/㎤의 붕소일 수 있는 반면, 채널 수용 영역(15)의 도핑 농도는 전형적으로 대략 1017/㎤의 붕소이다. P+ 영역(150)의 (표면(10a)으로부터의) 깊이는 대략 2.5미크론으로서, 가령 대략 1.5 또는 1.7 미크론의 트렌치 게이트 깊이에 대한 영역(15)의 깊이의 대략 두배에 접근한다. MOSFET의 차단 상태에서, P+ 영역(150)의 도핑 농도 및 깊이가 클수록 (영역(14) 내의) 공핍층은 셀룰러 영역 CA와 다이오드 영역 SA의 바운더리 영역의 기판(14a)으로 향해 더욱 더 밀려나게 된다. 이러한 것은 딥 영역(150) 내에 수용된 쇼트키 다이오드에 대한 필드 릴리프를 증가시키는 것 뿐만 아니라 인접한 영역 CA의 활성 셀들 내의 브레이크다운에 대한 MOSFET의 러기드 특성을 개선시키는데 있어 효과적이다.
게이트 절연체층은 실리콘 질화물을 포함할 수도 있지만, 전형적으로는 열적으로 성장된 실리콘 이산화물 혹은 증착된 실리콘 이산화물로 이루어진다. 전형적으로, 트렌치 게이트(11)는 실리사이드 및 불활성 금속을 포함할 수도 있지만, 도전적으로 도핑된 폴리실리콘으로 이루어진다.
쇼트키 다이오드 영역 SA는 본 발명에 따른 다음의 공정 기술을 사용하여 간단하고 신뢰성있으며, 저비용의 방식으로 도 1 내지 도 3의 장치 내에 집적될 수 있다. 개략적인 공정은 (a) MOSFET 장치의 드레인 드리프트 영역(14)에 대해 제 1 도전성 타입의 바디 부분(14')을 갖는 반도체 웨이퍼 바디(100)를 제공하는 단계와, (b) 바디를 국부적으로 도핑하여, 수평으로 분할되는 부분(150f)을 포함한 제 2 도전성 타입의 엔드 영역(150)을 그 레이아웃에 제공함으로써 엔드 영역(150) 내에 다이오드 영역 SA를 수용하도록 하는 단계와, (c) 셀룰러 영역 CA 내에 활성 장치 셀을 형성하는 단계와, (d) 다이오드 영역 SA에, 엔드 영역(150)의 수평 분할 부분(150f)와 수평방향으로 종단을 형성하는 쇼트키 배리어(100)를 형성하는 단계를 포함한다.
전형적으로 위에서 특정된 바와 같은 도핑 농도를 갖는 n 타입 에피택셜층이 제공되어 드레인 드리프트 영역(14)에 대한 바디 부분(14')을 형성한다. 도 4는 에피택셜층(14')에 P+ 영역(150)을 제공하기 위한 붕소 이온 주입(50)을 갖는 단계 (b)를 도시하고 있다. 도 1에 도시한 바와 같은 P+ 영역(150)의 레이아웃 패턴은가령 포토레지스트와 같은 주입 마스크(55)에 의해 정의된다. 특정의 실시예에서, 대략 5*1023/㎠ 이온의 붕소 도즈량은 대략 250keV의 에너지에서 주입될 수 있다. 도즈량 및 에너지는 영역(150)이 나중에 제공되는 채널 수용 영역(15)보다 높은 도핑 농도 P+를 가지며 영역(15) 및 나중에 에칭될 트렌치(20,20e)보다 바디(10)에서 더 깊게 되도록 선택된다.
마스크(55)를 제거한 후, 필드 절연체(155)를 장치 종단부용 주변 영역 PA 내에 그리고 추가적으로 다이오드 영역 SA 위에 제공한다. 따라서, 필드 절연체(155)의 추가 영역은 장치 종단부의 다이오드 영역과 그리고 P+ 교차 영역(150c) 내에 제공된다. 필드 절연체, 전형적으로 두꺼운 산화물층은 바람직하게는 열적으로 성장된 (LOCOS) 산화물 보다는 증착된 물질로 이루어진다. 물질의 증착은 하부의 P+ 영역(150)의 붕소 도핑 농도에 영향을 덜 미친다.
필드 절연체층(155)은 도 6의 추가 영역(155c)에 의해 도시되는 바와 같이, 활성 장치 셀의 형성시에 에피택셜층(14')의 다이오드 영역 SA와 주변 영역 PA를 마스킹하는 역할을 수행한다. 활성 장치 셀은 알려진 방식으로, 가령 다음의 단계, 즉, (c)(ⅰ) 트렌치 에칭 마스크의 윈도우로 게이트 트렌치(20)(및 그 확장부(20e))를 에칭하는 단계와, (c)(ⅱ) 트렌치의 측벽 및 기저부의 산화에 의해 게이트 절연체와 트렌치(20)(및 그 확장부(20e))를 라이닝(lining)하는 단계와, (c)(ⅲ) 증착 및 에칭 패터닝에 의해 게이트(11)(및 그 확장부, 및 필드 플레이트의 일부로서 그 확장부)를 제공하는 단계와, (c)(ⅳ) 채널 수용 영역(15)과 소스 영역(13)을 주입하는 단계와, (c)(ⅴ) 증착 또는 산화에 의해 트렌치 게이트 상에 절연캡층(18)을 형성하고 통상적으로 표면(10a)에 인접한 영역(13)의 도핑 농도를 증가시키는 단계로 형성될 수 있다.
이러한 단계 (c)(ⅰ) 내지 (c)(ⅴ) 동안, 필드 절연체층(155)의 추가 영역은 다이오드 영역 SA를 마스킹한다. 이어서 실리사이드층(23d)을 형성하기 전에 상기 추가 영역을 다이오드 영역 SA로부터 제거하여 단계 (d)에서 쇼트키 배리어(100)를 제공한다. 따라서, 추가 영역(155c)은 도 2의 대응하는 장치 부분에 도시된 바와 같이 제거된다.
실리사이드층(23d)은 실리콘 표면(10a)상에 증착될 수 있으며, 실리사이드 형성 금속(가령, 티탄)은 실리콘 표면(10a) 내에서 합금화될 수 있다.
그 후, 알려진 방식의 제조가 완료된다. 따라서, (가령 알루미늄을 포함하는) 하나 이상의 금속층들이 증착되어 포토리소그래피 및 에칭 단계에 의해 소스 전극(23) 및 금속 게이트 접속 트랙 및 게이트 본드 패드용의 소정 패턴으로 규정된다. 이를 위해, 특히 금속 부분들이 필드 플레이트(가령 도 3의 110g 및 110d)용으로 요구된다면 (중간의 절연체를 갖는) 다중 레벨의 금속이 사용될 수도 있다. 다음에, 후면(10b)이 금속화되어 드레인 전극(34)을 형성하게 되고, 그 후 웨이퍼 바디(100)가 개별의 장치 바디(10)로 분할된다.
분명한 것은 본 발명의 범주 내에서 다양한 변형 및 수정이 가해질 수 있다는 것이다. 영역 및 층(14, 155, 150, 11, 15, 13, 18, 23d, 23 등)을 제공하고 규정하는데 사용될 수 있는 특정 기술 및 구성에서 상당한 융통성이 가해질 수 있다.
도 7은 쇼트키 다이오드에 대한 필드 릴리프 구조체에서의 하나의 중요한 변형례를 도시한다. 이 장치에서, MOSFET 종단 구조체는 딥 엔드 영역(150) 및 게이트 트렌치(20,20e) 모두 보다 바디에서 더 깊게 연장되는 필드 트렌치(255) 내에 수용되는 필드 절연체(155x)를 포함한다. 바람직하게도 필드 트렌치(255x)는 기판(14a)과의 인터페이스 또는 기판(14a) 내에까지 연장된다. 소정의 브레이크다운 전압에 대해, 도 7의 다이오드의 간격 SY는 도 2 및 도 3의 다이오드에 대한 것보다 더 크다.
본 발명의 실시예에서, 트렌치형 필드 절연체(155X)는 쇼트키 다이오드에 대한 보호 영역과 필드 릴리프 영역을 제공하는 딥 엔드 영역(150e)의 수평 분할 부분(150f)과 수평 방향에서 경계를 이룬다. 이러한 필드 트렌치(255)의 포함은 도 7에 도시된 바와 같이 드레인 영역(14)의 다이오드 부분(14d)의 수평 바운더리에서 딥 엔드 영역(150e) 아래의 필드 확산을 감소시키는 역할을 수행한다. 따라서, 도 7에서, 영역(14, 150e)에 공핍층의 정도는 파선(40)으로 표시되지만, 실선은 이 영역(14, 150e)과 절연체(155x, 155) 내의 전기적 필드를 나타낸다.
도 7에 도시되는 바와 같이, 다이오드의 드레인 부분(14d)에서의 전위 라인은 (필드의 피크 농도는 없이)잘 확산되어 있으며, 간격 SY의 대향 측면들에서 P+ 필드 릴리프 부분(150f) 사이에서 잘 균형을 이루고 있다. 따라서, 전위 윤곽선은 쇼트키 간격 SY를 가로질러서는 비교적 평탄하다. 이러한 것은 전위 윤곽선을 확산시키는데 있어 경계를 이루고 있는 트렌치(255) 내의 절연체(155x)의 효과에 기인한 것이며, 이로써 쇼트키 다이오드의 역 브레이크다운이 증가된다. 따라서,쇼트키 다이오드의 브레이크다운은 활성 트렌치 게이트 MOSFET 영역의 브레이크다운보다 훨씬 높다. 브레이크다운은 플레이너 쇼트키 다이오드에서 통상적으로 볼 수 있는 통상의 높은 누설 전류의 발생없이 MOSFET 활성 영역에서 발생하는데, 그 이유는 쇼트키 다이오드가 역 브레이크다운 한계에는 전혀 도달하지 못하기 때문이다.
도 8은 쇼트키 다이오드에 대한 도 7의 필드 릴리프 구조체를 채택함으로써 발생되는 거의 이상적인 브레이크다운 특성(B 곡선)의 시뮬레이션을 도시하고 있다. 100℃에서 역 전압 Vr(볼트 단위)에 대한 누설 전류 Ir(밀리암페어 단위)의 두개의 곡선이 도 8에 도시되고 있다. B 곡선은 도 7에 도시되는 바와 같이 딥 엔드 영역과 딥 필드 트렌치 구성을 갖는 쇼트키 다이오드에 대한 것이다. 곡선 C는 미국 공개 특허 US-A-6049108과 국제 공개 특허 WO 00/51167에 개시되는 쇼트키 다이오드와 유사한, MOSFET 셀의 트렌치 게이트와 수평 방향으로 경계를 이루는 폭 SY의 n 타입 다이오드 부분(14d)을 갖는 쇼트키 다이오드에 대한 것이다. 각각의 경우, 쇼트키 배리어(100)의 영역은 2밀리제곱이고, 그 폭 SY는 1미크론이다. 곡선 C에 도시되는 바와 같이, 비교 다이오드로부터의 누설 전류는 이미 거의 30볼트의 역전압에서 1밀리암페어가가 된다. 도 7의 구성의 다이오드는 30볼트에서 최소의 누설 전류를 가지며, 60볼트에서의 급격한 브레이크다운이 발생할 때까지는 중대한 누설 전류의 증가는 없다. 실제로, 곡선 B에 도시된 바와 같이, 도 7은 실질적으로 전형적인 MOSFET형 누설 프로파일을 나타내지만, 증가된 역 브레이크다운 기능을 가지고 있다. 비교가능한 곡선은 도 3의 다이오드에 대해 얻을 수 있다. 즉, 30볼트에서 최소의 누설 전류를 가지지만 가령 45 내지 50볼트에서 보다 낮게 증가된 역 브레이크다운 기능을 갖는다.
전형적으로, 도 3 내지 도 7의 모든 다이오드에 대해, 간격 SY는 대략 1미크론 정도 상향될 수 있다. 그러나, 도 3의 쇼트키 다이오드에 대해 (필드 산화물 트렌치(155x, 255)없이) 매우 높은 브레이크다운을 달성하기란 매우 어려운 일이다. 만약 이 다이오드에서 간격 SY가 너무 크게 만들어진다면, 공핍으로 야기된 배리어의 높이가 감소할 수 있다. 효과적이게도, 이러한 것은 누설 전류의 증가를 의미한다. 그러므로 도 3의 다이오드에서의 간격 SY는 영역(150f)으로부터 효과적인 필드 릴리프를 갖는 낮은 누설 전류를 달성하기 위해 작게 유지되어야 한다.
도 7의 다이오드 구조체는 도 4의 P+ 도핑 단계 이후 그리고 필드 절연체(155, 155x)의 증착 전에 필드 트렌치(255)를 에칭함으로써 용이하게 형성될 수 있다. 도 9는 장치 종단부 내에 집적되는 특정 실시예를 도시하고 있다. 이 실시예에서, 다이오드 영역 SA는 단계 (c)에서의 활성 장치 셀의 형성 동안 트렌치 게이트 에칭 마스크 층(65)으로 마스킹된다. 따라서, 도 1 내지 도 6에 도시된 바와 같이, MOSFET 장치는 트렌치(20) 내에 수용되는 게이트 전극(11)을 갖는 트렌치 게이트 타입으로 이루어진다. 트렌치(20)는 도 9에 도시된 에칭 마스크 층(65)의 윈도우로 단계 (c)(ⅰ)에서 바디 내로 에칭된다. 이 에칭 마스크 층(65)은 가령 바디 표면(10a)상의 박막 산화물상의 실리콘 질화물일 수 있다.
본 발명에 따른 특정의 제조 방법에서, 에칭 마스크 층(65)의 추가 부분(65x)이 다이오드 영역 SA 위에 제공되어, 단계 (c)(ⅰ) 내지 (c)(ⅴ)의 셀 형성 동안 다이오드 영역 SA를 마스킹한다. 도 9는 단계 (c)(ⅰ)에서의 게이트 트렌치(20)의 에칭 동안의 상황을 도시하고 있다. 도 9의 셀룰러 영역 CA상의 층(65)의 부분은 단계 (c)(ⅱ) 내지 (c)(ⅴ)을 수행하는데 적합한 것으로 가장 먼저 제거된다. 그 이후에, 단계 (d)에서 쇼트키 배리어(100)의 형성을 위한 다이오드 영역 SA에서 부분(65x)이 제거된다. 에칭 마스크 층(65)의 부분은 필드 절연체의 부분으로서 장치 종단 내에 유지될 수도 있다.
당업자라면 이외에 많은 변형 및 수정이 가해질 수 있다는 것을 알 수 있다.
도 1 내지 도 7은 각각의 수평 분할된 딥 엔드 영역(150) 내의 오직 하나의 다이오드 영역 SA를 도시하고 있다. 그러나, (가령, 나란한 스트라이프를 위한)복수의 다이오드 영역 SA가 하나의 수평 분할된 딥 엔드 영역(150) 내에 제공될 수도 있다. 도 10은 각각이 폭 SY를 갖는 두개의 나란한 스트라이프 영역을 갖는 도 3의 다이오드의 하나의 변형례를 도시하고 있다. 둘 이상의 나란한 스트라이프 영역은 가령, 쇼트키 배리어의 개개의 폭 SY를 감소시키거나 쇼트키 배리어(100)의 전체 영역을 증가시키기 위해 포함될 수도 있다.
전술한 바와 같이, 필드 산화물 트렌치(155x, 255)없이, 영역(150f)으로부터 유효 필드 릴리프를 갖는 낮은 누설 전류를 달성하기 위해 도 2 및 도 3의 쇼트키 다이오드에 대해 작은 간격 SY를 갖도록 하는 것이 바람직하다. 이와는 달리, 공핍으로 야기된 쇼트키 배리어 높이 저하가 발생할 수 있다. 이러한 것은 영역(150f)의 도핑 농도(P+)가 공핍층의 확산이 작아질 정도로 매우 높은 전형적인 상황을 가정하고 있다.
그러나, 낮은 도핑 농도를 사용하는 대안의 방법이 가능하다. 이 경우, 수평 분할 엔드 부분(150,150f)은 p 타입 공핍 부분(150f)과 n 타입 공핍 부분(14d) 간의 전하 균형이 달성될 수 있을 정도의 도핑 농도 및 프로파일로 주입될 수 있다. 이러한 전하 균형은 미국 공개 특허 공보 US-A-4,754,310의 개시 내용의 변형례로서, 위의 공보는 참고 자료로서 본 명세서에 인용되고 있다. 이 변형례에 의해, 도 2 및 도 10의 집적된 쇼트키 다이오드의 브레이크다운 기능은 상당히 개선될 수 있으며, 누설 전류는 감소될 수 있다. 이러한 것은 간격 SY의 증가를 가능하게 한다.
고도핑 농도의 기판(14a)상의 에피택셜층에 의해 드레인 드리프트 영역(14)을 형성하는 대신, 드리프트 영역(14)을 제공하는 고저항성 기판의 후면(10b) 내로의 도펀트 확산에 의해 몇몇 이산 장치의 고도핑 농도의 영역(14a)을 형성할 수도 있다.
바디(10)의 후면(10b)에서 기판 혹은 다른 고도핑 농도의 영역(14a)과 컨택트하는 제 2 메인 전극(24)을 갖는 수직형 이산 장치들이 지금까지 설명되었다. 그러나, 본 발명에 따라 집적 장치가 이용될 수도 있다. 이러한 경우, 영역(14a)은 장치 기판과 에피택셜 저도핑 농도의 드레인 영역(14) 간의 도핑된 매립층일 수도 있다. 이 매립층의 영역(14a)은 기판(10a)으로부터 매립층의 깊이에까지 연장되는 도핑된 컨택트 영역을 통해, 전면 주표면(10a)에서 전극(24)에 의해 컨택트될 수도 있다.
전술한 특정의 실시예는 n 채널 장치이며, 영역(13,14)은 n의 도전성 타입이며, 영역(5,150,35)은 p의 도전성 타입이며, 전자 반전 채널은 게이트(11)에 의해 영역(15) 내로 도입된다. 대향의 도전성 타입 도펀트를 사용하여 본 발명에 따른 방법에 의해 p 채널 장치가 제조될 수 있다. 이 경우, 영역(13,14)은 p의 도전성 타입이며, 영역(15,150,35)은 n의 도전성 타입이며, 정공 반전 채널이 게이트(11)에 의해 영역(15) 내로 도입된다.
지금까지 도시한 실시예들이 트렌치 게이트 타입으로 이루어지고 있지만, 본 발명은 쇼트키 다이오드 영역 SA를 DMOS 타입의 MOSFET의 수평 분할 딥 엔드 영역(150) 내로 집적하는데 사용될 수도 있다.
실리콘 이외의 다른 반도체 물질, 가령 실리콘 카바이드가 본 발명의 장치용으로 사용될 수도 있다.
본 발명의 개시된 내용으로부터, 당업자라면 다른 변형 및 수정을 가할 수 있다. 그러한 변형 및 수정은 본 기술분야에서 이미 공지된 등가물 및 다른 특징과 관련될 수 있으며, 전술한 특징 대신 혹은 그에 추가하여 사용될 수 있다.
특정 특징들의 조합에 대한 특허청구범위가 본 출원에서 공식화되고 있지만, 본 발명의 범주에는 본 명세서에서 명시적으로, 암시적으로 혹은 일반적으로 개시되는 신규한 특징 또는 신규한 특징들의 조합들이 임의의 청구범위에서 현재 청구되고 있는 발명과 관련되는지의 여부 및 본 발명의 기술적 문제를 어느 정도 경감하는지에 관계없이 포함될 수 있음을 이해해야 한다.
주목할 것은 본 출원의 심사 과정이나 본 출원으로부터 파생되는 다른 출원의 심사 과정에 본원 발명의 특징 및 그 특징들의 조합의 새로운 청구항을 공식화할 수 있다는 것이다. 따라서, 도 7 및 도 9의 실시예는 다이오드 영역 SA 내에 엔드 영역(150)의 P+ 필드 부분(150f)을 유지할 수 있다. 그러나, 집적된 쇼트키 다이오드 구조체는 필드 부분(150f)없이도, 절연체가 충진된 필드 트렌치(255,155x)에 의해 (표면(10a)으로부터의 깊이 전체에 걸쳐) 수평방향으로 경계를 이루고 있는 n 타입의 드레인 다이오드 부분(14d)을 갖도록 형성될 수도 있다. 이 변형된 다이오드의 제조시에, (도 9의 변형례에서) 엔드 영역(150)을 분할하는 수평의 간격 SY는 보다 넓게 제조되어, 필드 트렌치(255)의 에칭으로 P+ 부분(150f)을 제거할 수 있다. 그러한 다이오드 구조체는 도 7보다는 매우 덜 효과적이다. 그러나, (필드 절연체 트렌치(255x,255)는 가지지만 필드 부분(150f)은 가지지 않는) 쇼트키 다이오드 구조체는 분명히 신규한 것이다. 따라서, 본 출원인은 쇼트키 다이오드 구조체에 대한 특허청구범위를 본 특허출원의 심사과정이나 이 특허출원으로부터 파생되는 다른 출원의 심사과정에서 출원할 수 있는 권리를 가지고 있다.

Claims (14)

  1. 반도체 바디의 셀룰러 영역 내에 활성 장치 셀을 포함하는 셀룰러 MOSFET 장치로서,
    각각의 활성 장치 셀은 제 1 도전성 타입인 표면 인접 소스 영역과 하부의 드레인 영역 사이에 있는 제 2 도전성 타입의 채널 수용 영역과, 상기 채널 수용 영역에 유전적으로 결합되어(dielectrically coupled), 상기 장치의 동작시 상기 소스 영역과 상기 드레인 영역 간의 도전 채널을 제어하는 게이트 전극과, 상기 소스 영역 및 상기 채널 수용 영역에 접속되는 소스 전극을 구비하고,
    상기 셀룰러 영역은, 상기 채널 수용 영역과 인접하며 상기 채널 수용 영역보다 더 깊은 깊이와 더 높은 도핑 농도를 갖는 상기 제 2 도전성 타입의 딥 엔드 영역(a deep end region)을 포함하는 엔드 구조체와 수평 방향으로 경계를 이루며,
    상기 장치는 또한, 상기 바디의 다이오드 영역에서, 상기 소스 전극과 상기 제 1 도전성 타입의 상기 드레인 영역의 다이오드 부분 사이에 집적되는 쇼트키 배리어를 갖는 쇼트키 다이오드를 포함하고,
    상기 딥 엔드 영역은 수평 방향으로 분할되어 상기 엔드 구조체의 딥 엔드 영역 내에 상기 다이오드 영역을 수용하며,
    상기 제 1 도전성 타입의 다이오드 부분은 상기 제 2 도전성 타입의 딥 엔드 영역을 통해 상방으로 연장되고,
    상기 쇼트키 배리어는 상기 쇼트키 다이오드에 대한 필드 릴리프 영역(afield-relief region)으로서 역할을 수행하는 상기 딥 엔드 영역의 수평 분할 부분들과 수평 방향에서 종단을 형성하는
    셀룰러 MOSFET 장치.
  2. 제 1 항에 있어서,
    상기 딥 엔드 영역은 장치 종단 구조체의 일부로서 상기 장치의 주변부 주위로 연장되며, 또한 활성 장치 셀들간의 스트라이프 구조체로서 상기 장치의 적어도 일부를 가로질러 연장되어 상기 장치의 두개의 셀룰러 영역들 간의 스트라이프로서 상기 다이오드 영역을 수용하는
    셀룰러 MOSFET 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 딥 엔드 영역은 상기 장치의 주변부 주위로 연장되는 장치 종단 구조체의 일부이며, 상기 다이오드 영역은 상기 장치의 주변부의 적어도 일부 주위에 수용되는
    셀룰러 MOSFET 장치.
  4. 제 2 항에 있어서,
    상기 활성 장치 셀들은 상기 다이오드 영역을 수용하는 상기 스트라이프 구조체와 나란한, 스트라이프 형태의 지오메트리로 이루어지는
    셀룰러 MOSFET 장치.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 장치 종단 구조체는 상기 스트라이프 구조체에는 존재하지 않는 필드 절연체를 포함하는
    셀룰러 MOSFET 장치.
  6. 제 2 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 장치 종단 구조체는 상기 종단 구조체 내에 상기 다이오드 영역을 수용하는 상기 딥 엔드 영역에 인접한 필드 절연체를 포함하는
    셀룰러 MOSFET 장치.
  7. 제 6 항에 있어서,
    상기 필드 절연체는 필드 트렌치 내에 수용되는 증착된 절연 물질을 포함하며, 상기 트렌치는 상기 딥 엔드 영역보다 상기 바디에서 더 깊은 깊이까지 연장되고, 상기 다이오드의 상기 필드 릴리프 영역을 제공하는 상기 딥 엔드 영역의 부분들과 수평 방향에서 경계를 이루는
    셀룰러 MOSFET 장치.
  8. 제 7 항에 있어서,
    상기 게이트는, 상기 소스 영역으로부터 상기 채널 수용 영역을 통해 상기 하부의 드레인 영역 내부로 연장되는 절연된 게이트 트렌치 내에 수용되는 트렌치 게이트이며, 상기 절연된 게이트 트렌치는 상기 필드 트렌치보다 더 얕은
    셀룰러 MOSFET 장치.
  9. 제 1 항 내지 제 8 항 중의 어느 한 항에 있어서,
    상기 게이트는, 상기 소스 영역으로부터 상기 채널 수용 영역을 통해 상기 하부의 드레인 영역 내부로 연장되는 절연된 게이트 트렌치 내에 수용되는 트렌치 게이트이며, 상기 절연된 게이트 트렌치의 수평 방향의 확장부는 장치 종단 구조체의 일부로서 상기 딥 엔드 영역과 종단을 형성하고, 상기 딥 엔드 영역은 상기 절연된 게이트 트렌치 및 그 수평 방향의 연장부보다 더 깊은
    셀룰러 MOSFET 장치.
  10. 제 1 항 내지 제 9 항 중의 어느 한 항에 있어서,
    상기 장치의 차단 상태(a blocking state)에서 상기 딥 엔드 영역의 수평 방향으로 분할된 부분들의 간격에 걸쳐 상기 드레인 영역의 상기 다이오드 부분의 공핍이 허용될 정도로 상기 딥 엔드 영역의 상기 수평 방향의 분할 부분들의 간격이 매우 조밀한
    셀룰러 MOSFET 장치.
  11. 반도체 바디의 셀룰러 영역 내에 활성 장치 셀을 포함하고, 또한 상기 바디의 다이오드 영역에서, 드레인 영역의 다이오드 부분과 소스 전극 사이에 집적되는 쇼트키 배리어를 갖는 쇼트키 다이오드를 포함하는 셀룰러 MOSFET 장치의 제조 방법에 있어서,
    (a) MOSFET 장치의 드레인 영역에 대해 제 1 도전성 타입의 바디 부분을 갖는 반도체 바디를 제공하는 단계와,
    (b) 셀룰러 영역을 제공하는 바디의 영역과 수평 방향으로 경계를 이루는 엔드 구조체에 대해 제 2 도전성 타입의 엔드 영역을 제공하도록 바디를 국부적으로 도핑하는 단계―상기 엔드 영역은 수평 방향으로 분할되어, 상기 엔드 구조체의 엔드 영역 내에서 다이오드 영역을 수용하며, 드레인 영역의 다이오드 부분은 상기 엔드 영역을 통해 상방으로 연장됨―와,
    (c) 상기 셀룰러 영역 내에 활성 장치 셀들을 형성하는 단계―각각의 셀은 제 1 도전성 타입의 표면 인접 소스 영역과 하부의 드레인 영역 사이에 제 2 도전성 타입의 채널 수용 영역과, 상기 채널 수용 영역에 유전적으로 결합되어 상기 장치의 동작시 상기 소스 영역과 상기 드레인 영역 간의 도전 채널을 제어하는 게이트 전극을 가지며, 상기 단계 (b)의 국부 도핑 단계로부터 발생하는 상기 엔드 영역은 상기 채널 수용 영역과 인접하며 상기 채널 수용 영역보다 더 깊고 보다 높은 도핑 농도를 가짐―와,
    (d) 상기 엔드 영역의 수평 분할 부분들과 수평 방향에서 종단을 형성하는 쇼트키 배리어를 상기 다이오드 영역에 형성하는 단계―수평 분할 부분은 상기 쇼트키 다이오드에 대한 필드 릴리프 영역으로서 기능함―를 포함하는
    셀룰러 MOSFET 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 장치 종단 구조체는 필드 절연체를 포함하며, 단계 (c) 이전에 상기 다이오드 영역 위에 제공되는 필드 절연체의 여분의 영역은 상기 활성 장치 셀의 형성 동안 상기 다이오드 영역을 마스킹하는 기능을 수행하며, 단계 (d)의 쇼트키 배리어 형성 이전에 상기 다이오드 영역으로부터 제거되는
    셀룰러 MOSFET 장치의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 MOSFET 장치는 에칭 마스크층의 윈도우로 단계 (c)에서 바디 내로 에칭되는 트렌치 내에 게이트 전극을 수용하는 트렌치 게이트를 가지며, 상기 에칭 마스크층의 영역은 상기 다이오드 영역 위에 제공되어, 단계 (c)에서 상기 활성 장치 셀의 형성 동안 상기 다이오드 영역을 마스킹하며, 단계 (d)에서 상기 쇼트키 배리어를 형성하기 전에 상기 다이오드 영역으로부터 제거되는
    셀룰러 MOSFET 장치의 제조 방법.
  14. 제 11 항 내지 제 13 항 중의 어느 한 항에 있어서,
    청구항 제 2 항 내지 제 10 항 중 어느 한 항의 하나 이상의 추가적인 장치 특징들이 제공되는
    셀룰러 MOSFET 장치의 제조 방법.
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