JP2009117670A - 半導体素子およびその製造方法 - Google Patents
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Abstract
【解決手段】第1導電型不純物の半導体層と、半導体層に形成の局所絶縁層7と、局所絶縁層を挟んで、第2導電型不純物のドレイン層8、ソース層11と、局所絶縁層上からソース層に至る半導体層上のゲート電極13と、を備えた半導体素子において、ドレイン層下、局所絶縁層下、およびゲート電極下の半導体層に、第2導電型不純物をドレイン層より低濃度の低濃度拡散層と、ゲート電極と半導体層の間に、ゲート電極のソース層側端部から局所絶縁層に向かって、局所絶縁層に達することなく延在した第1のゲート絶縁膜と、ゲート電極と半導体層の間に、局所絶縁層の他の側の端部からソース層に向かって延在して第1のゲート絶縁膜に接続された、膜厚が第1のゲート絶縁膜の膜厚より厚く、局所絶縁層の膜厚の半分よりも薄い第2のゲート絶縁膜と、を有する。
【選択図】図1
Description
そこで、本発明は、所定の耐圧で、所定のON抵抗を得ることができる実用可能なリサーフ型LDMOS(半導体素子)を実現する手段を提供することを目的とする。
図1において、1は半導体素子としてのリサーフ型LDMOSである。本実施例ではP型のリサーフ型LDMOSである。
2は半導体層としてのシリコン基板であり、シリコン(Si)からなる基板に、本実施例の第1導電型不純物であるリン(P)や砒素(As)等のN型不純物を比較的低濃度に拡散させて形成されている(以下、N型シリコン基板2という。)。
素子分離層4は、N型シリコン基板2の素子分離領域5に、酸化シリコン(SiO2)等の絶縁材料で形成され、N型シリコン基板2の隣合う素子形成領域3との間を電気的に絶縁分離する機能を有している。
8はドレイン層であり、局所絶縁層7の一の側と素子分離層4との間の領域のN型シリコン基板2に、本実施例の第2導電型不純物であるN型とは逆型のボロン(B)等のP型不純物を高濃度に拡散させて形成された拡散層である。
12は引揚げ層としてのN+拡散層であり、ソース層11に隣接した領域の表層に、N型不純物を高濃度に拡散させて形成された拡散層である。
13はゲート電極であり、N型不純物を比較的高濃度に含有する多結晶シリコン等の電極材料からなる電極であって、局所絶縁層7上からソース層11の端部に至る領域のN型シリコン基板2上に形成され、N型シリコン基板2に対向配置されている。
20は層間絶縁膜であり、N型シリコン基板2上に形成されたリサーフ型LDMOS1等を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
23はメタル配線であり、層間絶縁膜20上に形成されたタングステンやアルミニウム等の導電材料からなる金属導電層をパターニングして形成された配線であって、各コンタクトプラグ22に電気的に接続している。
以下に、図2、図3にPで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
この場合の犠牲酸化膜27は、イオン注入時のN型シリコン基板2の上面を保護して上面の平坦性を保つと共に、シリコン窒化膜の残渣が存在する場合の残渣の除去等のために形成される。
この熱酸化により、第2のゲート絶縁膜17の膜厚は、50nm程度に成長する。
これにより、N型シリコン基板2とPドリフト拡散層14とのPN接合の位置は、第1のゲート絶縁膜16の直下の第2のゲート絶縁膜17に近接した位置に形成される。
なお、上記したオフセット長Loは、N型シリコン基板2とPドリフト拡散層14との境界の実測が困難なために、拡大代の0.4μmはシミュレーション計算により求めた。
P6(図3)、工程P5でイオン注入に用いたレジストマスク25を除去し、フォトリソグラフィにより、N型シリコン基板2上に、素子形成領域3の素子分離層4と局所絶縁層7の一の側との間のPドリフト拡散層14(ドレイン層8の形成領域)およびゲート電極13の局所絶縁層7の反対側に隣接するソース層11の形成領域のNボディ拡散層15を露出させたレジストマスク25(不図示)を形成し、これをマスクとして、P型不純物(本実施例では、ボロン)を注入し、P型不純物をPドリフト拡散層14より高濃度に拡散させたドレイン層8およびソース層11を形成する。
層間絶縁膜20の形成後に、フォトリソグラフィにより層間絶縁膜20上に、ソース層11とN+拡散層12の境界部およびドレイン層8のそれぞれのコンタクトホールの形成領域の層間絶縁膜20を露出させた開口部を有するレジストマスク25(不図示)を形成し、これをマスクとして酸化シリコンを選択的にエッチングする異方性エッチングにより層間絶縁膜20貫通してソース層11とN+拡散層12の境界部およびドレイン層8に達するコンタクトホールをそれぞれ形成し、前記のレジストマスク25の除去後に、CVD法またはスパッタ法によりコンタクトホール内にタングステンを埋め込み、その上面を平坦化処理して層間絶縁膜20の上面を露出させ、コンタクトプラグ22を形成する。
このとき、本実施例の局所絶縁層7のソース層11側の端部には、局所絶縁層7に隣接して、第1のゲート絶縁膜16に段状に接続する膜厚の厚い第2のゲート絶縁膜17が形成されているので、形状の変化点に生ずる電界集中を段階的に分散させて、局所絶縁層7のソース層11側の端部の形状変化点に発生していた電界集中を緩和することができ、より高い耐圧を確保することができる。
上記のようにして製造したリサーフ型LDMOS1が目標とする所定の耐圧は20V以上、所定のON抵抗は80mΩmm2以下である。
図5ないし図7は、電界集中の緩和に貢献する厚い第2のゲート絶縁膜17のステップ長Lsを、上記工程P3の局所絶縁層7の端部Aからのレジストマスク25の形成領域を変更して、ステップ長Lsを変化させた場合の、耐圧、ON抵抗、閾電圧の実測結果である。
本実施例のリサーフ型LDMOS1の目標耐圧20V以上を確保するためには、図5に示すように、ステップ長Lsを、0.3μm以上にすることが必要である。
従って、図7に示すように、閾電圧を所定の電圧域に保った状態で、耐圧とON電流との目標値を両立させるためには、ステップ長Lsの範囲を、0.3μm以上、1.1μm以下の範囲にすることが望ましい。
また、オフセット長Loからステップ長Lsを減じた差の長さΔLは、オフセット長Loが0.9μmであるので、これからステップ長Lsの上限、または下限を減じた−0.2μm以上、0.6μm以下の範囲に設定すれば、上記の実用的な範囲を確保することができる。
上記の第2のゲート絶縁膜17の膜厚は、形状の変化点に生ずる電界集中を段階的に分散させて電界集中を緩和するために、層間絶縁膜20の形成前の局所絶縁層7の膜厚の半分から第1のゲート絶縁膜16の膜厚を減じた厚さの、30%以上、70%以下の範囲に設定することが望ましい。
以上説明したように、本実施例では、N型不純物を低濃度に拡散させたN型シリコン基板に形成された局所絶縁層と、局所絶縁層の一の側に隣接する領域のN型シリコン基板に、N型とは逆型のP型不純物を高濃度に拡散させて形成されたドレイン層およびソース層とを備えたリサーフ型LDMOSにおいて、ドレイン層下のN型シリコン基板および局所絶縁層下を潜ってソース層側に延在する領域のN型シリコン基板に、P型不純物を低濃度に拡散させてPドリフト拡散層を形成し、局所絶縁層のソース層側に隣接するPドリフト拡散層上の領域に、薄い膜厚の第1のゲート絶縁膜に接続し、第1のゲート絶縁膜より厚い膜厚の第2のゲート絶縁膜を形成するようにしたことによって、Pドリフト拡散層上の第1のゲート絶縁膜と第2のゲート絶縁膜との接続部に段状の形状変化点を形成することができ、形状の変化点に生ずる電界集中を段階的に分散させて、局所絶縁層のソース層側の端部の形状変化点に発生していた電界集中を緩和して、より高い耐圧を確保することが可能になり、所定の耐圧で、所定のON抵抗を得ることができる実用可能なリサーフ型LDMOSを実現するができる。
図8に示す高耐圧MOSFET30は、素子分離層4でリサーフ型LDMOS1の素子形成領域3から絶縁分離されたN型シリコン基板2に形成され、上記第2のゲート絶縁膜17と同様にして形成された厚いゲート絶縁膜31と、この厚いゲート絶縁膜31を介してN型シリコン基板2に対向配置され上記ゲート電極13と同様にして形成されたゲート電極32、ゲート電極32の両側に上記局所絶縁層7と同様にして形成された局所絶縁層33、それぞれの局所絶縁層33のゲート電極32の反対側のN型シリコン基板2に上記ドレイン層8およびソース層11と同様にして形成されたドレイン層34およびソース層35、ドレイン層34およびソース層35下のN型シリコン基板2に上記Pドリフト拡散層14と同様にして形成されたPドリフト拡散層36等を有し、ドレイン層34およびソース層35下のそれぞれのPドリフト拡散層36に挟まれたゲート電極32下のN型シリコン基板2を、高耐圧MOSFET30のチャネル領域として機能させて構成されている。
また、上記実施例においては、P型のリサーフ型LDMOSを例に説明したが、ゲート電極のN型の極性はそのままにして、シリコン基板を含む各拡散層の極性を逆にしたN型のリサーフ型LDMOSの場合も同様である。
2 N型シリコン基板
3 素子形成領域
4 素子分離層
5 素子分離領域
7、33 局所絶縁層
8、34 ドレイン層
11、35 ソース層
12 N+拡散層
13、32 ゲート電極
14、36 Pドリフト拡散層
14a P低濃度注入層
15 Nボディ拡散層
16 第1のゲート絶縁膜
17 第2のゲート絶縁膜
20 層間絶縁膜
22 コンタクトプラグ
23 メタル配線
25 レジストマスク
27 犠牲酸化膜
30 高耐圧MOSFET
31 ゲート絶縁膜
Claims (5)
- 第1導電型不純物を拡散させた半導体層と、
前記半導体層に形成された局所絶縁層と、
前記局所絶縁層の一の側の前記半導体層に、前記第1導電型とは逆型の第2導電型不純物を拡散させて形成されたドレイン層と、
前記局所絶縁層の他の側から離間した前記半導体層に、前記第2導電型不純物を拡散させて形成されたソース層と、
前記局所絶縁層上から前記ソース層に至る前記半導体層上に形成されたゲート電極と、を備えた半導体素子において、
前記ドレイン層下、前記局所絶縁層下、および前記ゲート電極下の前記半導体層に、前記第2導電型不純物を前記ドレイン層より低濃度に拡散させて形成された低濃度拡散層と、
前記ゲート電極と前記半導体層の間に形成され、かつ前記ゲート電極の前記ソース層側端部から前記局所絶縁層に向かって、前記局所絶縁層に達することなく延在している第1のゲート絶縁膜と、
前記ゲート電極と前記半導体層の間に形成され、かつ前記局所絶縁層の他の側の端部から前記ソース層に向かって延在し前記第1のゲート絶縁膜に接続された、膜厚が前記第1のゲート絶縁膜の膜厚より厚く、前記局所絶縁層の膜厚の半分よりも薄い第2のゲート絶縁膜と、を有することを特徴とする半導体素子。 - 請求項1において、
前記局所絶縁層の他の側である前記ソース層側の端部と、前記第2のゲート絶縁膜の前記ソース層側の端部との距離をステップ長Lsとし、前記局所絶縁層の前記ソース層側の端部と、前記低濃度拡散層の前記ソース層側の端部との距離をオフセット長Loとしたときに、
前記ステップ長Lsが、0.3μm以上、1.1μm以下の範囲であり、かつ前記オフセット長Loから前記ステップ長Lsを減じた差の長さΔLが、−0.2μm以上、0.6μm以下の範囲であることを特徴とする半導体素子。 - 請求項1において、
前記第2のゲート絶縁膜の膜厚が、前記局所絶縁層の膜厚の半分から前記第1のゲート絶縁膜の膜厚を減じた厚さの、30%以上、70%以下の範囲であることを特徴とする半導体素子。 - 第1導電型不純物を拡散させた半導体層に、素子形成領域を囲う素子分離層と、前記素子分離層の内側の前記素子分離層から離間した位置に局所絶縁層とを形成する工程と、
前記局所絶縁層の一の側と前記素子分離層との間、および前記局所絶縁層の他の側に隣接する領域の前記半導体層に、前記第1導電型とは逆型の第2導電型不純物を低濃度に注入して、低濃度注入層を形成する工程と、
前記低濃度注入層上の前記局所絶縁層の他の側に隣接する領域に、第2のゲート絶縁膜を形成する工程と、
前記半導体層上に、前記前記第2のゲート絶縁膜に接続させて、前記第2のゲート絶縁膜より膜厚の薄い第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜および第2のゲート絶縁膜上、および前記局所絶縁層上にゲート電極を形成する工程と、
熱処理により、前記低濃度注入層に注入された第2導電型不純物を拡散させて、前記局所絶縁層の一の側と前記素子分離層との領域下、前記局所絶縁層下、および前記ゲート電極下の前記半導体層に、低濃度拡散層を形成する工程と、
前記局所絶縁層の一の側の前記低濃度拡散層、および前記ゲート電極の前記局所絶縁層と反対側に隣接するソース層の形成領域の半導体層に、前記第2導電型不純物を前記低濃度拡散層より高濃度に拡散させてドレイン層およびソース層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。 - 請求項4において、
前記局所絶縁層の他の側である前記ソース層側の端部と、前記第2のゲート絶縁膜の前記ソース層側の端部との距離をステップ長Lsとし、前記局所絶縁層の前記ソース層側の端部と、前記低濃度拡散層の前記ソース層側の端部との距離をオフセット長Loとしたときに、
前記ステップ長Lsが、0.3μm以上、1.1μm以下の範囲であり、かつ前記オフセット長Loから前記ステップ長Lsを減じた差の長さΔLが、−0.2μm以上、0.6μm以下の範囲であることを特徴とする半導体素子の製造方法。
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