KR20160027290A - 절연 또는 반절연 ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 높은 내압 특성을 갖는 SiC 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 SiC 반도체 소자는, 절연 또는 반절연성 SiC 기판; 상기 SiC 기판 내부에 형성된 복수의 반도체 영역들; 및 상기 SiC 기판 상에 형성되며, 상기 복수의 도핑 영역들을 전기적으로 연결하기 위한 전극들을 포함한다. 본 발명에 따른 SiC 소자는 절연 또는 반절연SiC 기판에 고농도의 반도체 영역을 형성함으로써. 높은 내압 특성을 나타내고, 이온 주입 공정을 통해 구현될 수 있다.
Description
본 발명은 SiC 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 높은 내압 특성을 갖는 SiC 반도체 소자 및 그 제조 방법에 관한 것이다.
높은 항복전압, 열전도성, 그리고 큰 전자 유동 속도 등 우수한 특성으로 인해 대전력 및 스위칭 특성 등을 충족시켜줄 수 있는 소자로서 기존의 실리콘(Si) 소자보다 우수한 특성을 나타내는 실리콘 카바이드(SiC) 기반의 반도체 소자가 주목받고 있다.
고전압 탄화규소 수평형 금속 산화막 반도체 전계 효과 트랜지스터(Lateral Metal Oxide Semiconductor Field Emmission Transistor; LMOSFET)는 탄화규소(SiC) 기판 상에 탄화규소 에피층을 형성한 후 이온 주입을 통해 필요한 영역을 형성하는 방식으로 제작된다. 이와 같은 통상의 LMOSFET 제조 공정은 고가의 에피층 형성 공정을 별도로 진행하여야 하고, N-기판 상에 P-에피층을 형성하는 경우 기판으로의 누설전류가 크다는 단점을 갖는다.
한편, 현재 일반적으로 많이 사용되는 실리콘 기반의 고전압 수평형 소자의 경우에도 높은 항복전압을 얻기 위해 낮은 농도의 에피층을 사용하기 때문에 높은 온-저항으로 인해 전류 제어도(Controllability)가 낮고, 특히 최근 자동차용에서 많이 사용되는 600V급 소자를 실리콘 기반으로 제조할 경우 소자의 면적이 커지는 문제점이 있다.
본 발명은 고내압 특성을 갖는 SiC 기반의 반도체 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명은 절연 또는 반절연 기판에서의 SiC 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 에피택셜층을 구비하지 않으면서도 고내압 특성을 갖는 SiC 반도체 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명은 이온 주입 공정에 의해 고내압 특성을 갖는 SiC 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일측면에 따른 SiC 반도체 소자는, 절연 또는 반절연성 SiC 기판; 상기 SiC 기판 내부에 형성된 복수의 반도체 영역들; 및 상기 SiC 기판 상에 형성되며, 상기 복수의 도핑 영역들을 전기적으로 연결하기 위한 전극들을 포함한다. 이 때, 상기 SiC 기판은 전기 저항이 105 cm3이상이거나 105~107Ω/cm3인 것이 바람직하다.
또한, 상기 SiC 기판은 단일의 SiC 단결정 몸체이고, 상기 기판 내부 또는 상기 기판 표면 상에 에피택셜층을 포함하지 않는 것이 바람직하다.
본 발명에서 상기 복수의 반도체 영역들은 소오스 영역, 베이스 영역, 전류 통로 영역 및 드레인 영역을 포함하고, 상기 복수의 반도체 영역들은 SiC 기판 표면에 대하여 실질적으로 평행하게 배열된 횡방향 금속 산화막 전계효과 트랜지스터일 수 있다.
본 발명에서 상기 베이스 영역은 상기 소오스 영역과 상기 전류 통로 영역 사이에서 상기 소오스 영역 하단으로 연장되어 상기 소오스 영역과 접합을 형성한다.
본 발명에서, 상기 전류 통로 영역의 접합 깊이는 상기 소오스 영역의 접합 깊이보다 갖거나 큰 것이 바람직하고, 상기 베이스 영역의 접합 깊이보다는 작은 것이 바람직하다.
본 발명의 다른 측면에 따르면, 소오스 영역, 드레인 영역, 베이스 영역 및 전류 통로 영역을 포함하는 복수의 반도체 영역과 전기 저항이 105 Ω/cm3 이상인 저항 영역을 포함하는 단일의 단결정 SiC 기판; 및 상기 SiC 기판 상에 형성된 소오스 전극, 드레인 전극 및 게이트 전극을 포함하는 금속 산화물 전계효과 트랜지스터가 제공된다.
이 때, 복수의 반도체 영역 중 상기 전류 통로 영역은 상기 저항 영역과 접합면을 형성한다. 또한, 상기 소오스 영역은 베이스 영역과 접합면을 형성하고, 상기 복수의 반도체 영역은 횡방향으로 배열되며, 상기 전류 통로 영역의 접합 깊이는 상기 소오스 영역의 접합 깊이보다 같거나 크고 상기 베이스 영역의 접합 깊이보다 작다.
본 발명의 또 다른 측면에 따르면, 절연 또는 반절연성 SiC 기판을 제공하는 단계; 상기 SiC 기판 내부에 도펀트를 주입하여 복수의 반도체 영역들을 형성하는 단계; 및 상기 SiC 기판 상의 상기 복수의 도핑 영역을 전기적으로 연결하기 위한 전극을 형성하는 단계를 포함하는 SiC 반도체 소자의 제조 방법이 제공된다.
이 때, 상기 복수의 반도체 영역은 소오스 영역, 베이스 영역, 드레인 영역 및 전류 통로 영역을 포함하고, 상기 복수의 반도체 영역을 형성하는 단계는, 제2 도전형의 도펀트를 이온 주입하여 베이스 영역을 형성하는 단계; 제1 도전형의 도펀트를 이온 주입하여 전류 통로 영역을 형성하는 단계; 상기 베이스 영역 내에 제1 도전형의 도펀트를 주입하여 소오스 영역을 형성하는 단계; 및 제1 도전형의 도펀트를 주입하여 드레인 영역을 형성하는 단계를 포함할 수 있다.
이 때, 상기 소오스 영역과 드레인 영역은 하나의 이온 주입 공정으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 전류 통로 영역의 이온 주입 깊이는 100~300 nm인 것이 바람직하다. 또한, 상기 소오스 영역의 이온 주입 깊이는 100~300 nm, 상기 베이스 영역의 이온 주입 깊이는 200 ~ 1000 nm인 것이 바람직하다.
이 때, 상기 전류 통로 영역의 도펀트 농도는 1015~ 1017/cm3이고, 상기 베이스 영역의 도펀트 농도는 1016 ~ 1018/cm3인 것이 바람직하다.
본 발명의 일측면에 따르면, SiC 소자는 절연 또는 반절연 SiC 기판에 고농도의 반도체 영역을 형성함으로써. 높은 내압 특성을 나타낼 수 있게 된다. 또한, 본 발명의 SiC 반도체 소자의 내압 특성은 전류 통로 영역의 길이에 주로 의존하게 되므로, 전류 통로 영역의 길이에 따라 내압 특성을 조절할 수 있게 된다.
또한, 본 발명의 다른 측면에 따르면, SiC 기판 상에 에피택셜층을 형성하는 공정을 수행하지 않게 되며, 이에 따라 이온 주입 공정만으로 필요한 반도체 영역의 형성이 가능하게 되며, 공정 비용의 대폭적인 절감이 가능하다.
또한, 본 발명의 또 다른 측면에 따르면, 실리콘 기반 소자와 동일한 정도의 내압을 유지하는데 매우 작은 크기의 소자로 구현할 수 있게 된다. 예를 들어, 본 발명에 따른 SiC 반도체 소자는 실리콘 반도체 소자와 동일 내압을 유지하기 위해 전류 통로 영역의 길이는 1/10 수준으로 구현 가능하고, 전류 통로 영역의 농도를 10배 이상 증가시킬 수 있으므로, 실리콘 기반 소자에 비해 1/100 수준으로 온-저항을 낮출 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 금속 산화막 전계효과 트랜지스터의 단면 구조를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 수평형 금속 산화막 반도체 전계 효과 트랜지스터의 내압 특성을 전산모사한 결과를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 수평형 금속 산화막 반도체 전계 효과 트랜지스터의 전류 도핑 영역의 농도, 길이에 따른 내압 특성을 전산모사한 결과를 나타낸 그래프이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 금속 산화막전계효과 트랜지스터의 제조 공정을 모식적으로 나타낸 공정도이다.
도 2는 본 발명의 일 실시예에 따른 수평형 금속 산화막 반도체 전계 효과 트랜지스터의 내압 특성을 전산모사한 결과를 나타낸 그래프이다.
도 3은 본 발명의 일 실시예에 따른 수평형 금속 산화막 반도체 전계 효과 트랜지스터의 전류 도핑 영역의 농도, 길이에 따른 내압 특성을 전산모사한 결과를 나타낸 그래프이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 금속 산화막전계효과 트랜지스터의 제조 공정을 모식적으로 나타낸 공정도이다.
본 발명은 SiC 기판으로 절연 또는 반절연 기판을 사용한다. 상기 절연 또는 반절연 기판은 전기 저항이 105Ω/cm3 이상을 갖는다. 보다 구체적으로, 본 발명에서 절연 기판이란 107Ω/cm3 이상의 저항을 갖는 것을 말한다. 또한 반절연 기판은 105~107Ω/cm3 범위의 저항을 갖는 것을 말한다. 기판의 저항은 SiC 단결정성장시 불순물의 함량을 제어함으로써 조절될 수 있다. 통상적으로 의도하지 않은 불순물을 포함하는 순수한 SiC 단결정이 본 발명의 SiC 기판으로 사용될 수 있다. 물론, 본 발명에서 상기 절연 또는 반절연 기판은 전술한 저항 조건을 만족하되 의도된 불순물을 포함할 수 있음은 물론이다.
본 발명의 SiC 반도체 소자는 전술한 SiC 기판의 내부에 이온 주입에 의해 형성되는 복수의 반도체 영역들을 포함하여 구성된다. 바꾸어 말하면, 본 발명은 통상적인 에피택셜층을 이용하여 반도체 영역을 구현하지 않는다.
일반적으로 실리콘 기반으로 수평형 반도체 소자를 제작할 경우 600V 정도의 내압을 얻기 위해서는 60㎛ 이상의 에피층 길이와 20㎛ 내외의 에피층 두께가 필요하다. 그러나, SiC 기판을 이용할 경우 5㎛의 에피층 길이와 1㎛의 에피층 두께만으로도 600V 이상의 내압을 얻을 수 있다. 따라서, SiC 반도체 소자는 실리콘 반도체 소자에 비하여 1/10의 크기로도 동일한 내압 특성을 구현할 수 있다. 또한, SiC 소자는 10 배 이상의 도핑 농도를 구현할 수 있다. 따라서, 대략적으로 실리콘 반도체 소자에 비해 대략 100 배 수준으로 온-저항을 낮출 수 있게 된다.
도 1은 본 발명의 일실시예에 따라 구현된 SiC 반도체 소자를 예시적으로 도시하고 있다.
도 1의 소자는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; 100)를 예시하고 있다. 그러나, 본 발명에 개시되는 기술 사상에 따라 다른 반도체 소자 예컨대 CMOS 등과 같은 반도체 소자를 구현하는 데에 아무런 어려움이 없다는 것은 당업자라면 누구나 알 수 있을 것이다.
도 1의 소자는 기판(110) 내부에 형성된 복수의 반도체 영역과 저항 영역(112)을 구비하고 있다.
본 실시예에서 상기 SiC 기판은 전기 저항이 105~107Ω/cm3인 반절연 기판 또는 107Ω/cm3인 절연 기판이 사용될 수 있다. 따라서, 상기 기판 내의 저항 영역(112)의 전기 저항은 기판 고유의 저항 수준으로 유지된다.
본 발명에서 상기 복수의 반도체 영역들은 SiC 기판 내부에 형성된다. 즉, 상기 SiC 기판은 단일의 단결정 몸체(single crystal body)로 구성될 수 있다. 바람직하게는 SiC 기판은 SiC단결정 웨이퍼로 구현될 수 있으며, 반도체 영역의 형성을 위하여 별도의 물질층 예컨대 에피택셜층을 필요로 하지 않는다.
FET 구조의 구현을 위하여 상기 반도체 영역들은 소오스 영역(130), 드레인 영역(150) 및 베이스 영역(120)을 포함하고, 상기 베이스 영역(120)과 상기 드레인 영역(150) 사이에는 기판 표면에 대하여 평행하게 연장되는 전류 통로 영역(140)이 구비되어 있다. 또한, 본 발명에서 전계효과 트랜지스터를 구성하는 소오스 영역, 베이스 영역 및 드레인 영역 등의 반도체 영역들은 SiC 기판 표면에 대해 횡방향으로 배열되어 있다.
본 발명에서 베이스 영역(120), 드레인 영역 및 전류 통로 영역(140)은 SiC 기판의 저항 영역과 접합면을 형성하고 있다.
본 발명에서 상기 소오스 영역(130), 드레인 영역(150) 및 상기 전류 통로 영역(140)은 제1 도전형의 반도체 영역이고, 상기 베이스 영역(120)은 상기 제1 도전형과는 상이한 제2 도전형의 반도체 영역이다. 예시적으로 상기 소오스 및 드레인은 각각 n형 반도체 영역으로 구현되고, 상기 베이스 영역은 p형 반도체 영역이며, 상기 전류 통로 영역은 n형 반도체 영역으로 구현될 수 있다.
통상적으로 FET 소자가 견딜 수 있는 내압의 크기는 전류 통로 영역(140)의 길이(LCPL)와 두께에 의존한다. 그러나, 본 발명에서 전류 통로 영역(140)은 높은 저항을 갖는 반절연 또는 절연 기판(110)과 접합면을 형성하므로 높은 도핑 농도 구배를 형성할 수 있다. 이에 따라, 전류 통로 영역(140)에 형성되는 공핍층은 본 발명의 소자에 높은 내압 특성을 부여할 수 있게 된다.
그러므로, 본 발명의 SiC 소자에서 전류 통로 영역의 두께가 내압 특성에 미치는 영향은 무시할만한 수준으로 감소된다. 따라서, 내압의 크기는 전류 통로 영역(140)의 길이(LCPL)에 주로 의존하게 된다.
이에 따라, 전류 통로 영역(140)의 두께는 자유롭게 설계될 수 있으며, 그 접합 깊이(junction depth)는 통상의 반도체 소자의 그것에 비해 매우 작은 값을 가질 수 있게 된다.
본 발명의 일실시예에 따르면, 상기 전류 통로 영역(140)의 접합 깊이는 소오스 영역(130)의 접합 깊이와 같거나 이보다 크고, 베이스 영역(120)의 접합 깊이보다 작도록 설계될 수 있다. 본 발명에 따른 전류 통로 영역(140)은 낮은 이온 주입 깊이로 설계될 수 있고, 이온 주입 공정에 의해 고농도 도핑이 용이하게 된다.
도시된 바와 같이, 상기 소오스 영역(130)은 베이스 영역(120)의 웰 내에 형성되어 베이스 영역(120)과 접합면(junction)을 형성하고 있다. 부가적으로, 본 발명에서 상기 베이스 영역(120)의 일부는 상기 소오스 영역(130)과 상기 베이스 영역(120)을 등전위로 유지하기 위한 제2 도전형의 고농도 도핑 영역(122)으로 구현될 수 있다.
상기 소오스 영역(130) 및 상기 드레인 영역(150) 상에는 소오스 전극(132)과 드레인 전극(152)이 배치되어 있다.
또한, 상기 SiC 기판(110) 상에는 게이트 산화막(160)이 형성되며, 상기 절연막(160) 상의 상기 소오스 영역과 상기 전류 통로 영역 사이에는 상기 절연막(160)을 개재하여 게이트 전극(170)이 배치된다.
또한, 상기 SiC 기판의 하단에는 하부 전극(180)이 구비되어 있다.
이하에서는 본 발명의 SiC LMOSFET의 동작을 설명한다. 게이트(170)에 일정한 값 이상의 양의 전압이 인가되면 게이트 절연막(160) 하단 베이스 영역(120)에 음의 전하가 모여 전류가 흘러갈 수 있는 채널 영역이 형성된다. 드레인 전극(152)에 양의 전압이 인가되면 소오스 영역(130)에서 드레인 영역(150)으로 전류가 흘러가게 된다. 또한 게이트(170)와 소오스 전극(132)을 접지시키고 드레인 전극(152)에 전압을 인가하게 되면 전류 통로 영역(140)에 공핍층이 형성되어 내압을 견디게 된다.
상술한 본 발명의 SiC LMOSFET은 다음과 같은 장점을 갖는다. 먼저, 본 발명에서 전류 통로 영역은 낮은 두께를 가질 수 있다. 그러므로, 이온 주입 깊이는 SiC 기판 표면 근처로 국한된다. 본 발명의 SiC LMOSFET은 낮은 전류 통과 영역의 두께에도 불구하고 높은 내압 특성을 나타내며, 내압의 크기는 전적으로 전류 통과 영역의 길이에 의존한다. 전류 통로 영역은 이온 주입에 의해 손쉽게 형성될 수 있고, 고농도 도핑이 용이해진다. 본 발명에 따르면, 실리콘 기반의 소자와 비교할 때, 1/10의 길이로도 동일한 내압을 유지할 수 있으며, 전류가 흘러가는 영역의 농도를 10배 이상 증가시킬 수 있기 때문에 실리콘 기반 소자에 비해 1/100 수준으로 온-저항을 낮출 수 있게 된다.
도 2는 본 발명의 일실시예에 따라 전기 저항이 107Ω/cm2인 반절연 기판을 이용하여 도 1과 같은 수평형 금속 산화막 반도체 전계 효과 트랜지스터를 구현한 경우의 내압 특성을 전산모사한 결과를 나타낸 것이다.
전산 모사에는 실바코(Silvaco)사의 TCAD 툴을 사용하였다. 전산 모사에 사용된 각 영역의 도핑 농도와 접합 깊이는 다음과 같다.
- P-베이스 농도 및 접합 깊이 : 3×1017/cm3, 0.7um
- N+ 소스/드레인 농도 및 접합 깊이 : 3×1020/cm3, 0.2um
- 전류 통로 영역의 농도 및 접합 깊이 : 1×1015/cm3 ~ 1×1017/cm3, 0.2um
- 전류 통로 영역 길이 : 5 ~ 20um까지 5um씩 증가
도 2를 참조하면, SiC 소자의 내압 특성은 전류 통로 영역의 길이에 따라 변화함을 알 수 있다. 전산 모사된 SiC 소자는 1㎛당 대략 100V 정도의 높은 내압 특성을 보여주고 있다. 일반적으로 실리콘 반도체 기반의 수평형 금속 산화막 반도체 전계효과 트랜지스터에서 100V의 절연 내압을 얻기 위해 10㎛ 정도의 길이가 필요한 점을 고려하며, 본 발명의 MOSFET은 실리콘 기반 소자에 비해 10배 이상의 높은 내압 특성을 보여준다.
도 3에 본 발명의 일실시예에 따른 SiC LMOSFET의 전류 도핑 영역의 농도, 길이에 따른 내압 특성을 전산모사한 결과를 나타낸 그래프이다.
도 3에 본 발명의 실시예와의 대비를 위하여 Si LMOSFET의 내압 특성을 전산 모사한 결과를 함께 나타내었다. Si LMOSFET은 에피층 두께를 5㎛, 에피층의 길이는 20㎛로 하였고, 각 영역의 도핑 농도와 접합 깊이는 다음과 같이 하였다.
-
P-베이스 농도 및 접합 깊이 : 3×1017/cm3, 2.5um
-
N+ 소스/드레인 농도 및 접합 깊이 : 1×1020/cm3,1.0um
도 3에 나타난 바와 같이, Si LMOSFET은 에피택셜층 두께가 매우 두꺼움에도 불구하고 SiC LMOSFET의 내압 특성이 더 높게 나타남을 알 수 있다.
또한, SiC LMOSFET의 경우 전류 통로 영역의 두께는 0.2㎛이고 길이가 20㎛인 경우 전류 통로 영역의 농도가 2×1016/cm2일 때 1,700V의 내압을 나타내는 반면, Si LMOSFET에서는 농도의 변화에 따라 최대 200V 내외의 내압 변화만을 나타내고 있다. 특히 SiC LMOSFET과 동일 농도인 2×1016/cm2인 경우 40V 내외의 낮은 내압 특성을 나타냄을 알 수 있다.
이하 도면을 참조하여 본 발명의 일실시예에 따른 SiC LMOSFET의 제조 방법을 설명한다.
도 4를 참조하면, SiC 기판(110)의 소정 부위를 개구하는 제1 이온 주입 마스크(M1)를 형성하고 제2 도전형의 도펀트를 이온 주입하여(a), 베이스 영역을 형성한다(b). 이 때 주입되는 도펀트는 B 또는 Al을 사용할 수 있고, 이온 주입에 의해 형성되는 영역의 도펀트 농도는 1016 ~ 1018/cm3 범위내인 것이 바람직하다. 예시적으로 본 발명에서 이온 주입 마스크는 포토레지스트 패턴에 의해 형성될 수 있으며, 이를 위해 통상의 포토리소그래피 기법이 사용될 수 있다. 또한, 본 발명에서 결정 구조의 보호를 위하여 이온 주입은 200℃이상의 고온에서 수행되는 것이 바람직하다. 이온 주입 후 제1 이온 주입 마스크(M1)는 애슁 또는 리프트 오프 등의 통상의 방식으로 제거된다.
이어서, 도 5에 도시된 바와 같이, 도 4와 관련하여 설명한 것과 마찬가지 방식으로 SiC 기판(110)의 소정 부위를 개구하는 제2 이온 주입 마스크(M2)를 형성하고 제1 도전형의 도펀트를 이온 주입하여(c), 전류 통로 영역을 형성한다(c). 이 때 주입되는 도펀트로는 N 또는 P가 사용될 수 있고, 이온 주입에 의해 형성되는 영역의 도펀트 농도는 1015~1017/cm3 범위인 것이 바람직하며, 그 이온 주입 깊이는 100nm~300nm 범위인 것이 바람직하다.
마찬가지로, 도 6에 도시된 바와 같이, 이온 주입 공정에 의하여 소오스 영역 및 드레인 영역이 형성된다(e, f). 즉, 제3 이온 주입 마스크(M3)를 형성하고 제1 도전형의 N 혹은 P 이온을 주입한다. 이 때, 도펀트 농도 및 이온 주입 깊이는 각각 1018~1021/cm3 및 100nm~300nm 범위인 것이 바람직하다.
부가적으로, 본 발명에서는 베이스 영역의 일부를 고농도로 도핑하는 공정이 추가될 수 있다. 이 영역(122)은 소오스 영역과 베이스 영역을 등전위로 유지한다. 도 7을 참조하면, 이를 위해 전술한 것과 유사한 방식으로, 제4 이온 주입 마스크(M4)를 형성하고, 소오스 영역의 일측의 상기 베이스 영역 일부에 제2 도전형의 고농도 도핑 영역(122)을 형성한다(g, h). 이 때, 도펀트 농도는 1018/cm3 이상인 것이 바람직하다.
이상과 같이, 이온 주입 공정들에서 주입된 이온의 전기적 활성화를 위하여 고온에서 열처리를 수행한다. 열처리 온도 및 시간은 적절히 선택될 수 있다. 예시적으로 1600~1800℃의 온도에서 10분~1시간 범위 내의 열처리가 수행될 수 있다.
이상 설명한 이온 주입 공정은 본 발명의 일실시예를 예시하는 것이다. 이와달리, 각 이온 주입 공정의 순서나 이온 주입 조건이 용이하게 변경될 수 있음은 이 기술 분야의 당업자라면 누구나 알 수 있을 것이다.
이어서, 도 8에 예시된 바와 같이 복수의 반도체 영역이 형성된 상기 SiC 기판(110) 표면에 산화막(162)을 형성한다. 산화막은 이 분야에서 널리 알려진 전형적인 열산화 기법을 통해 수행될 수 있다. 물론, 이와 달리 상기 산화막은증착 공정에 의해 수행될 수도 있을 것이다.
다음으로, 상기 산화막(162) 상에 소오스 및 드레인 전극의 형성을 위하여 소정 부위를 개구하는 식각 마스크(M5)를 형성한다(j). 상기 식각 마스크(M5)는 통상의 포토레지스트 패턴에 의해 구현될 수 있다. 예컨대, 포토레지스트의 도포 및 현상을 포함하는 포토리소그래피 기법에 의해 형성될 수 있다. 이어서, 식각 마스크를 이용하여 노출된 하부의 산화막을 식각하여 게이트 산화막(160)을 형성한다(k). 본 발명에서 식각 공정은 통상의 건식 또는 습식 식각법에 의해 수행될 수 있다.
이어서, 식각 마스크(M5)를 제거한 후에 개구부를 충진하는 도전성 금속층을 형성한다. 도 10에 도시된 바와 같이, 도전성 금속층을 패터닝하여 소오스 전극(132) 및 드레인(152) 전극을 형성한다(l). 금속층의 패터닝은 통상의 포토리소그래피 공정에 의하여 포토레지스트 패턴을 형성하고 이를 식각마스크로 사용하여 수행될 수 있다. 전극은 소오스 및 드레인 영역과 오믹 접촉을 형성하도록 적절히 열처리된다. 예컨대, 열처리 조건은 900~1100℃의 온도와 30초~90초의 열처리 시간 내에서 수행될 수 있다. 이 때, 소오스 전극(132)은 소오스 영역(130)과 고농도 도핑 영역(122)과 오믹 접촉을 형성하게 된다.
이어서, 채널을 형성하는 베이스 영역(120) 상부에 게이트(170)가 형성된다. 게이트는 고농도 도핑된 폴리실리콘(poly-Si) 또는 Ti, Ni과 같은 도전성 금속에 의해 구현될 수 있다. 전술한 바와 같이, 게이트(170)는 포토리소그래피를 이용한 패터닝 공정에 의해 형성될 수 있다.
이어서, 도 11의 (n)에 도시된 바와 같이 각 전극이 형성된 SiC 기판 상에 패시베이션층(190)이 형성된다. 형성된 패시베이션층은 패터닝(190)되어 각 전극과 연결하기 위한 비아(via)가 형성되고(o), 패드 형성을 위한 패드 금속층(194)이 형성된다(p). 패드 금속층(194)의 패터닝에 의해 각 전극의 패드(195, 196, 197)를 형성한다(q).
100
MOSFET
110
SiC 기판
112 저항 영역 120 베이스 영역
122 고농도 도핑 영역 130 소오스 영역
132 소오스 전극 140 전류 통로 영역
150 드레인 영역 152 드레인 전극
160 게이트산화막 162 산화막
170 게이트 180 하부 전극
190 페시베이션층
M1, M2, M3, M4, M5 마스크
112 저항 영역 120 베이스 영역
122 고농도 도핑 영역 130 소오스 영역
132 소오스 전극 140 전류 통로 영역
150 드레인 영역 152 드레인 전극
160 게이트산화막 162 산화막
170 게이트 180 하부 전극
190 페시베이션층
M1, M2, M3, M4, M5 마스크
Claims (27)
- 절연 또는 반절연성 SiC 기판;
상기 SiC 기판 내부에 형성된 복수의 반도체 영역들; 및
상기 SiC 기판 상에 형성되며, 상기 복수의 도핑 영역들을 전기적으로 연결하기 위한 전극들을 포함하는 SiC 반도체 소자. - 제1항에 있어서,
상기 SiC 기판은 전기 저항이 105~107Ω/cm3인 것을 특징으로 하는 SiC 반도체 소자. - 제1항에 있어서,
상기 SiC 기판은 단일의 SiC 단결정 몸체인 것을 특징으로 하는 SiC 반도체 소자. - 제1항에 있어서,
상기 복수의 반도체 영역들은 소오스 영역, 베이스 영역, 전류 통로 영역 및 드레인 영역을 포함하는 것을 특징으로 하는 SiC 반도체 소자. - 제4항에 있어서,
상기 복수의 반도체 영역들은 SiC 기판 표면에 대하여 실질적으로 평행하게 배열된 것을 특징으로 하는 SiC 반도체 소자. - 제4항에 있어서,
상기 베이스 영역은 상기 소오스 영역과 상기 전류 통로 영역 사이에서 상기 소오스 영역 하단으로 연장되어 상기 소오스 영역과 접합을 형성하는 것을 특징으로 하는 SiC 반도체 소자. - 제6항에 있어서,
상기 전류 통로 영역의 접합 깊이는 상기 소오스 영역의 접합 깊이와 동일하거나 큰 것을 특징으로 하는 SiC 반도체 소자. - 제6항에 있어서,
상기 전류 통로 영역의 접합 깊이는 상기 베이스 영역의 접합 깊이보다 작은 것을 특징으로 하는 SiC 반도체 소자. - 제4항에 있어서,
상기 소오스 영역의 일측에는 상기 소오스 영역과는 상이한 도전형의 도펀트로 도핑되며, 상기 베이스 영역보다 높은 농도를 갖는 도핑 영역을 더 포함하는 것을 특징으로 하는 SiC 반도체 소자. - 제4항에 있어서,
상기 소오스 영역의 도펀트농도는 1018~1021/cm3 인 것을 특징으로 하는 SiC소자. - 제4항에 있어서,
상기 베이스 영역의 도펀트 농도는 1018 ~ 1021/cm3 인 것을 특징으로 하는 SiC 반도체 소자. - 제4항에 있어서,
상기 전류 통로 영역의 도펀트 농도는 1015/cm3 ~ 1017/cm3인 것을 특징으로 하는 SiC 반도체 소자. - 제4항에 있어서,
상기 베이스 영역 상에는 산화막과 상기 산화막 상에 형성되는 게이트를 포함하는 것을 특징으로 하는 SiC 반도체 소자. - 제1항에 있어서,
상기 SiC 기판은 전기 저항이 105Ω/cm3 이상인 것을 특징으로 하는 SiC 반도체 소자. - 제1항에 있어서,
상기 반도체 소자는 MOSFET 또는 CMOS인 것을 특징으로 하는 SiC 반도체 소자. - 소오스 영역, 드레인 영역, 베이스 영역 및 전류 통로 영역을 포함하는 복수의 반도체 영역과 전기 저항이 105 Ω/cm3 이상인 저항 영역을 포함하는 단일의 단결정 SiC 기판; 및
상기 SiC 기판 상에 형성된 소오스 전극, 드레인 전극 및 게이트 전극을 포함하는 금속 산화물 전계효과 트랜지스터. - 제16항에 있어서,
상기 전류 통로 영역은 상기 저항 영역과 접합면을 형성하는 것을 특징으로 하는 금속 산화물 전계효과 트랜지스터. - 제17항에 있어서,
상기 소오스 영역은 베이스 영역과 접합면을 형성하고,
상기 복수의 반도체 영역은 횡방향으로 배열되며,
상기 전류 통로 영역의 접합 깊이는 상기 소오스 영역의 접합 깊이보다 같거나 크고 상기 베이스 영역의 접합 깊이보다 작은 것을 특징으로 하는 금속 산화물 전계효과 트랜지스터. - 절연 또는 반절연성 SiC 기판을 제공하는 단계;
상기 SiC 기판 내부에 도펀트를 주입하여 복수의 반도체 영역들을 형성하는 단계; 및
상기 SiC 기판 상의 상기 복수의 도핑 영역을 전기적으로 연결하기 위한 전극을 형성하는 단계를 포함하는 SiC 반도체 소자의 제조 방법. - 제19항에 있어서,
상기 복수의 반도체 영역은 소오스 영역, 베이스 영역, 드레인 영역 및 전류 통로 영역을 포함하고,
상기 복수의 반도체 영역을 형성하는 단계는,
제2 도전형의 도펀트를 이온 주입하여 베이스 영역을 형성하는 단계;
제1 도전형의 도펀트를 이온 주입하여 전류 통로 영역을 형성하는 단계;
상기 베이스 영역 내에 제1 도전형의 도펀트를 주입하여 소오스 영역을 형성하는 단계; 및
제1 도전형의 도펀트를 주입하여 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법. - 제20항에 있어서,
상기 소오스 영역과 드레인 영역은 하나의 이온 주입 공정으로 형성되는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법. - 제20항에 있어서,
상기 전류 통로 영역의 이온 주입 깊이는 100~300 nm인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법. - 제20항에 있어서,
상기 베이스 영역의 이온 주입 깊이는 200~1000 nm인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법. - 제20항에 있어서,
상기 소오스 영역의 이온 주입 깊이는 100~300 nm인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법. - 제20항에 있어서,
상기 전류 통로 영역의 도펀트 농도는 1015~ 1017/cm3인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법. - 제20항에 있어서,
상기 베이스 영역의 도펀트 농도는 1016 ~ 1018/cm3인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법. - 제20항에 있어서,
상기 소오스 영역의 도펀트 농도는 1018~1021/cm3인 것을 특징으로 하는 SiC반도체 소자의 제조 방법.
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